KR20110079060A - A flash memory device and a method for fabricating thereof - Google Patents

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Abstract

PURPOSE: A flash memory device and a manufacturing method thereof are provided to improve the reliability of an EEPROM device by solving an undercut in a gate etching process. CONSTITUTION: An oxide film is formed on the upper side of an oxide layer. A first gate is formed by depositing a first poly in a trench. A second gate is formed by depositing a second poly(416) on the upper side of the first gate. A source area(414) and a drain area(413) are formed. An ONO(Oxide-Nitride-Oxide) which is an interpoly dielectric is formed between the first gate and the second gate. The ONO and nitride are successively deposited on the first gate and are etched. A buried area and a dip area are formed on the substrate.

Description

플래쉬 메모리 소자 및 그 제조 방법{A FLASH MEMORY DEVICE AND A METHOD FOR FABRICATING THEREOF}Flash memory device and manufacturing method therefor {A FLASH MEMORY DEVICE AND A METHOD FOR FABRICATING THEREOF}

본 발명은 플래쉬 메모리 소자(Flash memory device)에 관한 것으로, 더욱 상세하게는 단차로 인한 부작용을 해소하기 위해 상기 플래쉬 메모리 소자 내 액티브 영역과 필드 영역의 단차를 해소한 플래쉬 메모리 소자 및 그 제조 방법에 관한 것이다.The present invention relates to a flash memory device, and more particularly, to a flash memory device and a method of manufacturing the same, which eliminate the step difference between the active area and the field area in the flash memory device in order to solve side effects caused by the step. It is about.

플래쉬 메모리 소자(Flash memory device)는 전원(power)이 공급되지 않더라도 메모리 셀(memory cell)에 저장되어 있는 정보를 유지할 뿐만 아니라 회로기판(Circuit Board)에 장착되어 있는 상태로 고속의 전기적 소거가 가능한 비휘발성 메모리 소자(non-volatile memory device)이다. The flash memory device maintains information stored in a memory cell even when power is not supplied, and enables high-speed electrical erasing while mounted on a circuit board. It is a non-volatile memory device.

전자적으로 고쳐 쓰기가 가능한 비휘발성 메모리를 EEPROM(Electrically Erasable Programmable ROM)이라 부르고 있는데, 플로팅 게이트(Floating Gate)형 셀을 사용하는 구조가 그동안 널리 이용되었다.Electronically rewritable nonvolatile memory is called EEPROM (Electrically Erasable Programmable ROM), and a structure using a floating gate type cell has been widely used.

다만, 종래 EEPROM의 경우에는 그 구조상 플래쉬 영역과 로직 영역에서 단차가 발생하고, 플래쉬 지역은 추가 에치(Etch)를 해서 플로팅 게이트를 형성시킨다.However, in the conventional EEPROM, a step occurs in the flash region and the logic region due to its structure, and the flash region is further etched to form a floating gate.

왜냐하면 단차가 상대적으로 낮은 로직 영역에서 EPD가 먼저 잡혀 에치 스톱(Etch Stop)이 되고, 단차가 높은 플래쉬 영역은 추가 에치를 해서 게이트를 형성시켜야 한다.In the logic region, where the step height is relatively low, the EPD is caught first to etch stop, and the high level flash area needs to be further etched to form a gate.

이렇게 형성된 플로팅 게이트 프로파일(Profile)은 예를 들어, 도 1과 같이 언더 컷(Under cut)이 발생할 수 있다.The formed floating gate profile may have an under cut, for example, as shown in FIG. 1.

또한, 로직 영역은 추가 에치로 인해 실리콘 손상을 받을 수 있는 문제점이 있다.In addition, the logic region has a problem that can be damaged by the silicon due to the additional etch.

이러한 문제는 원천적으로 CMP를 한 후 액티브(Active) 영역과 필드(Field) 영역의 단차로 인해 발생하는 것으로, 이는 세리아 슬러리(Seria Slurry)를 쓰지 않는 한 상기 액티브 영역과 필드 영역의 단차를 해소할 수 있는 방법은 없다.This problem is caused by the difference between the active area and the field area after the CMP, which is necessary to eliminate the step between the active area and the field area unless a ceria slurry is used. There is no way to do it.

상기와 같은 문제를 해결하기 위하여, 본 발명의 목적은 세리아슬러리를 쓰지 않고 액티브 영역과 필드 영역의 단차를 해소하는 플래쉬 메모리 소자 및 그 제조 방법을 제공하는 것이다.SUMMARY OF THE INVENTION In order to solve the above problems, an object of the present invention is to provide a flash memory device and a method of manufacturing the same, which eliminates the step between the active area and the field area without using ceria slurry.

본 발명은 플래쉬 메모리 소자 및 그 제조 방법에 관한 것이다.The present invention relates to a flash memory device and a method of manufacturing the same.

본 발명에 따른 플래쉬 메모리 소자의 일 예는, 기판(Substrate)상에 트렌치(trench)를 형성하여, 상기 트렌치 내에 제1 폴리(Poly 1)를 증착(deposition)하여 형성한 제1 게이트와, 상기 제1 게이트 상부에 제2 폴리를 증착하여 형성된 제2 게이트를 순차 구비한다.An example of a flash memory device according to the present invention may include a first gate formed by forming a trench on a substrate, and depositing a first poly in the trench; A second gate formed by depositing a second poly on the first gate is sequentially provided.

이때, 상기 제1 게이트와 상기 제2 게이트 사이에는 인터폴리 유전체(interpoly dielectric)인 ONO(Oxide-Nitride-Oxide)가 구비될 수 있다.In this case, an oxide-nitride-oxide (ONO), which is an interpoly dielectric, may be provided between the first gate and the second gate.

그리고 상기 제1 게이트는 제어 게이트(Control Gate)이고, 상기 제2 게이트는 플로팅 게이트(Floating Gate)일 수 있다.The first gate may be a control gate, and the second gate may be a floating gate.

본 발명의 다른 관점에서 플래쉬 메모리 소자 제조 방법의 일 예는, 기판상에 트렌치를 형성하고 그 상부에 산화막을 형성하는 단계; 트렌치 내에 제1 폴리를 증착하여 제1 게이트를 형성하는 단계; 제1 게이트 상부에 제2 폴리를 증착하여 제2 게이트를 형성하는 단계; 및 소스(Source)와 드레인(Drain)을 형성하는 단계;를 포함하여 이루어진다.In another aspect of the present invention, an example of a method of manufacturing a flash memory device includes forming a trench on a substrate and forming an oxide film thereon; Depositing a first poly in the trench to form a first gate; Depositing a second poly over the first gate to form a second gate; And forming a source and a drain.

여기서, 제1 게이트 상부에 인터폴리 유전체 물질인 ONO와 니트라이드(Nitride)를 순차 증착하고 식각하는 단계와; 기판상에 매립형 영역과 딥 영역을 형성하는 단계;를 더 포함할 수 있다.Here, the step of sequentially depositing and etching the interpoly dielectric material ONO and nitride on the first gate; Forming a buried region and a dip region on the substrate; may further include.

그리고 상기 소스와 드레인을 형성한 이후, 인터메탈 유전체 및 메탈 공정을 실시하는 단계;를 더 포함할 수 있다.And after forming the source and the drain, performing an intermetal dielectric and a metal process.

또한, 상기 제1 게이트는 제어 게이트이고, 상기 제2 게이트는 플로팅 게이트일 수 있다.In addition, the first gate may be a control gate and the second gate may be a floating gate.

본 발명에 따른 플래쉬 메모리 소자 및 그 제조 방법에 따르면,According to the flash memory device and the manufacturing method thereof according to the present invention,

트렌치 EEPROM 구조를 형성하여, 세리아 슬러리(Seria Slurry)를 사용하지 않고도 더블 폴리 구조의 EEPROM 디바이스 셀(Cell)에서 게이트 식각 공정시 발생할 수 있는 언더 컷(Under cut) 문제를 해소할 수 있어 EEPROM 소자의 신뢰도를 향상시킬 수 있게 된다.By forming the trench EEPROM structure, it is possible to solve the under cut problem that may occur during the gate etching process in the double poly structure EEPROM device cell without using Seria slurry. It is possible to improve the reliability.

본 발명의 다른 목적, 특성 및 이점들은 첨부한 도면을 참조한 실시 예들의 상세한 설명을 통해 명백해질 것이다.Other objects, features and advantages of the present invention will become apparent from the following detailed description of embodiments taken in conjunction with the accompanying drawings.

이하, 상기 목적이 구체적으로 실현될 수 있는 본 발명의 바람직한 실시 예가 첨부된 도면을 참조하여 설명된다.Hereinafter, preferred embodiments of the present invention in which the above object can be specifically realized are described with reference to the accompanying drawings.

이하 첨부된 도면을 참조하여 본 발명에 따른 플래쉬 메모리 소자 및 그 제조 방법에 대해 상세하게 설명한다.Hereinafter, a flash memory device and a method of manufacturing the same according to the present invention will be described in detail with reference to the accompanying drawings.

이하 본 명세서에서는 본 발명의 이해를 돕고 설명의 편의를 위해 상기 플래쉬 메모리 소자(flash memory device)로 전자적으로 고쳐 쓰기가 가능한 비휘발성 메모리(non-volatile memory)인 EEPROM(Electrically Erasable Programmable ROM(Read Only Memory)) 소자를 예로 하여 설명한다. 다만, 본 발명은 상기 EEPROM 소자에 한정되는 것은 아니며, 플래쉬 메모리 소자 등에 모두 적용 가능함은 자명하다.Hereinafter, in the present specification, an EEPROM (Electrically Erasable Programmable ROM), which is a non-volatile memory, which is electronically rewritable to the flash memory device for the convenience of explanation and for the convenience of explanation, read only. Memory)) element will be described as an example. However, the present invention is not limited to the EEPROM device, and it is obvious that the present invention can be applied to both flash memory devices and the like.

EEPROM 소자는, 프로그램(program) 또는 삭제(erase) 시에 전자(electron)를 홀드(hold)했다 빼내는 플로팅 게이트(floating gate)와, 외부 전압을 받아 상기 플로팅 게이트를 프로그램 또는 삭제되도록 제어하는 제어 게이트(control gate)의 더블 적층 구조로 되어 있다.The EEPROM device includes a floating gate that holds and withdraws electrons during programming or erasing, and a control gate that controls the floating gate to be programmed or deleted by receiving an external voltage. It has a double laminated structure of (control gate).

일반적으로 이러한 비휘발성 메모리의 대표적인 셀 구조로는 단순 적층 구조의 이톡스(ETOX) 셀과 1셀당 2 트랜지스터 구조의 채널 분리(Split gate) 형 셀이다.In general, typical cell structures of the nonvolatile memory include an ETOX cell having a simple stacked structure and a split gate type cell having a two transistor structure per cell.

도 2는 본 발명과 관련하여, 플래쉬 메모리에 대한 단순 적층 구조 셀의 구조를 도시한 도면이고, 도 3은 본 발명과 관련하여, 플래쉬 메모리에 대한 채널 분리형 셀의 구조를 도시한 도면이다.FIG. 2 is a diagram illustrating a structure of a simple stacked structure cell for a flash memory in accordance with the present invention, and FIG. 3 is a diagram illustrating a structure of a channel separated cell for a flash memory in accordance with the present invention.

도 2를 참조하면, 플래쉬 메모리에 대한 단순 적층 구조 셀의 구조는, 가장 작은 사이즈에 가장 간단한 공정 스텝으로 구현이 가능하다.Referring to FIG. 2, the structure of a simple stacked structure cell for a flash memory can be implemented in the smallest size and the simplest process steps.

즉, 기판(substrate)(101)상에 플로팅 게이트(floating gate)(103)가 형성되고, 상기 형성된 플로팅 게이트(103)의 상부에 제어 게이트(104)가 형성되는 구조 이다.That is, the floating gate 103 is formed on the substrate 101, and the control gate 104 is formed on the formed floating gate 103.

도 3을 참조하면, 플래쉬 메모리에 대한 채널 분리형 셀의 구조는, 플로팅 게이트(floating gate)가 없는 선택 트랜지스터(Select transistor)와 플로팅 게이트가 있는 저장 트랜지스터(Storage transistor)가 직렬(serial)로 연결되어 있는 구조이다.Referring to FIG. 3, a channel-separated cell structure for a flash memory includes a select transistor having no floating gate and a storage transistor having a floating gate connected in series. It is a structure.

다만, 전술한 바와 같이, 도 2 내지 3의 플래쉬 메모리의 구조는 일반적으로 플래쉬 영역(flash area)과 로직 영역(logic area)에서 단차가 발생하고 있다.However, as described above, the structure of the flash memory of FIGS. 2 to 3 generally generates a step in a flash area and a logic area.

따라서, 플래쉬 영역은 추가 식각(etch)를 통해 플로팅 게이트가 형성된다.Thus, the flash region is formed through a further etch to form a floating gate.

왜냐하면, 단차가 상대적으로 낮은 로직 지역에서 EPD(EndPoint Detect)가 먼저 잡혀 식각이 중단(etch stop)이 되고, 단차가 높은 플래쉬 영역은 추가 식각을 통해 게이트를 형성시키기 때문이다.This is because an end point detect (EPD) is first picked up in a logic region where the step is relatively low, so that the etching stops, and the flash area having a high step forms a gate through additional etching.

이에 따라 형성된 플로팅 게이트의 프로파일(profile)에는 전술한 도 2와 같이 언더 컷(under cut)이 발생되거나 로직 영역에서 추가 식각에 의한 실리콘 손상(silicon damage)이 발생될 수도 있다.As a result, an under cut may occur in the profile of the floating gate formed as described above with reference to FIG. 2, or silicon damage due to additional etching in the logic region may occur.

이하 본 발명에서는 상술한 도 2 내지 3과 같은 구조상의 문제 즉, 단차로 인한 부작용(side effect)을 해소하기 위해 보다 개선된 트렌치 EEPROM 구조를 제안한다.Hereinafter, the present invention proposes an improved trench EEPROM structure in order to solve the above-described structural problems, that is, side effects due to the step.

본 발명에 따르면, 화학적 기계적 연마(CMP: Chemical Mechanical Polishing) 공정 이후에 액티브(active) 영역과 필드(Field) 영역의 단차를 해소하기 위해 산화 세리움 숫돌가루를 포함하는 연마재료인 세리아 슬러리(Seria Slurry)를 쓰지 않고도 구조로 이를 해결할 수 있게 된다.According to the present invention, after the Chemical Mechanical Polishing (CMP) process, a ceria slurry, which is an abrasive material containing cerium oxide grinding powder, is used to eliminate the step difference between the active and field regions. The structure can solve this without using slurry.

도 4 내지 10은 본 발명에 따른 플래쉬 메모리 소자 제조 공정을 설명하기 위해 도시한 도면이다.4 to 10 are views for explaining a flash memory device manufacturing process according to the present invention.

이하 첨부된 도면 순서에 따라 본 발명에 따른 트렌치(trench) EEPROM 소자 제조 공정을 순차적으로 설명한다.Hereinafter, a trench EEPROM device manufacturing process according to the present invention will be described sequentially according to the accompanying drawings.

도 4를 참조하면, P+ 기판(401)상에 EEPROM 소자의 제어 게이트를 형성하기 위해 트렌치 구조(403)를 형성한다.Referring to FIG. 4, a trench structure 403 is formed on the P + substrate 401 to form a control gate of the EEPROM device.

이렇게 형성된 트렌치 구조상에 산화막(Oxidation)(402)을 형성한다.An oxide layer 402 is formed on the trench structure thus formed.

도 5를 참조하면, 도 4에서 형성된 산화막 상에 제1 폴리(Poly 1)(404)를 증착(Deposition)한다.Referring to FIG. 5, a first poly 404 is deposited on the oxide film formed in FIG. 4.

상기 폴리 증착 이후 에치백(EtchBack) 공정을 통해 상기 증착된 폴리(Poly 1)(404)를 식각한다. 여기서, 상기 식각은 제어 게이트(Control Gate)의 두께만큼을 남길 정도만큼 이루어진다.After the poly deposition, the deposited poly (Poly 1) 404 is etched through an etch back process. In this case, the etching is performed so as to leave the thickness of the control gate.

도 6을 참조하면, 상기 도 5에서 형성된 제어 게이트(Control Gate) 상에 EEPROM 소자의 인터폴리 유전체(InterPoly dielectric) 물질인 ONO(Oxide-Nitride-Oxide) 산화막(405)를 증착하고, 니트리드(Nitride)(406)를 상기 ONO 상에 증착한 후 식각한다.Referring to FIG. 6, an oxide-nitride-oxide (ONO) oxide film 405, which is an interpoly dielectric material of an EEPROM device, is deposited on a control gate formed in FIG. 5, and a nitride ( Nitride) 406 is deposited on the ONO and then etched.

도 7을 참조하면, 상기 ONO 상에 증착된 니트리드를 WET 식각 공정으로 제거한다.Referring to FIG. 7, nitrides deposited on the ONO are removed by a WET etching process.

도 8을 참조하면, 게이트(Gate) 영역과 드레인(Drain) 영역에 전압을 인가할 수 있도록 매립형 N+(Buried N+)(410,411) 및 딥 N+(Deep N+)(408,409) 영역을 형성한다.Referring to FIG. 8, buried N + regions 410 and 411 and deep N + regions 408 and 409 are formed to apply a voltage to the gate region and the drain region.

도 9를 참조하면, 반도체 기판상에 제2 폴리(Poly 2)(416)를 증착하고 식각한다. 상기 식각은, 상기 제어 게이트(Control Gate)의 상부에 증착된 인터폴리 유전체 물질인 ONO의 상부에 EEPROM 소자의 플로팅 게이트로 사용할 수 있도록 이루어진다.Referring to FIG. 9, a second poly 416 is deposited and etched on a semiconductor substrate. The etching may be used as a floating gate of an EEPROM device on top of ONO, which is an interpoly dielectric material deposited on top of the control gate.

상기와 같이, 플로팅 게이트를 형성한 후에는 소스(414) 영역과 드레인(413) 영역을 형성한다.As described above, after the floating gate is formed, the source 414 region and the drain 413 region are formed.

도 10을 참조하면, 상기와 같이 소스(414) 영역과 드레인(413) 영역까지 형성한 후에는 후속 백엔드 공정으로 인터메탈 유전체 및 메탈 공정을 실시하여 최종적인 트렌치 EEPROM 구조를 형성한다.Referring to FIG. 10, after forming the source 414 region and the drain 413 region as described above, an intermetal dielectric and a metal process are performed in a subsequent backend process to form a final trench EEPROM structure.

이상 상술한 본 발명에 따른 제조 공정에 따라 트렌치 EEPROM 구조를 형성하면, 더블 폴리 구조의 EEPROM 디바이스 셀(Cell)에서 게이트 식각 공정시 발생할 수 있는 언더 컷(Under cut) 문제를 해소할 수 있어 EEPROM 소자의 신뢰도를 향상시킬 수 있게 된다.By forming the trench EEPROM structure according to the above-described manufacturing process according to the present invention, it is possible to solve the under cut problem that may occur during the gate etching process in the double poly structure EEPROM device cell (Eell) EEPROM device It is possible to improve the reliability of.

이상 본 발명은 본 발명의 정신 및 필수적 특징을 벗어나지 않는 범위에서 다른 특정한 형태로 구체화될 수 있음은 당업자에게 자명하다.It will be apparent to those skilled in the art that the present invention can be embodied in other specific forms without departing from the spirit and essential features of the present invention.

따라서, 상기의 상세한 설명은 모든 면에서 제한적으로 해석되어서는 아니되고 예시적인 것으로 고려되어야 한다.Accordingly, the above detailed description should not be construed as limiting in all aspects and should be considered as illustrative.

본 발명의 범위는 첨부된 청구항의 합리적 해석에 의해 결정되어야 하고, 본 발명의 등가적 범위 내에서의 모든 변경은 본 발명의 범위에 포함된다.The scope of the invention should be determined by reasonable interpretation of the appended claims, and all changes within the equivalent scope of the invention are included in the scope of the invention.

도 1은 종래 기술에 따른 플래쉬 메모리 소자에서 언더 컷 현상을 설명하기 위해 도시한 도면,1 is a view illustrating an undercut phenomenon in a flash memory device according to the prior art;

도 2는 본 발명과 관련하여, 플래쉬 메모리에 대한 단순 적층 구조 셀의 구조를 도시한 도면이고, 도 3은 본 발명과 관련하여, 플래쉬 메모리에 대한 채널 분리형 셀의 구조를 도시한 도면, 그리고FIG. 2 is a diagram showing the structure of a simple stacked structure cell for a flash memory in connection with the present invention, and FIG. 3 is a diagram showing the structure of a channel-separated cell for the flash memory in connection with the present invention.

도 4 내지 10은 본 발명에 따른 플래쉬 메모리 소자 제조 공정을 설명하기 위해 도시한 도면이다.4 to 10 are views for explaining a flash memory device manufacturing process according to the present invention.

Claims (7)

기판(Substrate)상에 트렌치(trench)를 형성하여,Trench is formed on the substrate (Substrate), 상기 트렌치 내에 제1 폴리(Poly 1)를 증착(deposition)하여 형성한 제1 게이트와, 상기 제1 게이트 상부에 제2 폴리를 증착하여 형성된 제2 게이트를 순차 구비한 플래쉬 메모리 소자.And a first gate formed by depositing a first poly in the trench, and a second gate formed by depositing a second poly on the first gate. 제1항에 있어서,The method of claim 1, 상기 제1 게이트와 상기 제2 게이트 사이에는 인터폴리 유전체(interpoly dielectric)인 ONO(Oxide-Nitride-Oxide)가 구비되는 플래쉬 메모리 소자.An oxide-nitride-oxide (ONO), an interpoly dielectric, is provided between the first gate and the second gate. 제1항에 있어서,The method of claim 1, 상기 제1 게이트는 제어 게이트(Control Gate)이고, 상기 제2 게이트는 플로팅 게이트(Floating Gate)인 플래쉬 메모리 소자.The first gate is a control gate and the second gate is a floating gate. 기판상에 트렌치를 형성하고 그 상부에 산화막을 형성하는 단계;Forming a trench on the substrate and forming an oxide film thereon; 트렌치 내에 제1 폴리를 증착하여 제1 게이트를 형성하는 단계;Depositing a first poly in the trench to form a first gate; 제1 게이트 상부에 제2 폴리를 증착하여 제2 게이트를 형성하는 단계; 및Depositing a second poly over the first gate to form a second gate; And 소스(Source)와 드레인(Drain)을 형성하는 단계;를 포함하여 이루어지는 플래쉬 메모리 소자 제조 방법.Forming a source (Drain) and a Source (Drain); Flash memory device manufacturing method comprising a. 제4항에 있어서,5. The method of claim 4, 제1 게이트 상부에 인터폴리 유전체 물질인 ONO와 니트라이드(Nitride)를 순차 증착하고 식각하는 단계와;Sequentially depositing and etching the interpoly dielectric material ONO and nitride over the first gate; 기판상에 매립형 영역과 딥 영역을 형성하는 단계;를 더 포함하는 플래쉬 메모리 소자 제조 방법.Forming a buried region and a deep region on the substrate. 제5항에 있어서,The method of claim 5, 상기 소스와 드레인을 형성한 이후,After forming the source and drain, 인터메탈 유전체 및 메탈 공정을 실시하는 단계;를 더 포함하는 플래쉬 메모리 소자 제조 방법.A method of manufacturing a flash memory device further comprising: performing an intermetal dielectric and a metal process. 제6항에 있어서,The method of claim 6, 상기 제1 게이트는 제어 게이트이고, 상기 제2 게이트는 플로팅 게이트인 플래쉬 메모리 소자 제조 방법.And the first gate is a control gate and the second gate is a floating gate.
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