KR20110072526A - Method of fabricating semiconductor apparatus - Google Patents

Method of fabricating semiconductor apparatus Download PDF

Info

Publication number
KR20110072526A
KR20110072526A KR1020090129499A KR20090129499A KR20110072526A KR 20110072526 A KR20110072526 A KR 20110072526A KR 1020090129499 A KR1020090129499 A KR 1020090129499A KR 20090129499 A KR20090129499 A KR 20090129499A KR 20110072526 A KR20110072526 A KR 20110072526A
Authority
KR
South Korea
Prior art keywords
bit line
interlayer insulating
forming
line contact
contact
Prior art date
Application number
KR1020090129499A
Other languages
Korean (ko)
Inventor
계정섭
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020090129499A priority Critical patent/KR20110072526A/en
Publication of KR20110072526A publication Critical patent/KR20110072526A/en

Links

Images

Classifications

    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10BELECTRONIC MEMORY DEVICES
    • H10B12/00Dynamic random access memory [DRAM] devices
    • H10B12/30DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/48Data lines or contacts therefor
    • H10B12/485Bit line contacts
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10BELECTRONIC MEMORY DEVICES
    • H10B12/00Dynamic random access memory [DRAM] devices
    • H10B12/30DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/48Data lines or contacts therefor
    • H10B12/482Bit lines

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

PURPOSE: A method for manufacturing a semiconductor device is provided to secure the operational margin regardless of the scale of patterns in the semiconductor device by connecting a bit line and a first bit-line contact without a separate pad or contact. CONSTITUTION: A first interlayer insulating film(304) is formed on a semiconductor substrate. An etching stop film(306) is formed on the first interlayer insulating film. A second interlayer insulating film is formed on the etching stop film. A first bit-line contact(312) and a second bit-line contact(314) in connection with the semiconductor substrate are formed. A trench is formed by partially etching the interlayer insulating film and the bit-line contact. A bit-line is formed in the trench. A metal contact is formed on the second bit-line contact.

Description

반도체 장치의 제조 방법{METHOD OF FABRICATING SEMICONDUCTOR APPARATUS}Manufacturing method of semiconductor device {METHOD OF FABRICATING SEMICONDUCTOR APPARATUS}

본 발명은 고집적 반도체 장치의 제조방법에 관한 것으로, 특히 고집적 반도체 기억 장치 내 안정적으로 동작하는 트랜지스터 및 콘택을 제조하는 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a highly integrated semiconductor device, and more particularly, to a method for manufacturing a transistor and a contact that operate stably in a highly integrated semiconductor memory device.

일반적으로, 반도체는 전기전도도에 따른 물질의 분류 가운데 하나로 도체와 부도체의 중간영역에 속하는 물질로서, 순수한 상태에서는 부도체와 비슷하지만 불순물의 첨가나 기타 조작에 의해 전기전도도가 늘어나는 성질을 가진다. 이러한 반도체는 불순물을 첨가하고 도체를 연결하여 트랜지스터 등의 반도체 소자를 생성하는 데 사용되며, 반도체 소자를 사용하여 만들어진 여러 가지 기능을 가지는 장치를 반도체 장치라 한다. 이러한 반도체 장치의 대표적인 예로는 반도체 기억 장치를 들 수 있다.In general, a semiconductor is one of a class of materials according to electrical conductivity, and is a material belonging to an intermediate region between conductors and non-conductors. In a pure state, a semiconductor is similar to non-conductor, but the electrical conductivity is increased by the addition of impurities or other operations. Such a semiconductor is used to create a semiconductor device such as a transistor by adding impurities and connecting conductors. A device having various functions made using the semiconductor device is called a semiconductor device. A representative example of such a semiconductor device is a semiconductor memory device.

최근 반도체 기억 장치는 한정된 공간에 더 많은 데이터를 저장하면서도 전력 소모를 줄일 수 있도록 개발되고 있다. 이러한 이유로, 반도체 기억 장치의 내부에 포함된 구성 요소들의 크기는 줄어들고 있고, 반도체 기억 장치를 제조하는 공정 상의 디자인 규칙(Design Rule)도 줄어들고 있다. 최근 디자인 규칙이 100nm 또는 50nm 이하로 감소하면서, 반도체 기억 장치 내 포함되는 다수의 구성요소들을 결함없이 형성하기가 어려워지고 있다.Recently, semiconductor memory devices are being developed to reduce power consumption while storing more data in a limited space. For this reason, the size of components included in the semiconductor memory device is decreasing, and the design rule in the process of manufacturing the semiconductor memory device is also decreasing. Recently, as the design rule is reduced to 100 nm or 50 nm or less, it is becoming difficult to form a large number of components included in a semiconductor memory device without defects.

구체적으로 살펴보면, 반도체 기억 장치는 캐패시터 및 트랜지스터로 구성된 단위셀이 포함된 코어 영역과 다수의 전원 회로, 디코딩 회로, 입출력 회로 등을 포함하고 있는 주변 영역으로 나눌 수 있다. 반도체 기억 장치의 집적도를 높이기 위해서 많은 면적을 차지하는 코어 영역 내 다수의 단위셀의 크기를 더욱 작게 형성하기 위한 노력들이 많이 제안되었고 주변 영역에는 공정 마진에 여유가 있어서 각종 배선을 서로 연결하거나 형성하기 위해 다양한 형상의 패턴을 가지는 패드 및 콘택을 사용해왔다. 하지만, 최근에는 코어 영역이 아닌 주변 영역도 줄어든 디자인 규칙으로 인해 여러 가지 패턴을 형성하는 데 있어서 많은 제약이 발생하고 있다.Specifically, the semiconductor memory device may be divided into a core region including a unit cell composed of a capacitor and a transistor, and a peripheral region including a plurality of power supply circuits, a decoding circuit, an input / output circuit, and the like. In order to increase the integration density of semiconductor memory devices, many efforts have been made to form a smaller number of unit cells in a core area that occupies a large area. Pads and contacts with patterns of various shapes have been used. However, in recent years, due to the reduced design rules of not only the core area but also the peripheral area, there are many restrictions in forming various patterns.

도 1은 일반적인 반도체 장치의 주변 영역을 설명하기 위한 평면도이다.1 is a plan view illustrating a peripheral area of a general semiconductor device.

도시된 바와 같이, 반도체 장치의 주변 영역에는 활성 영역(미도시)의 소스/드레인 영역과 연결된 제 1 비트라인 콘택(110), 제 1 비트라인 콘택(110) 상에 형성된 비트라인 패드(120) 및 비트라인 패드(120) 상에 형성된 비트 라인(130)을 포함한다. 여기서 비트라인 패드(120)는 제 1 비트라인 콘택(110)과 비트 라인(130)을 연결할 때 인접한 게이트 패턴 혹은 이웃한 랜딩플러그 및 비트 라인과의 전기적 단락(short)을 예방하고 최소화하기 위해 추가로 형성한 이음새 역할을 한다.As illustrated, the peripheral region of the semiconductor device may include a first bit line contact 110 connected to a source / drain region of an active region (not shown) and a bit line pad 120 formed on the first bit line contact 110. And a bit line 130 formed on the bit line pad 120. The bit line pad 120 may be added to prevent and minimize an electrical short between an adjacent gate pattern or a neighboring landing plug and a bit line when connecting the first bit line contact 110 and the bit line 130. It serves as a seam formed by.

하지만, 집적도를 향상시키기 위해 디자인 규칙은 30nm 혹은 그 이하의 수준으로 줄어들면서 단순한 라인 형태의 패턴이 아닌 종래의 비트 라인(130)이나 제 1 비트라인 콘택(110)과 같은 다각형 또는 원형 등의 복잡한 형상의 패턴을 형성하는 것이 어려워졌다. However, in order to improve the degree of integration, the design rule is reduced to 30 nm or less, and is not a simple line-shaped pattern, but rather complicated as a polygon or a circle such as the conventional bit line 130 or the first bit line contact 110. It has become difficult to form a pattern of shapes.

반도체 기판에 정의된 활성 영역 상에 형성된 콘택 및 배선 등으로 구성된 적층구조는 서로를 연결하는 데 발생할 수 있는 정렬 오차로 인한 저항의 증가 또는 주변에 형성된 콘택 및 배선 등과의 단락을 방지해야 반도체 장치의 결함을 방지할 수 있다. 하지만, 디자인 규칙이 작아지면서, 이웃한 배선, 게이트 패턴 또는 패드 사이의 거리가 줄어들어 활성 영역 상에 형성되는 다수의 구성요소들을 서로 연결하고 주변 요소들과 전기적으로 격리하기 위한 콘택 형성은 어려워지고 있다.The laminated structure composed of contacts and wirings formed on the active region defined in the semiconductor substrate should be prevented from increasing the resistance due to alignment errors that may be connected to each other or short circuiting of the contacts and wirings formed around the semiconductor device. The defect can be prevented. However, as design rules become smaller, the distance between adjacent wiring, gate patterns, or pads decreases, making contact formation for connecting multiple components formed on the active area to each other and electrically isolating the surrounding elements difficult. .

도 2는 개선된 반도체 장치를 설명하기 위한 평면도이다.2 is a plan view illustrating an improved semiconductor device.

도시된 바와 같이, 반도체 장치는 라인 형태로 형성된 비트 라인(230)을 포함한다. 또한, 이웃한 비트 라인(230) 사이의 하부에는 비트 라인(230)과 전기적으로 연결되는 제 1 비트라인 콘택(210)이 형성되어 있다. 평면이 아닌 반도체 기판 상의 수직 방향으로 살펴보면 디자인 규칙의 감소로 인해 복잡한 형태의 패턴으로 형성되었던 비트라인 패드를 제거하고, 제 1 비트라인 콘택(210)과 비트 라인(230)을 직접 연결한 형태이다. 여기서, 반도체 장치는 디자인 규칙의 감소로 모든 콘택과 배선의 형태를 단순화한 것이 특징이다.As shown, the semiconductor device includes a bit line 230 formed in a line shape. In addition, a first bit line contact 210 electrically connected to the bit line 230 is formed at a lower portion between the adjacent bit lines 230. When viewed in a vertical direction on a semiconductor substrate rather than a plane, a bit line pad formed in a complex pattern is removed due to a decrease in design rules, and the first bit line contact 210 and the bit line 230 are directly connected. . Here, the semiconductor device is characterized by simplifying the form of all the contacts and wirings by reducing the design rules.

라인 형태의 비트 라인(230)은 줄어든 디자인 규칙에서도 패터닝에 공정 마진을 늘리는 효과를 가져왔으나, 비트라인 패드를 제거하고 제 1 비트라인 콘택(210)과 비트 라인(230)을 직접 연결하게되면서 인접한 다른 비트 라인(230)과 제 1 비트라인 콘택(210) 사이 전기적인 단락이 발생한다. 또한, 비트 라인(230)이 아닌 전원을 공급하는 배선 등과 연결되는 콘택과 활성 영역(미도시)의 소스/드레인 영역의 사이 형성되는 제 2 비트라인 콘택(240)과 비트 라인(230) 사이도 충분한 거리가 확보되지 않기 때문에 전기적 단락이 발생할 가능성이 매우 높다. 결과적으로, 디자인 규칙의 감소에 따른 공정 마진을 확보하는 데에는 성공하였으나, 활성 영역 상에 형성되는 제 1 비트라인 콘택과 이웃한 비트 라인 사이의 전기적 단락으로 인한 반도체 장치의 불량을 방지하기 힘들어 반도체 장치의 동작 안정성을 해치는 문제가 있다.Although the bit line 230 in the form of a line has an effect of increasing the process margin in patterning even with reduced design rules, the bit line pad is removed and the first bit line contact 210 and the bit line 230 are directly connected to each other. An electrical short occurs between the other bit line 230 and the first bit line contact 210. In addition, between the bit line 230 and the second bit line contact 240 formed between the contact connected to the power supply wiring and the like, not the bit line 230, and the source / drain region of the active region (not shown). There is a high possibility that an electrical short will occur because not enough distance is secured. As a result, it has succeeded in securing process margins due to the reduction of design rules, but it is difficult to prevent defects in the semiconductor device due to an electrical short circuit between the first bit line contact and the adjacent bit line formed on the active region. There is a problem that impairs the stability of the operation.

전술한 종래의 문제점을 해결하기 위하여, 본 발명은 주변 영역에서 비트 라인과 연결되는 제 1 비트라인 콘택과 전원을 공급하는 배선과 연결되는 제 2 비트라인 콘택을 형성할 때, 제 1 비트라인 콘택의 일부 식각하여 단차를 형성한 후 비트 라인을 형성하고 비트라인 상부에 하드마스크 절연막을 형성함으로써 비트 라인 상부에 형성되는 배선 및 콘택과 비트 라인 사이에 전기적인 단락이나 누전을 방지하여 공정 마진을 확보할 수 있는 반도체 장치의 제조 방법을 제공한다.In order to solve the above-described conventional problems, the present invention provides a first bit line contact when forming a first bit line contact connected to a bit line and a second bit line contact connected to a wiring for supplying power in a peripheral area. Partial etching is performed to form a step line, and then a bit line is formed and a hard mask insulating film is formed on the bit line to secure process margin by preventing an electrical short circuit or short circuit between the wiring and the contact formed on the bit line and the bit line. A manufacturing method of a semiconductor device can be provided.

본 발명은 반도체 기판 상에 층간 절연막을 형성하는 단계; 상기 층간 절연막을 관통하여 상기 반도체 기판과 연결되는 제 1 비트라인 콘택 및 제 2 비트라인 콘택를 형성하는 단계; 상기 층간 절연막 및 상기 제 1 비트라인 콘택를 일부 식각하여 형성한 트렌치에 비트 라인을 형성하는 단계; 및 상기 제 2 비트라인 콘택 상에 금속 콘택을 형성하는 단계를 포함하는 반도체 장치의 제조 방법을 제공한다.The present invention provides a method of forming an insulating film on a semiconductor substrate; Forming a first bit line contact and a second bit line contact penetrating the interlayer insulating layer to be connected to the semiconductor substrate; Forming a bit line in the trench formed by partially etching the interlayer insulating layer and the first bit line contact; And forming a metal contact on the second bit line contact.

바람직하게는, 상기 반도체 기판 상에 층간 절연막을 형성하는 단계는 반도체 기판 상에 제 1 층간 절연막을 형성하는 단계; 상기 제 1 층간 절연막 상에 식각 정지막을 형성하는 단계; 및 상기 식각 정지막 상에 제 2 층간 절연막을 형성하는 단계를 포함한다.Preferably, forming the interlayer insulating film on the semiconductor substrate comprises: forming a first interlayer insulating film on the semiconductor substrate; Forming an etch stop layer on the first interlayer insulating layer; And forming a second interlayer insulating layer on the etch stop layer.

바람직하게는, 상기 식각 정지막은 질화막을 포함하고, 10 Å 내지 200 Å의 두께로 형성되는 것을 특징으로 한다.Preferably, the etch stop film comprises a nitride film, characterized in that formed to a thickness of 10 kPa to 200 kPa.

바람직하게는, 상기 제 1 및 제 2 층간 절연막은 산화막을 포함하고, 상기 제 1 층간 절연막은 게이트 패턴의 높이보다 더 두껍게 형성되며, 상기 제 2 층간 절연막은 상기 비트 라인 및 상기 비트 라인 상에 형성되는 비트라인 하드마스크막을 포함한 두께만큼 형성되는 것을 특징으로 한다.Preferably, the first and second interlayer insulating films include an oxide film, the first interlayer insulating film is formed thicker than a height of a gate pattern, and the second interlayer insulating film is formed on the bit line and the bit line. And a thickness including the bit line hard mask layer.

바람직하게는, 상기 층간 절연막을 관통하여 상기 반도체 기판과 연결되는 제 1 비트라인 콘택 및 제 2 비트라인 콘택를 형성하는 단계는 상기 제 2 층간 절연막, 상기 식각 정지막 및 상기 제 1 층간 절연막을 관통하는 제 1 트렌치를 형성하는 단계; 상기 제 1 트렌치의 측벽에 제 1 스페이서를 형성하는 단계; 상기 제 1 트렌치 내에 도전물질을 증착하는 단계; 및 상기 제 2 층간 절연막이 노출될 때까지 평탄화하는 단계를 포함한다.Preferably, forming the first bit line contact and the second bit line contact through the interlayer insulating layer to be connected to the semiconductor substrate may include passing through the second interlayer insulating layer, the etch stop layer, and the first interlayer insulating layer. Forming a first trench; Forming a first spacer on sidewalls of the first trenches; Depositing a conductive material in the first trench; And planarizing until the second interlayer insulating film is exposed.

바람직하게는, 상기 제 1 스페이서는 질화막을 포함하고, 10 Å 내지 90 Å의 두께로 형성되는 것을 특징으로 한다.Preferably, the first spacer includes a nitride film and is formed to a thickness of 10 kPa to 90 kPa.

바람직하게는, 상기 도전물질은 금속 장벽막을 구성하는 티타늄(Ti) 또는 코발트(Co)와 금속층을 구성하는 텅스텐(W)을 포함하는 것을 특징으로 한다.Preferably, the conductive material may include titanium (Ti) or cobalt (Co) constituting the metal barrier film and tungsten (W) constituting the metal layer.

바람직하게는, 상기 층간 절연막 및 상기 제 1 비트라인 콘택를 일부 식각하여 형성한 트렌치에 비트 라인을 형성하는 단계는 상기 비트라인의 위치를 정의한 마스크를 이용하여 노광공정을 수행하여 제 1 패턴을 형성하는 단계; 상기 제 1 패턴을 식각마스크로 하여 상기 제 1 비트라인 콘택, 상기 제 2 층간 절연막, 상기 식각 정지막을 식각하여 제 2 트렌치를 형성하는 단계; 상기 제 2 트렌치의 측벽에 제 2 스페이서를 형성하는 단계; 상기 제 2 트렌치에 도전물질을 증착하는 단계; 상기 도전물질 상에 하드마스크막을 형성하는 단계; 및 상기 제 2 비트라인 콘택가 노출될 때까지 평탄화하는 단계를 포함한다.The forming of the bit line in the trench formed by etching the interlayer insulating layer and the first bit line contact may include forming a first pattern by performing an exposure process using a mask defining a position of the bit line. step; Etching the first bit line contact, the second interlayer insulating layer, and the etch stop layer by using the first pattern as an etch mask to form a second trench; Forming a second spacer on a sidewall of the second trench; Depositing a conductive material in the second trench; Forming a hard mask film on the conductive material; And planarizing until the second bitline contact is exposed.

바람직하게는, 상기 제 2 스페이서는 질화막의 증착 후 플라즈마 식각을 통해 10 Å 내지 200 Å의 두께로 형성되는 것을 특징으로 한다.Preferably, the second spacer is formed to a thickness of 10 Å to 200 통해 through plasma etching after deposition of the nitride film.

바람직하게는, 상기 도전물질은 텅스텐(W)을 포함하고, 500 Å 정도의 두께로 형성되는 것을 특징으로 한다.Preferably, the conductive material comprises tungsten (W), characterized in that formed to a thickness of about 500 kPa.

바람직하게는, 상기 하드마스크막은 질화막을 포함하고, 1200 Å 정도의 두께로 형성되는 것을 특징으로 한다.Preferably, the hard mask film comprises a nitride film, characterized in that formed to a thickness of about 1200 kPa.

바람직하게는, 상기 제 2 비트라인 콘택 상에 금속 콘택을 형성하는 단계는 상기 층간 절연막 및 상기 비트라인 상부에 제 3 층간 절연막을 증착하는 단계; 상기 제 3 층간 절연막을 식각하여 상기 제 2 비트라인 콘택를 노출시키는 제 3 트렌치를 형성하는 단계; 상기 제 3 트렌치의 측벽에 제 3 스페이서를 형성하는 단계; 및 상기 제 3 트렌치에 도전물질을 층착하는 단계를 포함한다.Advantageously, forming a metal contact on said second bit line contact comprises depositing a third interlayer insulating film over said interlayer insulating film and said bit line; Etching the third interlayer insulating film to form a third trench that exposes the second bit line contact; Forming a third spacer on a sidewall of the third trench; And depositing a conductive material on the third trench.

또한, 본 발명은 반도체 기판 상에 층간 절연막을 형성하는 단계; 상기 층간 절연막을 관통하여 상기 반도체 기판과 연결되는 제 1 비트라인 콘택 및 제 2 비트라인 콘택를 형성하는 단계; 상기 층간 절연막 및 상기 제 1 비트라인 콘택를 일부 식각하여 형성한 트렌치에 비트 라인을 형성하는 단계; 및 상기 제 2 비트라인 콘택 상에 금속 콘택을 형성하는 단계를 포함하는 반도체 장치의 제조 방법에 따라 제조되어, 상기 제 2 비트라인 콘택의 높이가 상기 비트라인의 높이와 동일하거나 더 높은 것을 특징으로 한다.In addition, the present invention comprises the steps of forming an interlayer insulating film on a semiconductor substrate; Forming a first bit line contact and a second bit line contact penetrating the interlayer insulating layer to be connected to the semiconductor substrate; Forming a bit line in the trench formed by partially etching the interlayer insulating layer and the first bit line contact; And forming a metal contact on the second bit line contact, wherein the height of the second bit line contact is equal to or higher than the height of the bit line. do.

바람직하게는, 상기 비트라인 및 상기 제 2 비트라인 콘택의 사이에 식각 정지막이 포함된 것을 특징으로 한다.Preferably, an etch stop layer is included between the bit line and the second bit line contact.

본 발명은 금속 콘택과 함께 형성되는 제 1 비트라인 콘택에 단차를 형성한 후 비트 라인을 형성하는 다마신(Damascene)공정을 적용하여 비트 라인과 이웃한 비트라인 콘택 및 비트 라인과 비트 라인 상부에 형성되는 전원을 공급하기 위한 금속 배선 및 콘택 사이의 전기적 단락을 방지할 수 있는 장점이 있다.The present invention applies a damascene process for forming a bit line after forming a step in a first bit line contact formed with a metal contact, and applying the bit line contact adjacent to the bit line and the bit line and the upper part of the bit line. There is an advantage of preventing an electrical short between the metal wiring and the contact for supplying the formed power.

또한, 본 발명은 추가 마스크 공정 없이 종래에 사용하였던 마스크 공정을 그대로 사용할 수 있고, 별도의 패드 혹은 콘택를 형성하지 않고도 비트 라인과 제 1 비트라인 콘택를 연결할 수 있어, 30nm 이하의 디자인 규칙하에서도 반도체 소자의 패턴 형성에 공정 마진을 확보할 수 있다.In addition, the present invention can use the mask process used in the prior art without additional mask process, and can connect the bit line and the first bit line contact without forming a separate pad or contact, even under the design rule of 30nm or less The process margin can be secured in forming the pattern.

본 발명에 따른 반도체 장치의 제조 방법은 30nm 이하의 디자인 규칙하에서도 비트 라인의 형성을 위한 공정 마진을 확보하기 위해, 주변 영역에서 비트 라인과 연결되는 제 1 비트라인 콘택과 전원을 공급하는 배선과 연결되는 제 2 비트라인 콘택을 형성하는 과정에서 제 1 비트라인 콘택에 단차를 형성한 후 도전물질을 매립하는 다마신(Damascene)공정을 적용하여 비트 라인을 형성한다. 이를 통해, 종래에 비해 비트 라인이 형성되는 위치가 낮아지고 제 2 비트 라인 콘택과 수평적 거리가 아닌 수직적 거리를 확보할 수 있어, 비트 라인과 이웃한 콘택과 전기적인 격리를 보장할 수 있다. 이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명하고자 한다.The semiconductor device manufacturing method according to the present invention includes a wiring for supplying power and a first bit line contact connected to the bit line in a peripheral area in order to secure a process margin for forming the bit line even under a design rule of 30 nm or less; In the process of forming the second bit line contact to be connected, a bit line is formed by applying a damascene process of filling a conductive material after forming a step in the first bit line contact. As a result, the position where the bit line is formed is lowered as compared with the related art, and the vertical distance is secured instead of the horizontal distance with the second bit line contact, thereby ensuring electrical isolation from the contact adjacent to the bit line. Hereinafter, with reference to the accompanying drawings will be described in detail an embodiment of the present invention.

도 3a 내지 도 3f는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도이다.3A to 3F are cross-sectional views illustrating a method of manufacturing a semiconductor device in accordance with an embodiment of the present invention.

도 3a를 참조하면, 반도체 기판(302) 상에 층간 절연막(304, 308)을 형성한 후 랜딩플러그를 형성한다. 구체적으로 살펴보면, 반도체 기판(302) 상에 제 1 층간 절연막(304)을 증착한 후, 제 1 층간 절연막(304) 상에 식각 정지막(306)을 형성한다. 이때, 식각 정지막(306)은 질화막을 포함하고, 10 Å 내지 200 Å의 두께로 형성된다. 이후, 식각 정지막(306) 상에 제 2 층간 절연막(308)을 형성한다.Referring to FIG. 3A, a landing plug is formed after forming the interlayer insulating layers 304 and 308 on the semiconductor substrate 302. In detail, after the first interlayer dielectric 304 is deposited on the semiconductor substrate 302, an etch stop layer 306 is formed on the first interlayer dielectric 304. In this case, the etch stop film 306 includes a nitride film and is formed to a thickness of 10 kPa to 200 kPa. Thereafter, a second interlayer insulating layer 308 is formed on the etch stop layer 306.

여기서, 제 1 및 제 2 층간 절연막(304, 308)은 산화막을 포함하는데, 제 1 층간 절연막(304)은 반도체 기판(302) 상에 형성되는 게이트 패턴(미도시)의 높이보다 더 두껍게 형성되는 것이 특징이다. 또한, 제 2 층간 절연막(308)은 추후에 형성될 비트 라인 및 비트라인 하드마스크막을 포함한 두께만큼 형성되는 것이 특징이다.Here, the first and second interlayer insulating films 304 and 308 include an oxide film, wherein the first interlayer insulating film 304 is formed thicker than the height of a gate pattern (not shown) formed on the semiconductor substrate 302. Is characteristic. In addition, the second interlayer insulating film 308 may be formed to a thickness including a bit line and a bit line hard mask film to be formed later.

이후, 제 1 및 제 2 층간 절연막(304, 308)을 관통하여 반도체 기판(302)과 연결되는 제 1 비트라인 콘택(312) 및 제 2 비트라인 콘택(314)를 형성한다. 여기서, 반도체 장치의 주변 영역에 형성되는 제 1 비트라인 콘택(312)은 비트 라인과 연결되고 제 2 비트라인 콘택(314)은 전원을 공급하는 금속 배선과 콘택을 통해 연결되는 것이 특징이다. 먼저, 제 1 비트라인 콘택(312) 및 제 2 비트라인 콘택(314)의 위치를 정의한 마스크를 이용한 노광공정을 통해 제 2 층간 절연막(308), 식각 정지막(306) 및 제 1 층간 절연막(304)을 식각하여 반도체 기 판(302)을 노출시키는 트렌치(미도시)를 형성한다. 이후, 트렌치의 측벽에 제 1 스페이서(310)를 형성한다. 제 1 스페이서(310)는 질화막을 포함하고, 10 Å 내지 90 Å의 두께로 형성된다.Thereafter, a first bit line contact 312 and a second bit line contact 314 are formed through the first and second interlayer insulating layers 304 and 308 to be connected to the semiconductor substrate 302. Here, the first bit line contact 312 formed in the peripheral region of the semiconductor device is connected to the bit line, and the second bit line contact 314 is connected to the metal wire for supplying power through the contact. First, the second interlayer insulating layer 308, the etch stop layer 306, and the first interlayer insulating layer may be formed through an exposure process using a mask defining positions of the first bit line contact 312 and the second bit line contact 314. The 304 is etched to form trenches (not shown) that expose the semiconductor substrate 302. Thereafter, the first spacer 310 is formed on the sidewall of the trench. The first spacer 310 includes a nitride film and is formed to have a thickness of 10 kV to 90 kV.

제 1 스페이서(310)의 사이 트렌치에는 도전물질을 매립하여 제 1 비트라인 콘택(312) 및 제 2 비트라인 콘택(314)를 완성한다. 이때, 실시예에 따라 트렌치 내부에 티타늄(Ti) 또는 코발트(Co)을 포함하는 금속 장벽막을 형성한 후, 텅스텐(W)을 금속층을 형성할 수 있다. 이후, 제 2 층간 절연막(308)이 노출될 때까지 평탄화한다. A conductive material is filled in the trench between the first spacers 310 to complete the first bitline contact 312 and the second bitline contact 314. In this case, according to the embodiment, after forming a metal barrier film including titanium (Ti) or cobalt (Co) in the trench, a metal layer may be formed of tungsten (W). Thereafter, planarization is performed until the second interlayer insulating film 308 is exposed.

이후 과정에서는, 제 1 비트라인 콘택(312) 및 제 2 비트라인 콘택(314) 사이에 단차를 형성하여 도전물질을 매립하는 다마신 공정을 통해 비트 라인을 형성한다.In the subsequent process, a bit line is formed through a damascene process of filling a conductive material by forming a step between the first bit line contact 312 and the second bit line contact 314.

도 3b를 참조하면, 비트 라인이 형성될 위치를 정의한 마스크를 이용하여 노광공정을 수행하여 제 1 패턴(316)을 형성한다. 이때, 제 1 패턴(316)은 식각 마스크의 역할을 하는 것으로, 실시예에 따라 감광막으로 구성할 수도 있고, 감광막 하부에 별도의 하드마스크막으로 구성할 수도 있다.Referring to FIG. 3B, an exposure process is performed using a mask defining a position at which a bit line is to be formed to form a first pattern 316. In this case, the first pattern 316 serves as an etching mask, and may be configured as a photoresist film, or may be configured as a separate hard mask film under the photoresist film.

도 3c를 참조하면, 제 1 패턴(316)을 식각 마스크로 사용하여 제 1 층간 절연막(304)이 노출될 때까지 제 1 비트라인 콘택(312), 제 2 층간 절연막(308), 식각 정지막(306)을 식각하여 제 2 트렌치(318)를 형성한다. 전술한 제 2 층간 절연막(308)의 증착시 후속공정에서 형성될 비트 라인 및 하드마스크막의 두께를 고려하여 형성하였기 때문에, 제 1 층간 절연막(304)이 노출되도록 형성함으로써 제 2 트렌치(318)의 깊이를 제어할 수 있다.Referring to FIG. 3C, using the first pattern 316 as an etching mask, the first bit line contact 312, the second interlayer insulating layer 308, and the etch stop layer are exposed until the first interlayer insulating layer 304 is exposed. 306 is etched to form second trench 318. Since the thickness of the bit line and the hard mask film to be formed in a subsequent process is formed in the deposition of the second interlayer insulating layer 308 described above, the first interlayer insulating layer 304 is formed to expose the second trench 318. You can control the depth.

도 3d를 참조하면, 제 2 트렌치(318)의 측벽에 제 2 스페이서(320)를 형성한다. 이때, 제 2 스페이서(320)는 질화막의 증착 후 플라즈마 식각을 통해 10 Å 내지 200 Å의 두께를 가지도록 형성한다.Referring to FIG. 3D, the second spacer 320 is formed on the sidewall of the second trench 318. In this case, the second spacer 320 is formed to have a thickness of 10 kPa to 200 kPa through plasma etching after deposition of the nitride film.

도 3e를 참조하면, 제 2 트렌치(320) 내에 도전물질을 매립하여 비트 라인(322)을 형성한 후 에치백 공정을 수행하여 두께를 조절한다. 이후, 비트 라인(322) 상부에는 하드마스크막(324)을 증착한다. 여기서, 비트 라인(322)은 텅스텐(W)을 포함하고, 500 Å 정도의 두께로 형성된다. 또한, 하드마스크막(324)은 질화막을 포함하고, 1200 Å 정도의 두께로 형성된다. 이후, 제 2 비트라인 콘택(314)가 노출될 때까지 평탄화한다.Referring to FIG. 3E, the bit line 322 is formed by filling a conductive material in the second trench 320 and then performing an etch back process to adjust the thickness. Thereafter, a hard mask layer 324 is deposited on the bit line 322. Here, the bit line 322 includes tungsten (W), and is formed to a thickness of about 500 mW. The hard mask film 324 includes a nitride film and is formed to a thickness of about 1200 GPa. Thereafter, planarization is performed until the second bit line contact 314 is exposed.

도 3f를 참조하면, 제 2 비트라인 콘택(314) 상에 금속배선 콘택(326)을 형성한다. 구체적으로 살펴보면, 제 2 층간 절연막(308) 및 비트 라인(322) 상의 하드마스크막(324) 상부에 제 3 층간 절연막(328)을 증착한다. 제 3 층간 절연막(328)을 식각하여 제 2 비트라인 콘택(314)를 노출시키는 제 3 트렌치(미도시)를 형성하고, 제 3 트렌치의 측벽에 제 3 스페이서(330)를 형성한다. 이후, 제 3 트렌치에 도전물질을 층착하여 금속배선 콘택(326)을 완성한다.Referring to FIG. 3F, the metallization contact 326 is formed on the second bit line contact 314. In detail, a third interlayer insulating layer 328 is deposited on the second interlayer insulating layer 308 and the hard mask layer 324 on the bit line 322. The third interlayer insulating layer 328 is etched to form a third trench (not shown) exposing the second bit line contact 314, and a third spacer 330 is formed on sidewalls of the third trench. Thereafter, the conductive material is deposited on the third trenches to complete the metallization contact 326.

비트 라인(322)의 상부에 형성되는 금속배선 콘택(326)은 제 1 및 제 2 비트라인 콘택(312, 314)에 비하여 폭이 넓게 형성되기 때문에, 이웃한 구성 요소들과 단락될 가능성이 높다. 하지만, 본 발명에서는 금속배선 콘택(326)을 형성하기 위해 제 2 비트라인 콘택(314)를 노출시키는 과정에서, 제 2 비트라인 콘택(314)의 상부에 질화막 등을 포함한 절연막을 제거함으로써 금속배선 콘택(326)과 제 2 비트라인 콘택(314)의 접촉저항을 줄일 수 있다. 이로 인해, 비트라인 패드가 불필요할 뿐만 아니라, 비트 라인(322)보다 높은 위치에 금속배선 콘택(326)과 제 2 비트라인 콘택(314)을 연결하게 되어 금속배선 콘택(326)을 형성하는 데 필요한 공정 마진이 충분히 확보된다. 이 과정에서, 질화막을 제거하기 위한 플라즈마 에치 방법이나 인산을 이용한 질화막 식각 공정을 수행할 수 있는데, 종래와 달리 비트 라인(322) 상부에 두꺼운 하드마스크막(324)이 형성되어 있어서 전기적 단락의 발생을 억제할 수 있다. Since the metallization contact 326 formed on the bit line 322 is wider than the first and second bit line contacts 312 and 314, it is likely to short-circuit with neighboring components. . However, in the present invention, in the process of exposing the second bit line contact 314 to form the metal wiring contact 326, the metal wiring is removed by removing an insulating film including a nitride film or the like on the second bit line contact 314. The contact resistance between the contact 326 and the second bit line contact 314 may be reduced. As a result, the bit line pad is not necessary, and the metal wire contact 326 and the second bit line contact 314 are connected to a position higher than the bit line 322 to form the metal wire contact 326. The necessary process margin is secured. In this process, a plasma etch method for removing the nitride film or a nitride film etching process using phosphoric acid may be performed. Unlike the related art, a thick hard mask film 324 is formed on the bit line 322 to generate an electrical short circuit. Can be suppressed.

또한, 본 발명의 일 실시예에 따른 반도체 장치에서 금속배선 콘택(326)은 약 20K Å이하의 높이로 형성된다. 따라서, 제 3 층간 절연막(328)을 식각하여 제 3 트렌치를 형성하기 위해서는 식각 공정이 오래동안 수행되는데, 비트 라인(322) 상의 하드마스크막(324)은 과도 식각을 방지하기 위한 식각 정지막의 역할을 할 수도 있다.Further, in the semiconductor device according to the exemplary embodiment of the present invention, the metallization contact 326 is formed to a height of about 20 KΩ or less. Accordingly, the etching process is performed for a long time to etch the third interlayer insulating layer 328 to form the third trench, and the hard mask layer 324 on the bit line 322 serves as an etch stop layer to prevent over-etching. You can also do

도시되지 않았지만, 후속 공정에서는 금속배선 콘택(326)의 상부에는 반도체 장치 내에 고전압, 전원전압, 코어전압 등을 공급할 수 있는 금속 배선을 형성할 수 있다. Although not shown, in a subsequent process, a metal wiring capable of supplying a high voltage, a power supply voltage, a core voltage, and the like may be formed in the semiconductor device on the metal wiring contact 326.

종래에는 디자인 규칙의 감소로 비트 라인(322)을 라인 형태로 형성하게 되면서, 이웃한 비트 라인(322) 사이에 위치하는 금속배선 콘택(326)과의 전기적 격리를 위한 마진이 충분하지 않았다. 본 발명에서는 다마신 공정을 통해 비트 라인(322)이 금속배선 콘택(326)보다 아래에 제 2 비트라인 콘택(314)의 높이에 형성 되기 때문에, 수평적으로 확보되지 못했던 마진을 수직적으로 확보하는 효과가 있다. 이를 통해, 디자인 규칙이 30nm이하인 환경에서도 비트 라인(322)의 패터닝을 위한 공정 마진을 확보할 수 있다. 또한, 종래의 반도체 장치에 포함되었던 비트라인 패드를 제거할 수 있고, 콘택 사이의 전기적 단락을 방지하기 위해 형성되었던 복잡한 형태의 패턴이 불필요해짐에 따라 반도체 장치의 제조 공정에서 다수의 마스크 공정을 줄일 수 있다.Conventionally, the bit line 322 is formed in the form of a line due to the reduction of design rules, and there is not enough margin for electrical isolation from the metallization contact 326 positioned between the adjacent bit lines 322. In the present invention, since the bit line 322 is formed at the height of the second bit line contact 314 below the metallization contact 326 through a damascene process, a margin that is not horizontally secured is vertically secured. It works. Through this, even in an environment where the design rule is 30 nm or less, process margins for patterning the bit lines 322 may be secured. In addition, since the bit line pads included in the conventional semiconductor device can be removed, and complicated patterns formed to prevent electrical shorts between the contacts are unnecessary, a number of mask processes can be reduced in the manufacturing process of the semiconductor device. Can be.

전술한 바와 같이, 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법은 반도체 기판 상에 층간 절연막을 형성하는 단계, 층간 절연막을 관통하여 반도체 기판과 연결되는 제 1 비트라인 콘택 및 제 2 비트라인 콘택를 형성하는 단계, 층간 절연막 및 제 1 비트라인 콘택를 일부 식각하여 형성한 트렌치에 비트 라인을 형성하는 단계, 및 제 2 비트라인 콘택 상에 금속 콘택을 형성하는 단계를 포함한다. 이러한 제조 방법에 따라 제조된 반도체 장치는 제 2 비트라인 콘택의 높이가 상기 비트라인의 높이와 동일하거나 더 높은 것이 특징이며, 비트라인 및 상기 제 2 비트라인 콘택의 사이에 식각 정지막이 포함되어 있다.As described above, the method of manufacturing a semiconductor device according to an embodiment of the present invention includes forming an interlayer insulating film on a semiconductor substrate, a first bit line contact and a second bit line passing through the interlayer insulating film and connected to the semiconductor substrate. Forming a contact, forming a bit line in a trench formed by etching the interlayer insulating film and the first bit line contact, and forming a metal contact on the second bit line contact. A semiconductor device manufactured according to this manufacturing method is characterized in that the height of the second bit line contact is equal to or higher than the height of the bit line, and an etch stop layer is included between the bit line and the second bit line contact. .

아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.It will be apparent to those skilled in the art that various modifications, additions, and substitutions are possible, and that various modifications, additions and substitutions are possible, within the spirit and scope of the appended claims. As shown in Fig.

도 1은 일반적인 반도체 장치를 설명하기 위한 평면도.1 is a plan view for explaining a general semiconductor device.

도 2는 개선된 반도체 장치를 설명하기 위한 평면도.2 is a plan view for explaining the improved semiconductor device.

도 3a 내지 도 3f는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도.3A to 3F are cross-sectional views illustrating a method of manufacturing a semiconductor device in accordance with an embodiment of the present invention.

Claims (14)

반도체 기판 상에 층간 절연막을 형성하는 단계;Forming an interlayer insulating film on the semiconductor substrate; 상기 층간 절연막을 관통하여 상기 반도체 기판과 연결되는 제 1 비트라인 콘택 및 제 2 비트라인 콘택를 형성하는 단계;Forming a first bit line contact and a second bit line contact penetrating the interlayer insulating layer to be connected to the semiconductor substrate; 상기 층간 절연막 및 상기 비트라인 콘택를 일부 식각하여 형성한 트렌치에 비트 라인을 형성하는 단계; 및Forming a bit line in the trench formed by etching the interlayer insulating layer and the bit line contact; And 상기 제 2 비트라인 콘택 상에 금속 콘택을 형성하는 단계Forming a metal contact on the second bitline contact 를 포함하는 반도체 장치의 제조 방법.Method for manufacturing a semiconductor device comprising a. 제1항에 있어서,The method of claim 1, 상기 반도체 기판 상에 층간 절연막을 형성하는 단계는Forming an interlayer insulating film on the semiconductor substrate 반도체 기판 상에 제 1 층간 절연막을 형성하는 단계;Forming a first interlayer insulating film on the semiconductor substrate; 상기 제 1 층간 절연막 상에 식각 정지막을 형성하는 단계; 및Forming an etch stop layer on the first interlayer insulating layer; And 상기 식각 정지막 상에 제 2 층간 절연막을 형성하는 단계를 포함하는 반도체 장치의 제조 방법.And forming a second interlayer insulating film on the etch stop layer. 제2항에 있어서,The method of claim 2, 상기 식각 정지막은 질화막을 포함하고, 10 Å 내지 200 Å의 두께로 형성되는 것을 특징으로 하는 반도체 장치의 제조 방법.The etch stop film includes a nitride film and is formed in a thickness of 10 kPa to 200 kPa. 제2항에 있어서,The method of claim 2, 상기 제 1 및 제 2 층간 절연막은 산화막을 포함하고, 상기 제 1 층간 절연막은 게이트 패턴의 높이보다 더 두껍게 형성되며, 상기 제 2 층간 절연막은 상기 비트 라인 및 상기 비트 라인 상에 형성되는 비트라인 하드마스크막을 포함한 두께만큼 형성되는 것을 특징으로 하는 반도체 장치의 제조 방법.The first and second interlayer insulating films include an oxide film, the first interlayer insulating film is formed to be thicker than a height of a gate pattern, and the second interlayer insulating film is formed on the bit line and the bit line. A method of manufacturing a semiconductor device, which is formed by a thickness including a mask film. 제2항에 있어서,The method of claim 2, 상기 층간 절연막을 관통하여 상기 반도체 기판과 연결되는 비트라인 콘택 및 제 2 비트라인 콘택를 형성하는 단계는Forming a bit line contact and a second bit line contact penetrating the interlayer insulating layer to be connected to the semiconductor substrate; 상기 제 2 층간 절연막, 상기 식각 정지막 및 상기 제 1 층간 절연막을 관통하는 제 1 트렌치를 형성하는 단계;Forming a first trench penetrating the second interlayer insulating layer, the etch stop layer, and the first interlayer insulating layer; 상기 제 1 트렌치의 측벽에 제 1 스페이서를 형성하는 단계;Forming a first spacer on sidewalls of the first trenches; 상기 제 1 트렌치 내에 도전물질을 증착하는 단계; 및Depositing a conductive material in the first trench; And 상기 제 2 층간 절연막이 노출될 때까지 평탄화하는 단계를 포함하는 반도체 장치의 제조 방법.And planarizing until the second interlayer insulating film is exposed. 제5항에 있어서,The method of claim 5, 상기 제 1 스페이서는 질화막을 포함하고, 10 Å 내지 90 Å의 두께로 형성되는 것을 특징으로 하는 반도체 장치의 제조 방법.The first spacer includes a nitride film, and is formed in a thickness of 10 GPa to 90 GPa. 제5항에 있어서,The method of claim 5, 상기 도전물질은 금속 장벽막을 구성하는 티타늄(Ti) 또는 코발트(Co)와 금속층을 구성하는 텅스텐(W)을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.The conductive material includes titanium (Ti) or cobalt (Co) constituting the metal barrier film and tungsten (W) constituting the metal layer. 제2항에 있어서,The method of claim 2, 상기 층간 절연막 및 상기 비트라인 콘택를 일부 식각하여 형성한 트렌치에 비트 라인을 형성하는 단계는Forming a bit line in the trench formed by etching the interlayer insulating layer and the bit line contact. 상기 비트라인의 위치를 정의한 마스크를 이용하여 노광공정을 수행하여 제 1 패턴을 형성하는 단계;Forming a first pattern by performing an exposure process using a mask defining a position of the bit line; 상기 제 1 패턴을 식각마스크로 하여 상기 비트라인 콘택, 상기 제 2 층간 절연막, 상기 식각 정지막을 식각하여 제 2 트렌치를 형성하는 단계;Etching the bit line contact, the second interlayer insulating layer, and the etch stop layer by using the first pattern as an etch mask to form a second trench; 상기 제 2 트렌치의 측벽에 제 2 스페이서를 형성하는 단계;Forming a second spacer on a sidewall of the second trench; 상기 제 2 트렌치에 도전물질을 증착하는 단계;Depositing a conductive material in the second trench; 상기 도전물질 상에 하드마스크막을 형성하는 단계; 및Forming a hard mask film on the conductive material; And 상기 제 2 비트라인 콘택가 노출될 때까지 평탄화하는 단계를 포함하는 반도체 장치의 제조 방법.And planarizing until the second bit line contact is exposed. 제8항에 있어서,The method of claim 8, 상기 제 2 스페이서는 질화막의 증착 후 플라즈마 식각을 통해 10 Å 내지 200 Å의 두께로 형성되는 것을 특징으로 하는 반도체 장치의 제조 방법.The second spacer is a method of manufacturing a semiconductor device, characterized in that formed after the deposition of the nitride film to a thickness of 10 ~ 200 Å through plasma etching. 제8항에 있어서,The method of claim 8, 상기 도전물질은 텅스텐(W)을 포함하고, 500 Å 정도의 두께로 형성되는 것을 특징으로 하는 반도체 장치의 제조 방법.The conductive material includes tungsten (W) and is formed in a thickness of about 500 GPa. 제8항에 있어서,The method of claim 8, 상기 하드마스크막은 질화막을 포함하고, 1200 Å 정도의 두께로 형성되는 것을 특징으로 하는 반도체 장치의 제조 방법.The hard mask film includes a nitride film and is formed to a thickness of about 1200 GPa. 제1항에 있어서,The method of claim 1, 상기 제 2 비트라인 콘택 상에 금속 콘택을 형성하는 단계는Forming a metal contact on the second bit line contact 상기 층간 절연막 및 상기 비트라인 상부에 제 3 층간 절연막을 증착하는 단계;Depositing a third interlayer insulating film over the interlayer insulating film and the bit line; 상기 제 3 층간 절연막을 식각하여 상기 제 2 비트라인 콘택를 노출시키는 제 3 트렌치를 형성하는 단계;Etching the third interlayer insulating film to form a third trench that exposes the second bit line contact; 상기 제 3 트렌치의 측벽에 제 3 스페이서를 형성하는 단계; 및Forming a third spacer on a sidewall of the third trench; And 상기 제 3 트렌치에 도전물질을 층착하는 단계를 포함하는 반도체 장치의 제조 방법.And depositing a conductive material in the third trench. 청구항 제1항의 방법에 따라 제조되어, 상기 제 2 비트라인 콘택의 높이가 상기 비트라인의 높이와 동일하거나 더 높은 것을 특징으로 하는 반도체 장치.The semiconductor device of claim 1, wherein the height of the second bit line contact is equal to or higher than the height of the bit line. 제13항에 있어서,The method of claim 13, 상기 비트라인 및 상기 제 2 비트라인 콘택의 사이에 식각 정지막이 포함된 것을 특징으로 하는 반도체 장치.And a etch stop layer is disposed between the bit line and the second bit line contact.
KR1020090129499A 2009-12-23 2009-12-23 Method of fabricating semiconductor apparatus KR20110072526A (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020090129499A KR20110072526A (en) 2009-12-23 2009-12-23 Method of fabricating semiconductor apparatus

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020090129499A KR20110072526A (en) 2009-12-23 2009-12-23 Method of fabricating semiconductor apparatus

Publications (1)

Publication Number Publication Date
KR20110072526A true KR20110072526A (en) 2011-06-29

Family

ID=44403429

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020090129499A KR20110072526A (en) 2009-12-23 2009-12-23 Method of fabricating semiconductor apparatus

Country Status (1)

Country Link
KR (1) KR20110072526A (en)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20150089838A (en) * 2014-01-28 2015-08-05 삼성전자주식회사 Semiconductor device having landing pad

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20150089838A (en) * 2014-01-28 2015-08-05 삼성전자주식회사 Semiconductor device having landing pad

Similar Documents

Publication Publication Date Title
TWI462229B (en) Semiconductor memory device and method for manufacturing the same
KR101186038B1 (en) Method of fabricating semiconductor device
KR101194872B1 (en) Semiconductor memory device
KR101095063B1 (en) Semiconductor device and Method of manufacturing the same
JP2005079576A (en) Semiconductor device and manufacturing method therefor
KR100950553B1 (en) Method for forming contact in semiconductor device
US20150214234A1 (en) Semiconductor device and method for fabricating the same
KR101051593B1 (en) Method for manufacturing semiconductor device
KR20100030014A (en) Method for manufacturing semiconductor device
US6350642B1 (en) Method of manufacturing semiconductor memory device including various contact studs
CN107968073B (en) Method for manufacturing embedded type character line
KR101416317B1 (en) Method of forming wiring layer in semiconductor device
KR20110132753A (en) Method for manufacturing semiconductor device
KR20110072526A (en) Method of fabricating semiconductor apparatus
KR20110001136A (en) Method for manufacturing semiconductor device
US8030203B2 (en) Method of forming metal line of semiconductor device
KR20020049360A (en) Method for fabricating of semiconductor memory device
KR20080086692A (en) Method for manufacturing semiconductor device
KR100849818B1 (en) Method for forming semiconductor device
KR101076813B1 (en) Semiconductor Device and Method for Manufacturing the same
KR100687397B1 (en) Method of manufacturing a semiconductor device
KR20130056609A (en) Phase change random access memory device and fabrication method thereof
KR20110011833A (en) Semiconductor device and method for forming using the same
KR20070060346A (en) Method of manufacturing semiconductor device
KR20050002362A (en) A method for forming a contact plug of a semiconductor device

Legal Events

Date Code Title Description
WITN Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid