KR20110072033A - 플렉서블 소자 제조방법 및 이에 의하여 제조된 플렉서블 소자, 플렉서블 압전소자 및 커패시터 소자 제조방법 및 이에 의하여 제조된 플렉서블 압전소자 및 커패시터 소자 - Google Patents

플렉서블 소자 제조방법 및 이에 의하여 제조된 플렉서블 소자, 플렉서블 압전소자 및 커패시터 소자 제조방법 및 이에 의하여 제조된 플렉서블 압전소자 및 커패시터 소자 Download PDF

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Abstract

플렉서블 소자 제조방법 및 이에 의하여 제조된 플렉서블 소자, 플렉서블 압전소자 및 커패시터 소자 제조방법 및 이에 의하여 제조된 플렉서블 압전소자 및 커패시터 소자가 제공된다.
본 발명에 따른 플렉서블 소자 제조방법은 실리콘 기판상의 실리콘 산화물층에 제 1 금속층을 적층하는 단계; 상기 제 1 금속층상에 소자를 적층하는 단계; 상기 제 1 금속층을 어닐링하여, 상기 제 1 금속을 제 1 금속 산화물로 산화시키는 단계; 상기 제 1 금속산화물을 식각하여, 상기 소자과 실리콘 산화물층을 분리하는 단계; 및 상기 분리된 소자를 별도의 전사층을 이용하여 플렉서블 기판에 전사시키는 단계를 포함하며, 본 발명에 따른 플렉서블 소자 제조방법은 실리콘 기판 자체를 식각하는 종래 기술과 달리 실리콘 기판상에 간단히 적층되는 별도의 금속산화물층을 식각하는 방식으로 상부의 소자를 기판으로부터 분리한다. 이로써, 공정 진행에 따른 실리콘 기판의 물리적 손실을 방지할 수 있으며, 단결정 실리콘 기판을 사용함에 따른 고비용을 절감할 수 있다.

Description

플렉서블 소자 제조방법 및 이에 의하여 제조된 플렉서블 소자, 플렉서블 압전소자 및 커패시터 소자 제조방법 및 이에 의하여 제조된 플렉서블 압전소자 및 커패시터 소자{Manufacturing method for flexible device, flexible device manufactured by the same, manufacturing method for flexible piezoelectric device, flexible capacitor, and flexible piezoelectric device, flexible capacitor manufactured by the same}
본 발명은 플렉서블 소자 제조방법 및 이에 의하여 제조된 플렉서블 소자, 플렉서블 압전소자 및 커패시터 소자 제조방법 및 이에 의하여 제조된 플렉서블 압전소자 및 커패시터 소자에 관한 것으로, 보다 상세하게는 실리콘 기판 자체를 식각하는 종래 기술과 달리 실리콘 기판상에 간단히 적층되는 별도의 금속산화물층을 식각하는 방식으로 상부의 소자를 기판으로부터 분리하며, 이로써, 공정 진행에 따른 실리콘 기판의 물리적 손실을 방지할 수 있으며, 단결정 실리콘 기판을 사용함에 따른 고비용을 절감할 수 있는 플렉서블 소자 제조방법 및 이에 의하여 제조된 플렉서블 소자, 플렉서블 압전소자 및 커패시터 소자 제조방법에 관한 것이다.
언제 어디서나 제약을 받지 않고 필요한 정보와 서비스를 받을 수 있는 유비 쿼터스 정보화시대가 다가옴에 따라 다양한 생활환경 내에서 편리하게 사용 가능한 플렉서블한 디스플레이에 대한 요구가 증가되고 있다. 이에 따라서 플렉서블 디스플레이를 실현시키기 위하여 다방면에서 연구가 진행되고 있다. 이중에서도 나노와이어 (NW), 카본 나노튜브(CNT) 등 나노물질을 사용하거나, 유기반도체를 이용하는 연구가 큰 주목을 받고 있으며, 2001년에 Bell Lab.에서 유기반도체를 이용하여 세계 최초의 플렉서블 디스플레이를 구현해내는데 성공한 바 있다. 하지만 이들 소재들은 전기적 성능이 우수하지 못하며(유기반도체와 나노와이어의 유효 이동도는 각각 ~1cm2/V, ~5cm2/V 수준), 재료의 균일성 및 공정상의 어려움으로 인해 현재까지 상용화에 많은 어려움이 존재한다. 이러한 문제들의 해결책으로서 인쇄 가능한 마이크로스트럭쳐 반도체 (μs-Sc)가 2004년에 일리노이 공대에서 발명되었다. (Appl. Phys. Lett. 84, 5398, 2004, 이하 종래기술 1)
상기 종래기술 1은 소자 성능이 뛰어난 단결정 실리콘을 벌크 실리콘 기판으로부터 직접 뜯어낸 후 얻어진 마이크로스트럭쳐 반도체를 소프트 리소그래피를 이용, 플렉서블 기판에 전사(transfer)시키는 기술이다. 단결정 마이크로스트럭쳐 반도체를 플라스틱 기판에 전사하여 만든 소자는 현재까지 존재하는 플렉서블 전자소재 중 가장 뛰어난 전기적 성능을 보여주고 있다(IEEE Electron Device Lett., 27, 460, 2006).
상기 종래기술 1을 보다 상세히 설명하며, 종래기술 1은 마이크로스트럭쳐 반도체를 아령모양으로 디자인하고, 그 하부면을 식각하여, 지지축을 만들어주고, 다시 요철모양의 PDMS 스탬프를 이용해 뜯어냄으로써 원하는 위치의 마이크로스트 럭쳐 반도체만을 선택적으로 전사한다. 상기 종래 기술 1은 선택적 전사를 사용함으로써 플라스틱 기판의 원하는 위치에 소자를 만들 수 있을 뿐만 아니라, 전사 후 SOI기판에 전사되지 않고, 남아 있는 마이크로스트럭쳐 반도체를 추후 필요한 곳에 전사하여 사용할 수 있으므로, 공정비 절감 또한 가능하다는 장점이 있다.
하지만 상기 종래 기술 1은 실리콘 기판의 선택적 식각(즉, 수평 방향)을 유도하기 위해서는 (1,1,1)의 결정구조를 갖는, 고가의 실리콘 기판을 사용하여야 하는 문제가 있다. 또한, 종래 기술 1은 실리콘 기판 자체를 식각하므로, 공정 진행에 따라 실리콘 기판이 점차 소모되는 문제가 있다. 더 나아가, 실리콘 기판을 재활용하기 위해서는 실리콘 기판을 화학적-기계적 연마 공정 등으로 다시 평탕화하여야 하므로, 사실상 실리콘 기판의 재활용은 어려운 실정이다.
따라서, 본 발명이 해결하고자 하는 과제는 보다 경제적인 방식으로 실리콘 자체를 식각하지 않는 방식으로, 실리콘 기판에서 제조된 소자를 전사시키는 플렉서블 소자 제조방법 및 이에 의하여 제조된 플렉서블 소자를 제공하는 데 있다.
본 발명이 해결하고자 하는 또 다른 과제는 상기 플렉서블 소자 제조방법에 기반한 다양한 소자 제조방법을 제공하는 데 있다.
본 발명에 따른 플렉서블 소자 제조방법은 실리콘 기판 자체를 식각하는 종래 기술과 달리 실리콘 기판상에 간단히 적층되는 별도의 금속산화물층을 식각하는 방식으로 상부의 소자를 기판으로부터 분리한다. 이로써, 공정 진행에 따른 실리콘 기판의 물리적 손실을 방지할 수 있으며, 단결정 실리콘 기판을 사용함에 따른 고비용을 절감할 수 있다.
이하, 본 발명을 도면을 참조하여 상세하게 설명하고자 한다. 다음에 소개되는 실시예들은 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 예로서 제공되어지는 것이다. 따라서 본 발명은 이하 설명된 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 그리고 도면들에 있어서, 구성요소의 폭, 길이, 두께 등은 편의를 위하여 과장되어 표현될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다. 또한, 본 명세서에 첨부된 도 면은 모두 전체 평면도 및 부분 단면(A-A', B-B', 또는 C-C')을 절개한 단면도의 형식으로 해석된다.
본 발명은 플렉서블 기판(이것은 종래의 딱딱한 기판과 달리 소정 각도로 휘어지는 특성을 갖는 기판, 예를 들면 플라스틱 기판 등을 총칭하는 용어이다)에 전사시키고자 하는 소자를 실리콘 기판 상의 금속 산화물층에서 제조한 후, 금속 산화물을 선택적으로 제거하여 소자를 딱딱한 실리콘 기판으로부터 분리하게 된다. 분리된 소자는 PDMS와 같은 전사 스탬프를 이용하여 플렉서블 기판에 전사된다. 즉, 본 발명은 희생기판인 실리콘 기판상에 소자층을 제조한 후, 소자층 하부의 실리콘 기판을 비등방식각하는 종래 기술과 달리, 소자층과 실리콘 기판 사이에 별도의 금속산화물층(제 1 금속 산화물층)을 게재한 후, 이를 제거함으로써 소자와 희생기판을 서로 분리하게 된다. 이를 위하여, 본 발명의 일 실시예는 소자 하부에 산화가 용이한 제 1 금속층을 먼저 적층한 후, 다시 이를 고온 공정으로 산화시켰다. 하지만, 이와 달리 제 1 금속산화물층을 직접 기판상에 적층하는 것도 가능하며, 이 또한 본 발명의 범위에 속한다. 본 발명의 일 실시예에 따른 상기 아닐링 공정에 의하여 형성된 금속산화물층은 이후 BOE와 같은 습식 식각 조건에서 선택적으로 식각되어 제거되며, 그 결과 하부의 실리콘 기판과 상부의 소자층은 효과적으로 분리된다. 즉, 소자 분리 공정 후에도 하부의 실리콘 기판은 여전히 평면 구조를 유지하고 있으므로, 별도의 연마 공정으로 실리콘 기판을 평탄화하는 공정이 필요하지 않게 된다. 상기 소자층은 다양한 소자들, 예를 들면, 태양전지, 이차전지, 압전소자 등과 같은 다양한 소자일 수 있으며, 바람직하게는 하부에 또 다른 금속 층(제 2 금속층)을 구비하는 소자가 바람직하다.
이하 도면을 이용하여 본 발명의 실시예를 보다 상세히 설명한다. 본 발명의 상기 실시예는 상기 소자로 티타늄산바륨(BaTiO3, 이하 BTO)를 이용한 압전소자를 상기 실리콘 기판으로부터 분리되는 소자로 사용하나, 상술한 바와 같이 본 발명은 이에 제한되지 않는다.
도 1 내지 11은 실리콘 기판에서 고온의 BTO 압전소자를 제조한 후, 실리콘 기판으로부터 이를 분리하는 공정을 나타낸다.
도 1을 참조하면, 실리콘 기판(100)이 개시된다. 특히, 본 발명은 종래 기술과 같이 실리콘의 식각 방향을 선택적으로 제어하기 위하여, (1,1,1)의 단결정 실리콘 기판을 사용할 필요없이 실리콘 산화물이 상부에 형성될 수 있는 임의의 모든 실리콘 기판이 플렉서블 소자가 임시로 제조되는 기판으로 사용될 수 있다.
도 2를 참조하면, 실리콘 기판(100)에 산화 공정이 진행되어 상부에 실리콘 산화물(101)이 형성된다. 본 발명의 일 실시예에서 상기 실리콘 산화물(101)의 두께는 ∼150nm이었다.
도 3을 참조하면, 상기 실리콘 산화물(101) 상에 제 1 금속층인 티타늄(Ti)층이 적층된다. 상기 제 1 금속층인 티타늄층은 약 10 nm의 두께로 RF 마그네트론 스퍼터링법에 의하여 적층되었다. 상기 Ti 층은 후속하여 적층되는 제 2 금속층과 실리콘 산화물층 사이의 접합 능력을 향상시킨다. 특히, 본 발명에서 상기 제 1 금속층은 하부의 지지 기판이 되는 실리콘 기판(보다 구체적으로는 실리콘 산화물층)과 상기 실리콘 기판상에 형성된 후 플렉서블 기판에 전사되는 소자층 사이의 경계 를 이루는 계면층이 되고, 본 발명에서 상기 제 1 금속층(102)은 고온 환경에서 하부의 실리콘 산화물로부터 산소가 확산되어, 금속 산화물층이 되는 것이 바람직하다. 이를 위하여, 하부의 소자층까지의 산소 확산을 저지할 수 있는 열역학적 안정성을 갖는 것이 바람직하다. 본 발명의 일 실시예에서 상기 제 1 금속층(102)은 티타늄이며, 제 1 금속층(102) 상부의 소자의 금속층은 금(Au)이었다. 이 경우, 티타늄 산화물이 갖는 열역학적 안정성은 월등하므로, 실리콘 산화물로부터 확산되는 산소는 티타늄과 결합하여, 티타늄 산화물이 형성되게 된다.
도 4를 참조하면, 제 1 금속층(102) 상에 소자의 하부 금속층인 제 2 금속층(103)이 형성되는데, 본 발명의 일 실시예에서 상기 제 2 금속층(103)은 압전소자의 하부전극이었으며, 사용물질은 금(Au)이었다. 하지만, 제 2 금속층(103)의 종류 및 기능은 이에 제한되지 않으며, 하부의 제 1 금속층(102)으로부터의 산소 확산이 이루어지지 않는, 임의의 모든 금속이 제 2 금속층(103)으로 사용될 수 있으며, 이는 본 발명의 범위에 속한다. 즉, 제 2 금속 산화물과 제 1 금속 산화물의 열역학적 안정성에 있어서, 제 1 금속 산화물의 열역학적 안정성이 더 뛰어나야 한다. 따라서, 티타늄 산화물이 보다 낮은 깁스 자유에너지를 갖는 제 2 금속 산화물이 제 2 금속으로 사용될 수 있다. 예를 들면, 금, 백금 등이 제 2 금속층의 구성물질로 사용될 수 있다.
도 5 및 6을 참조하면, 하부전극인 제 2 금속층(103)상에 압전물질층(104) 및 상부 전극층(105)이 형성된다. 본 발명의 일 실시예에서 압전물질(104)로 BTO(BaTiO3)가 사용되었으며, 솔-젤 공정으로 하부전극인 제 2 금속층(103)상에 도 포, 적층되었으나, 본 발명은 이에 제한되지 않는다. 예를 들면, BTO, PZT, PLZT, Bi4Ti3O12 중 어느 하나가 하부전극인 제 2 금속층 상에 적층되어, 압전물질로 사용될 수 있다. 압전물질층(104) 적층 후 상기 압전물질층(104) 상에는 상부전극층(105)이 적층된다.
도 7을 참조하면, 압전소자의 소자층이 실리콘 기판상에 모두 적층된 후 600 내지 900℃의 고온 처리 공정이 진행된다. 상기 고온 공정에 의하여 수행되는 공정은 두 개로 구분될 수 있다.
먼저, 첫 번째는 압전소자의 소자층의 폴링(poling) 공정이다. 폴링 공정은 고온으로 압전소자를 가열한 후, 양쪽 전극에 수 kV/mm의 전계를 걸어주어, 압전특성을 뛰어나게 하는 공정이다. 본 발명은 고온으로 진행되는 폴링 공정에서 플라스틱과 같은 플렉서블 기판이 견디기 어렵다는 점에 착안하여, 폴링 공정 자체를 실리콘 기판에서 고온에서 진행하는 방식을 제안한다.
두 번째는 제 1 금속층(102)이 산화되는 어닐링 공정이다. 즉, 고온의 환경에서는 제 1 금속층(102)과 접하는 실리콘 산화물층(101)의 산소는 상부의 제 1 금속층(102)으로 확산되어, 상기 제 1 금속층(102)은 제 1 금속 산화물(102a)로 전환된다. 본 발명의 일 실시예에서 상기 제 1 금속은 상술한 바와 같이 티타늄이었으므로, 제 1 금속산화물은 티타늄 산화물이었다. 특히 상기 티타늄 산화물의 산소는 상부 소자층의 제 2 금속층으로 확산되기 어려운데, 그 이유는 상술한 바와 같이 티타늄 산화물의 열역학적 안정성 때문이다.
예를 들면, 각 금속물질의 산화물 상태에서의 깁스 자유에너지는 아래 표1과 같다.
물질 △G (kcal/mol) △G° (kJ/mol)
Al2O3 -321.80 -1,351.57
HfO2 -223.22 -937.52
ZrO2 -217.53 -913.63
Cr2O3 -209.29 -879.03
TiO2 -182.18 -765.16
SiO2 -174.63 -733.45
Mn2O3 -167.66 -704.18
MoO3 -118.03 -495.71
MgO -117.87 -495.04
WO -97.37 -408.94
MoO2 -97.13 -407.96
VO -82.16 -345.07
MnO -74.55 -313.13
ZnO -59.33 -249.17
CoO -39.07 -164.11
NiO -35.70 -149.94
Cu2O -22.87 -96.04
CuO -15.80 -66.36
상기 표 1을 참조하면, 티타늄 산화물의 깁스 자유 에너지(700℃ 기준)는 약 -182kcal/mol 수준이었다. 하지만, 구리의 경우는 이보다 월등히 높은 -15.80kcal/mol이었으며, 구리보다 산화가 덜 진행되는 금이나 백금은 구리보다 더 높은 깁스 자유 에너지를 갖는다는 것은 명백하다. 따라서, 티타늄과 같은 제 1 금속층에 비하여 산화물 상태의 깁스 자유에너지가 상대적으로 높은 하부 전극층에 대한 산화 공정은 티타늄의 산화 공정보다 선호되지 않으며, 그 결과 실리콘 산화물로부터 산소 확산은 보다 낮은 깁스 자유에너지를 갖는 제 1 금속층으로 국한되어, 이루어진다. 예를 들면 산화물 상태에서의 자유에너지 차이가 300kcal/mol(700℃ 기준)이상인 금속 물질은 이러한 제 1 금속과 제 2 금속으로 사용될 수 있다. 만약 상기 범위보다 적은 차이의 깁스 자유 에너지인 경우, 한쪽 층으로의 우세한 산화 공정을 기대하기 어렵다.
본 발명에서는 상기 고온 공정에 의하여 1) 압전소자층이 소결되는 소결공정이 2) 티타늄이 산화되는 어닐링 공정이 동시에 진행된다. 이러한 동기 공정을 통하여 상부 소자의 분리와 함께, 소자의 특성 향상을 동시에 꾀할 수 있다. 본 발명의 일 실시예에서 상기 고온 공정은 700℃에서 1시간 동안 진행되었는데, 만약 상기 고온 공정이 900℃를 초과하는 경우, 소자층에 열적 손상을 입힐 수 있으며, 600℃미만인 경우 충분한 산소 확산이 진행되기 어렵다.
도 8을 참조하면, 상기 압전소자의 소자층은 식각, 패터닝되어, 소정 간격으로 이격된 복수의 압전소자가 실리콘 기판상에 형성된다. 본 발명의 일 실시예에서 상기 식각 공정은 포토레지스트/Al(~200nm)/PECVD-SiO2(PEO) 마스크를 사용하여, Ar, Cl2 가스를 이용한 건식 식각을 통하여, 소자층을 식각한다. 이로써, 하부의 티타늄 산화물은 외부로 노출된다. 즉, 본 발명의 일 실시예에서는 2.5 mm의 PEO를 플라즈마 화학기상 증착공정(PECVD, 400 mTorr, 50 SCCM 9.5 % SiH4, 25 SCCM N2O, 300℃, 20W)로, 알루미늄(Al)은 RF 스퍼터링을 통하여 형성하였다.
도 9를 참조하면, 상기 압전 소자 하부의 티타늄 산화물(102a)은 선택적으로 식각되어, 제거된다. 본 발명의 일 실시예에서 상기 식각 공정은 BOE 용액에 상기 티타늄 산화물(102a)을 접촉, 침지시키는, 이른바 습식 식각 공정이었다. 본 발명의 일 실시예에서 상기 식각 공정은 BOE 용액에 50초간 상기 소자를 침지시키는 방식이었으나, 본 발명의 범위는 이에 제한되지 않는다.
본 발명은 제 1 금속층을 선택적으로 산화시켜, 제 1 금속산화물을 형성하고, 이를 외부로 노출시켜 식각 부위를 제공한다. 이후, 상기 식각 부위로부터 금속산화물을 선택적으로 식각시키는 식각 용액, 예를 들면, BOE 용액에 의하여 제 1 금속산화물을 식각함으로써 제 1 금속층인 티타늄층을 경계로 상부 소자와 하부 기판을 용이하게 분리한다. 특히, 본 발명에서는 하부 티타늄 산화물 식각 공정 이후에서 상부의 소자는 특별한 공간상의 변형 없이 초기의 원하는 정렬도를 그대로 유지하며, 하부의 실리콘 기판은 어떠한 변형도 없게 된다.
도 10 및 11을 참조하면, 하부 기판과 분리된 압전소자에 전사층(110)이 접촉된 후, 전사층(110)에 접촉, 접합된 압전소자를 떼어내게 된다. 본 발명의 일 실시예에서 상기 전사층(110)으로 PDMS(polydimethylsiloxane)가 사용되었으며, 전사층에 의하여 떼어진 압전소자는 이후 플라스틱과 같은 플렉서블 기판에 전사된다. 특히, 상부의 소자가 제거된 이후에도, 실리콘 기판은 평탄한 표면구조를 가지며, 상부의 실리콘 산화물을 습식 식각 공정으로 제거하는 경우, 동일한 기판을 다시 사용할 수 있다.
본 발명의 일 실시예에서 플라스틱 필름(Kapton 필름, 125mm 두께)상의 사각형상의 MIM 구조를 형성하기 위하여, 상기 Kapton 필름을 폴리우레탄으로 코팅하고, 대면적 UV를 사용하여 폴리우레탄(PU)을 경화시켰다. 이후, PDMS를 필링-오프(peeling-off)한 후, MIM 구조를 플라스틱 기판에 위치시키고, 나머지 PEO 층을 ICP-RIE 에칭 공정으로 식각하였다.
본 발명의 또 다른 일 실시예는 제 1 금속산화물을 선택적 식각에 따라 하부 기판으로부터 분리되는 소자가 커패시터 소자인 경우를 개시한다.
도 12 내지 21은 본 발명에 따른 방식으로 커패시터 소자를 실리콘 기판에서 제조한 후, 분리하는 공정을 나타내는 단계도이다.
도 12는 실리콘 기판(200)을 개시한다. 특히 상기 실리콘 기판은 (1,1,1)의 결정 구조를 갖는 단결정 실리콘 기판일 필요가 없으며, 상부에 실리콘 산화물이 형성될 수 있는 한 어떠한 종류이어도 무방하다.
도 13 및 14를 참조하면, 상기 실리콘 기판(200)상에 실리콘 산화물(201)이 적층되고, 다시 실리콘 산화물층(201) 상에 제 1 금속층인 티타늄층(202)이 적층된다.
도 15 내지 17을 참조하면, 상기 티타늄층(202) 상에 순차적으로 금으로 이루어진 하부전극인 제 2 금속층(203)/지르코니아로 이루어진 커패시터 물질층(204)/상부전극층(205)이 적층된다.
도 18을 참조하면, 상기 실리콘 산화물(201) 상에 적층된 커패시터 소자층을700 내지 900℃의 온도에서 10 분간 유지하여 결정화 시키는 공정을 진행하는데, 이러한 고온 결정화 공정을 통하여 지르코니아 특성은 향상된다. 더 나아가, 상기 고온 공정을 통하여 소자층 하부의 제 1 금속층인 티타늄층은 티타늄 산화물층으로 산화되는 어닐링 공정이 또한 진행된다. 즉, 본 발명의 일 실시예에서는 소자층의 고온 결정화 공정과 소자층 하부의 티타늄 층에 대한 산화 공정을 하나의 고온 공정에서 진행하게 된다. 이후, 상기 캐피시터 소자층은 소정 간격으로 이격된 복수의 단위 소자로 패터닝되며, 상기 이격된 공간 사이로 티타늄 산화물층(202a)이 노출된다.
도 19를 참조하면, 하부의 티타늄 산화물층(202a)을 선택적으로 제거하는 식각공정이 진행된다. 본 발명의 일 실시예에서 상기 식각공정은 BOE 용액에 상기 티타늄 산화물(102a)을 접촉, 침지시키는, 습식 식각 공정이었다. 본 발명의 일 실시예에서 상기 식각 공정은 BOE 용액에 50초간 상기 소자를 침지시키는 방식이었으며, 이를 통하여 상부의 커패시터 소자와 하부의 실리콘 기판은 물리적으로 분리된다.
도 20 및 21을 참조하면, 하부 기판으로부터 분리된 커패시터 소자에 PDMS로 이루어진 전사층(210)을 접촉한 후, 상기 커패시터 소자를 기판으로부터 떼어내게 된다. 이후 상기 커패시터 소자는 플라스틱과 같은 플렉서블 기판에 전사된다.
본 발명의 또 다른 일 실시예는 동일 플렉서블 기판에 상술한 방식으로 하부 실리콘 기판과 분리된 압전소자와 커패시터 소자를 모두 전사하여, 압전소자로부터 발생한 전하가 전기적으로 연결된 커패시터에 의하여 안정화되는 형태의 압전소자를 제공한다.
이하 도면을 이용하여, 이를 상세히 설명한다.
도 22 내지 29는 본 발명의 또 다른 일 실시예에 따른 압전소자 제조방법을 나타내는 단계도이다.
도 22 및 23을 참조하면, 제 1 플렉서블 기판, 예를 들면 PDMS기판(500) 상에 소정 간격으로 이격되며, 소정 길이로 연장된 단위 금속라인을 포함하는 2 개의 금속 영역(600a, 600b)이 형성된다. 상기 금속층 영역 각각에는 이후 상술한 방법에 따라 실리콘 기판과 분리된 BTO 소자 및 커패시터 소자가 적층, 연결된다.
도 24 및 25를 참조하면, 상기 두 개의 금속층 영역 중 하나의 금속층 영역(600a)은 하부의 티타늄 산화물이 식각, 제거됨으로써 상부의 압전 소자가 분리된 상태의 실리콘 기판(550)과 접촉하게 된다. 이는 상술한 바와 같이, 단위 소자 사이로 노출된 실리콘 기판을 식각함으로써 이루어지며, 상기 PDMS 기판(500)과 BTO 압전 소자 사이의 접촉에 의하여 BTO 압전 소자(551)는 PDMS 기판(500)에 전사된다. 특히, 본 발명은 상기 단위 BTO 소자(551)가 상기 연장된 복수의 단위 금속라인에 모두 일정하게 정렬, 접촉하는 구조를 제공하며, 이는 실리콘과 같이 딱딱한 희생기판에서 제조됨으로써 달성되는 단위 BTO 소자의 우수한 정렬도를 그대로 플렉서블 기판에 구현시키게 된다.
본 발명은 BTO 소자가 적층, 연결된 금속층 영역(600a)와 이격된 또 다른 금속층 영역(600b)에 커패시터 소자를 적층, 연결하게 되는데, 이하 도면을 이용하여 이를 설명한다. 도 26 및 27을 참조하면, 상기 설명한 커패시터 소자, 즉, 지르코니아의 커패시터층과 전극층으로 이루어지며, 상술한 방법에 따라 하부 금속산화물을 선택적으로 식각함으로써 실리콘 기판과 분리된 커패시터 소자(561)가 플렉서블 기판(500)의 또 다른 금속층 영역(600b)에 접촉하게 되며, 이때 플렉서블 기판인 PDMS 기판(500)과 커패시터 소자의 일부 접촉에 따라 상기 실리콘 기판의 커패시터소자(561)는 금속층(600b)과 접촉함과 동시에 PDMS에 의한 기판과의 접합 효과를 갖는다.
도 28 및 29를 참조하면, 전기적으로 일 측이 분리된 BTO 소자와 커패시터 에 동시에 접촉함으로써, 두 소자를 전기적으로 연결하는 또 다른 금속층(601)이 적층된 제 2 플렉서블 기판(501)을 상기 BTO 소자와 커패시터의 타 측에 접촉시킨다. 본 발명의 일 실시예에서 상기 BTO 소자와 커패시터의 전기적 연결은 제 2 플렉서블 기판의 금속층(601)에 의하여 수행되었지만, 본 발명은 이에 제한되지 않으며, 다양한 방식으로 BTO 소자와 커패시터를 연결시킬 수 있다.
이로써 본 발명의 일 실시예는 BTO 압전소자(551)와 지르코니아 커패시터 (561)가 플렉서블 기판 상에서 전기적으로 연결된 플렉서블 압전소자를 제공한다.
도 30a 및 30b는 본 발명의 일 실시예에 따라 BTO 소자층을 적층한 후, BOE 용액으로 하부 티타늄 산화물층을 식각한 후의 단면 이미지 및 그 확대 이미지이다.
도 30a 및 30b를 참조하면, 본 발명에 따라 하부의 티타늄 산화물층이 식각되어, 제거된 후, 소자층과 하부의 실리콘 산화물층은 완벽히 분리되는 것을 알 수 있다.
도 31a 및 31b는 각각 압전소자 하부의 티타늄산화물층을 식각, 제거한 후 전사층인 PDMS층에 의하여 상부의 압전소자가 제거된 후의 평면 이미지 및 PDMS층에 압전소자가 전사된 후의 평면 이미지이다.
도 31a 및 31b를 참조하면, 실제 실리콘 기판에서 제조된 압전소자가 동일한 형태와 간격을 가지며 PDMS 층에 전사된 것을 알 수 있다.
본 발명의 범위는 상기 소자의 종류, 물질의 종류에 제한되거나, 한정되지 않으며, 실리콘 기판에서 반도체 공정에 의하여 제조되는 임의의 모든 소자가 본 발명의 범위에 속하며, 본 발명은 상기 실시예에 의하여 그 범위가 제한되거나 한정되지 않는다.
도 32의 (a)는 SiO2/Si 기판상에서 제조된 MIM 구조의 SEM 이미지이고, 삽입된 이미지는 Al/PEO 마스크를 사용하여 ICP-RIE 에칭을 수행한 후의 표면에 대한 이미지이다.
제 2 금속층인 백금과 SiO2 층 사이에 게재된 희생막인 제 1 금속층, 즉, TiO2층이 습식에칭을 통하여 제거된 후의 MIM 구조의 단면에 관한 이미지는 도 31의 (b)에 나타난다. 도 32의 (b)를 보면, 하부의 실리콘 산화물층은 에칭되지 않은 것을 알 수 있으며, 이로부터 실리콘 산화물(SiO2)층은 ICP-RIE 에칭공정에서 하부의 실리콘층을 효과적으로 보호하는 것을 알 수 있다.
도 32의 (c)는 PDMS 스탬프로 전사된 MIM 구조의 이미지로서, 삽입된 광학 이미지는 PDMS 상의 MIM 구조를 나타낸다. PU 코팅된 Kapton 플라스틱 필름상에 프린트된 구조물에 대한 광학 이미지는 도 32의 (d)에 나타난다.
도 32에서 나타난 다양한 이미지를 통하여, 본 발명에 따라 티타늄과 같은 희생 금속층을 사용하여, 상부의 소자와 하부의 실리콘 기판을 분리시키는 경우, 그 분리 효과가 우수하고, 플렉서블한 특성을 가질 수 있는 수준의 두께를 갖는 소자를 제조할 수 있음을 알 수 있다(도 32의 (c) 참조).
도 1 내지 11은 실리콘 기판에서 고온의 BTO 압전소자를 제조한 후, 실리콘 기판으로부터 이를 분리하는 공정을 나타낸다.
도 12 내지 21은 본 발명에 따른 방식으로 커패시터 소자를 실리콘 기판에서 제조한 후, 분리하는 공정을 나타내는 단계도이다.
도 22 내지 29는 본 발명의 또 다른 일 실시예에 따른 압전소자 제조방법을 나타내는 단계도이다.
도 30a 및 30b는 본 발명의 일 실시예에 따라 BTO 소자층을 적층한 후, BOE 용액으로 하부 티타늄 산화물층을 식각한 후의 단면 이미지 및 그 확대 이미지이다.
도 31a 및 31b는 각각 압전소자 하부의 티타늄 산화물층을 식각, 제거한 후 전사층인 PDMS층에 의하여 상부의 압전소자가 제거된 후의 평면 이미지 및 PDMS층에 압전소자가 전사된 후의 평면 이미지이다.
도 32는 본 발명의 일 실시예에 따라 제조된 BTO 소자층에 대한 SEM 이미지 및 사진이다.

Claims (27)

  1. 플렉서블 소자 제조방법에 있어서,
    실리콘 기판상의 실리콘 산화물층 상에 제 1 금속 산화물층을 적층하는 단계;
    상기 제 1 금속 산화물층상에 플렉서블 기판으로 전사시키고자 하는 소자를 제조하는 단계; 및
    상기 제 1 금속 산화물층을 제거하여, 상기 소자를 실리콘 기판으로부터 분리하는 단계; 및
    상기 분리된 소자를 별도의 전사층을 이용하여 플렉서블 기판에 전사시키는 단계를 포함하는 플렉서블 소자 제조방법.
  2. 제 1항에 있어서,
    상기 소자는 하부에 상기 제 1 금속 산화물과 접촉하는 제 2 금속을 포함하는 것을 특징으로 하는 플렉서블 소자 제조방법.
  3. 제 2항에 있어서,
    상기 제 1 금속 산화물은 티타늄 산화물이고, 상기 제 2 금속은 금 또는 백금인 것을 특징으로 하는 플렉서블 소자 제조방법.
  4. 제 1항에 있어서,
    상기 제 1 금속산화물 제거는 습식 식각 공정으로 진행되는 것을 특징으로 하는 플렉서블 소자 제조방법.
  5. 플렉서블 소자 제조방법에 있어서,
    실리콘 기판상의 실리콘 산화물층에 제 1 금속층을 적층하는 단계;
    상기 제 1 금속층상에 소자를 적층하는 단계;
    상기 제 1 금속층을 어닐링하여, 상기 제 1 금속을 제 1 금속 산화물로 산화시키는 단계;
    상기 제 1 금속산화물을 식각하여, 상기 소자과 실리콘 산화물층을 분리하는 단계; 및
    상기 분리된 소자를 별도의 전사층을 이용하여 플렉서블 기판에 전사시키는 단계를 포함하는 플렉서블 소자 제조방법.
  6. 제 5항에 있어서,
    상기 소자는 상기 제 1 금속층과 접하는 제 2 금속층을 포함하며, 상기 제 2 금속층은 상기 제 1 금속층보다 낮은 플렉서블 소자 제조방법.
  7. 제 6항에 있어서,
    상기 제 1 금속층은 티타늄이며, 상기 제 2 금속층은 금 또는 백금인 것을 특징으로 하는 플렉서블 소자 제조방법.
  8. 제 5항에 있어서,
    상기 어닐링은 공기 분위기에서 600 내지 900℃의 온도조건으로 진행되는 것을 특징으로 하는 플렉서블 소자 제조방법.
  9. 제 5항에 있어서,
    상기 제 1 금속산화물 제거는 습식 식각 공정으로 진행되는 것을 특징으로 하는 플렉서블 소자 제조방법.
  10. 제 9항에 있어서,
    상기 습식 식각 공정은 BOE 식각액에 제 1 금속산화물을 접촉시킴으로써 진행하는 것을 특징으로 하는 플렉서블 소자 제조방법.
  11. 제 5항에 있어서,
    상기 전사층은 PDMS를 포함하며, 상기 전사단계는 PDMS층을 상기 소자에 접촉시킨 후, 이를 떼어내는 단계; 및
    상기 PDMS층에 접합된 상기 소자를 전사하고자 하는 플렉서블 기판에 접촉시키는 단계를 포함하는 것을 특징으로 하는 플렉서블 소자 제조방법.
  12. 제 5항에 있어서,
    상기 소자는 이차전지, 압전소자, 태양전지 중 어느 하나인 것을 특징으로 하는 플렉서블 소자 제조방법.
  13. 제 5항 내지 제 12항 중 어느 한 항에 따른 플렉서블 소자 제조방법에 따라 제조된 플렉서블 소자.
  14. 실리콘 기판상의 실리콘 산화물 상에 제 1 금속층을 적층하는 단계;
    상기 제 1 금속층 상에 압전소자층을 적층하는 단계;
    상기 압전소자층을 소결하는 제 1 공정 및 제 1 금속층을 어닐링하여 제 1 금속산화물을 형성하는 제 2 공정을 동시에 진행하는 단계;
    하부의 제 1 금속산화물이 노출되도록 상기 압전소자층을 식각하여 하나 이상의 단위 압전소자를 형성하는 단계;
    상기 제 1 금속산화물을 선택적으로 식각하여 제거하는 단계; 및
    상기 하나 이상의 단위 압전 소자를 전사층에 접촉한 후, 이를 플렉서블 기판에 전사시키는 단계를 포함하는 것을 특징으로 하는 플렉서블 압전소자 제조방법.
  15. 제 14항에 있어서,
    상기 압전소자층은 하부전극층/압전물질층/상부전극층을 포함하는 것을 특징 으로 하는 플렉서블 압전소자 제조방법.
  16. 제 15항에 있어서,
    상기 제 1 금속층과 접하는 하부전극층은 상기 제 1 금속층보다 산화물 상태에서의 깁스 자유에너지가 높은 것을 특징으로 하는 플렉서블 소자 제조방법.
  17. 제 11항에 있어서,
    상기 제 1 금속층은 티타늄을 포함하며, 상기 제 1 금속층과 접하는 하부전극층은 금 또는 백금을 포함하는 것을 특징으로 하는 플렉서블 압전소자 제조방법.
  18. 제 14항에 있어서,
    상기 제 1 공정 및 제 2 공정은 600 내지 900℃에서 동시에 수행되는 것을 특징으로 하는 플렉서블 소자 제조방법.
  19. 제 14항에 있어서,
    상기 제 1 금속산화물의 선택적 식각은 상기 제 1 금속산화물을 BOE 용액에 접촉시킴으로써 수행되는 것을 특징으로 하는 플렉서블 압전소자 제조방법.
  20. 제 15항에 있어서,
    상기 압전물질층은 BTO, PZT, PLZT, Bi4Ti3O12 중 어느 하나를 포함하는 것 을 특징으로 하는 플렉서블 압전소자 제조방법.
  21. 제 14항 내지 제 20항 중 어느 한 항에 따른 플렉서블 압전소자.
  22. 실리콘 기판상의 실리콘 산화물 상에 제 1 금속층을 적층하는 단계;
    상기 제 1 금속층 상에 커패시터 소자층을 적층하는 단계;
    상기 커패시터 소자층을 소결하는 제 1 공정 및 제 1 금속층을 어닐링하여 제 1 금속산화물을 형성하는 제 2 공정을 동시에 진행하는 단계;
    하부의 제 1 금속산화물이 노출되도록 상기 커패시터층을 식각하여 하나 이상의 단위 커패시터 소자를 형성하는 단계;
    상기 제 1 금속산화물을 선택적으로 식각하여 제거하는 단계; 및
    상기 하나 이상의 단위 커패시터 소자를 전사층에 접촉한 후, 이를 플렉서블 기판에 전사시키는 단계를 포함하는 것을 특징으로 하는 플렉서블 커패시터 소자 제조방법.
  23. 제 22항에 있어서,
    상기 커패시터층은 하부전극층/지르코니아, Al2O3, Y2O3, La2O3, HfO2로 이루어진 군으로부터 선택되는 어느 하나를 포함하는 커패시터 물질층/ 상부전극층을 포함하는 것을 특징으로 하는 플렉서블 커패시터 소자 제조방법.
  24. 제 22항에 있어서,
    상기 제 1 금속층은 티타늄을 포함하며, 상기 제 1 금속층과 접하는 하부전극층은 금 또는 백금을 포함하는 것을 특징으로 하는 플렉서블 커패시터 소자 제조방법.
  25. 제 22항에 있어서,
    상기 제 1 공정 및 제 2 공정은 600 내지 900℃에서 동시에 수행되는 것을 특징으로 하는 플렉서블 커패시터 소자 제조방법.
  26. 제 22항에 있어서,
    상기 제 1 금속산화물의 선택적 식각은 상기 제 1 금속산화물을 BOE 용액에 접촉시킴으로써 수행되는 것을 특징으로 하는 플렉서블 커패시터 소자 제조방법.
  27. 제 22항 내지 제 26항 중 어느 한 항에 따른 제조방법에 의하여 제조된 플렉서블 커패시터.
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