KR20110065894A - Method manufactruing of flash memory device - Google Patents
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Abstract
Description
본 발명은 플래시 메모리 소자의 제조방법에 관한 것으로, 특히 SAS(Self-Aligned Source) 저항을 감소시킬 수 있는 플래시 메모리 소자의 제조방법에 관한 것이다.The present invention relates to a method of manufacturing a flash memory device, and more particularly, to a method of manufacturing a flash memory device capable of reducing a SAS (Self-Aligned Source) resistance.
플래시 메모리 소자는 정보를 쓰기, 소거 및 읽기를 할 수 있는 일종의 PROM(Programable ROM)이다. Flash memory devices are a type of programmable ROM (PROM) capable of writing, erasing, and reading information.
플래시 메모리 소자는 셀 어레이 체계에 따라, 비트 라인과 접지 사이에 셀이 병렬로 배치된 NOR형 구조와, 직렬로 배치된 NAND형 구조로 나눌 수 있다. Flash memory devices may be divided into NOR-type structures in which cells are disposed in parallel between bit lines and ground, and NAND-type structures arranged in series, according to a cell array scheme.
NOR형 플래시 메모리 소자는 읽기 동작을 수행할 때 고속 랜덤 액세스가 가능하므로 보통 휴대폰 부팅용으로 널리 사용되고 있다. NAND형 플래시 메모리 소자는 읽기 속도는 느리지만 쓰기 속도가 빨라 보통 데이터 저장용에 적합하고 또한 소형화에 유리하다는 장점을 가지고 있다.NOR flash memory devices are commonly used for booting mobile phones because they allow high-speed random access when performing read operations. NAND-type flash memory devices have a slow read speed but a fast write speed, and are suitable for data storage and small size.
또한, 플래시 메모리 소자는 단위 셀의 구조에 따라, 스택 게이트형과 스플릿트 게이트형으로 나뉠 수 있으며, 전하 저장층의 형태에 따라 플로팅 게이트 소 자 및 SONOS(Silicon-Oxide-Nitride-Oxide-Silicon) 소자로 구분될 수 있다. 이 중에서 플로팅 게이트 소자는 통상 그 주위가 절연체로 둘러 싸여진 다결정 실리콘으로 형성된 플로팅 게이트를 포함하고, 이 플로팅 게이트에 채널 핫 캐리어 주입(Channel Hot Carrier Injection) 또는 F-N 터널링(Fowler-Nordheim Tunneling)에 의해 전하가 주입 또는 방출됨으로써 데이터의 저장 및 소거가 이루어진다.In addition, the flash memory device may be classified into a stack gate type and a split gate type according to the unit cell structure, and the floating gate element and the silicon-oxide-nitride-oxide-silicon (SONOS) depending on the type of the charge storage layer. It can be divided into elements. Among them, the floating gate device typically includes a floating gate formed of polycrystalline silicon surrounded by an insulator, and the floating gate is charged by channel hot carrier injection or FN tunneling by Fowler-Nordheim Tunneling. Is injected or discharged to store and erase data.
이러한 구분과 관계없이 플래시 메모리 소자는 회로의 고 집적도 경쟁력이 높아짐에 따라 셀 사이즈 축소는 필수 불가결하며, 따라서, 미세 회로를 구현하기 위한 노력은 지속되고 있다. Irrespective of this distinction, the reduction of the cell size is indispensable as the flash memory device has a high integration capability of the circuit, and thus efforts to implement the microcircuit continue.
그러기 위한 일환 중 하나로 여러 개의 셀(Cell)이 소스(Source)를 공통으로 공유하는 방식이 널리 사용되고 있고 이를 SAS(Self-Aligned Source)라고 부른다. 일반적인 SAS는 STI(Shallow Trench Isolation)의 골을 따라 가기 때문에 2배 이상의 거리가 소요되어 저항이 굉장히 크게 된다. 이럴 경우 각 셀이 받게 되는 전압은 전압 강하(Voltage drop)에 의해 조금씩 차이를 발생하게 되는데 이는 메모리 소자의 산포를 유발하게 되어 소자의 특성을 저해하는 요소로 작용하는 문제점이 있다. As a part of this, a method in which multiple cells share a source in common is widely used, and this is called a self-aligned source (SAS). A typical SAS will follow the goal of the shallow trench isolation (STI), which will take more than twice the distance, resulting in very high resistance. In this case, the voltage received by each cell is slightly different due to voltage drop, which causes dispersion of the memory device and thus acts as a factor that hinders the characteristics of the device.
따라서, 상기와 같은 문제점을 해결하기 위하여, 본 발명은 SAS(Self-Aligned Source) 저항을 감소시킬 수 있는 플래시 메모리 소자의 제조방법을 제공하는 데 그 목적이 있다.Accordingly, an object of the present invention is to provide a method of manufacturing a flash memory device that can reduce the SAS (Self-Aligned Source) resistance.
본 발명에 따른 플래시 메모리 소자의 제조방법은 액티브 영역과 소자 격리 영역으로 정의된 반도체 기판의 소자 격리 영역에 소자 분리막을 형성하는 단계와; 상기 반도체 기판의 액티브 영역에 일정한 간격을 갖도록 다수개의 터널링 산화막을 개재하여 플로팅 게이트, 게이트 절연막, 콘트롤 게이트를 차례로 형성하는 단계와; 상기 반도체 기판의 전면에 포토레지스트를 도포하고 선택적으로 패터닝하여 공통 소오스 영역을 정의하는 단계와; 상기 패터닝된 포토레지스트를 마스크로 이용하여 상기 공통 소오스 영역의 소자 분리막을 선택적으로 제거하는 단계와; 상기 소자 분리막이 제거된 공통 소오스 영역에 실리콘을 포함한 전도성 물질을 매립하여 공통 전도 라인을 형성하는 단계와; 상기 공통 전도 라인 상에 공통 소오스 불순물 영역을 형성하는 단계를 포함하여 형성함을 특징으로 한다.A method of manufacturing a flash memory device according to the present invention includes the steps of forming an isolation layer in an element isolation region of a semiconductor substrate defined by an active region and an element isolation region; Sequentially forming a floating gate, a gate insulating film, and a control gate through a plurality of tunneling oxide films at regular intervals in the active region of the semiconductor substrate; Applying and selectively patterning photoresist on the entire surface of the semiconductor substrate to define a common source region; Selectively removing the device isolation layer of the common source region using the patterned photoresist as a mask; Embedding a conductive material including silicon in the common source region from which the device isolation layer is removed to form a common conductive line; And forming a common source impurity region on the common conductive line.
이상에서 설명한 바와 같이, 본 발명에 따른 플래시 메모리 소자의 제조방법은 소자분리막을 실리콘 또는 전도성 물질로 매립함으로써 전하 이동 경로를 단축시켜 한 개의 소스 콘택에서 공유하는 각 셀이 느끼는 전압이 저항에 의해 떨어지 는 현상을 급격히 줄일 수 있다. As described above, the method of manufacturing a flash memory device according to the present invention shortens the charge transfer path by filling the device isolation layer with silicon or a conductive material so that the voltage felt by each cell shared by one source contact is reduced by a resistance. Can drastically reduce the phenomenon.
또한, 셀 간 프로그램(Program)/소거(Erase)의 균일성(Uniformity)를 향상시킬 수 있어 소자의 경쟁력을 향상시킬 수 있다. In addition, since the uniformity of the program / erase between cells can be improved, the competitiveness of the device can be improved.
또한, 일반적인 플래시 메모리 소자에서와 같이 텅스텐 등으로 공통 소오스를 채울 필요가 없기 때문에 공정이 단순해지며, 텅스텐 등의 메탈이 게이트 사이에 존재하여 발생할 수 있는 크로스 토크(Cross-talk)를 방지할 수 있다. In addition, the process is simplified because it is not necessary to fill a common source with tungsten or the like as in a general flash memory device, and cross-talk that may occur due to the presence of a metal such as tungsten between gates can be prevented. have.
이하 상기의 목적을 구체적으로 실현할 수 있는 본 발명의 바람직한 실시 예를 첨부한 도면을 참조하여 설명한다. 이때 도면에 도시되고 또 이것에 의해서 설명되는 본 발명의 구성과 작용은 적어도 하나의 실시 예로서 설명되는 것이며, 이것에 의해서 상기한 본 발명의 기술적 사상과 그 핵심 구성 및 작용이 제한되지는않는다.Hereinafter, with reference to the accompanying drawings, preferred embodiments of the present invention that can specifically realize the above object will be described. At this time, the configuration and operation of the present invention shown in the drawings and described by it will be described by at least one embodiment, by which the technical spirit of the present invention and its core configuration and operation is not limited.
그리고 본 발명에서 사용되는 용어는 가능한 한 현재 널리 사용되는 일반적인 용어를 선택하였으나, 특정한 경우는 출원인이 임의로 선정한 용어도 있으며, 이 경우 해당되는 발명의 설명 부분에서 상세히 그 의미를 기재하였으므로, 단순한 용어의 명칭이 아닌 그 용어가 가지는 의미로서 본 발명을 파악하여야 함을 밝혀두고자 한다.In addition, the terminology used in the present invention is a general term that is currently widely used as much as possible, but in certain cases, the term is arbitrarily selected by the applicant. In this case, since the meaning is described in detail in the description of the present invention, It is to be understood that the present invention is to be understood as the meaning of the term rather than the name.
도 1a 내지 도 1d는 본 발명에 따른 플래시 메모리 소자의 제조 공정을 도시한 단면도이다.1A to 1D are cross-sectional views illustrating a manufacturing process of a flash memory device according to the present invention.
여기서, 도 1a 내지 1d에서는 전체 플래시 메모리 소자 중 본 발명과 관련된 영역만을 도시하였다. 이외의 영역은 일반적인 플래시 메모리 소자와 동일한 구성을 가지므로 도시를 생략하기로 한다.1A to 1D show only regions related to the present invention among all flash memory devices. Since the other areas have the same configuration as a general flash memory device, illustration thereof will be omitted.
먼저, 도 1a에 도시된 바와 같이, 반도체 기판(100) 상에 반도체 기판(100) 상부 표면의 결정 결함 억제 또는 표면처리를 위하여 패드 산화막(미도시)을 형성한 후, 패드 산화막(미도시) 상에 패드 질화막(미도시)을 형성하여 패드 산화막 및 패드 질화막이 순차적으로 적층된 하드 마스크막을 형성한다. 이 경우 패드질화막은 실리콘나이트라이드(SiN)로 형성되며, 후술할 공정에서 시행하는 화학 기계적 연마(Chemical Mechanical Polishing: CMP)시 정지막(Stop layer)으로 사용된다. 또한, 패드산화막은 이러한 패드 질화막으로 인한 스트레스를 제거하기 위한 버퍼(Buffer) 역할을 한다. First, as shown in FIG. 1A, a pad oxide film (not shown) is formed on the
이후, 활성영역을 형성하기 위해 포토레지스트막을 도포한 후, 노광 및 현상공정으로 하드마스크막 위에 소자분리막이 형성될 패드 질화막 표면을 노출시키는 개구부들을 갖는 포토레지스트막 패턴(미도시)을 형성한다. Subsequently, after the photoresist film is applied to form the active region, a photoresist film pattern (not shown) having openings exposing the pad nitride film surface on which the device isolation film is to be formed is formed on the hard mask film by an exposure and development process.
그리고, 포토레지스트 패턴을 식각마스크로 이용하여 노출된 영역의 패드 산화막 및 패드 질화막을 선택적으로 제거하여 식각된 패드 산화막 패턴 및 패드 질화막 패턴으로 이루어진 하드마스크막 패턴을 형성한다. 그 다음, 포토레지스트 패턴을 제거하고, 하드 마스크막 패턴을 식각마스크로 이용하여 반도체 기판(100)의 노출 표면을 일정 깊이로 식각하여 트렌치를 형성한다. The pad oxide layer and the pad nitride layer of the exposed region are selectively removed using the photoresist pattern as an etching mask to form a hard mask layer pattern including the etched pad oxide layer pattern and the pad nitride layer pattern. Next, the photoresist pattern is removed, and the exposed surface of the
다음으로, 트랜치가 매립되도록 반도체 기판(100) 전면에 매립 절연막을 형성한다. 매립 절연막은 HDP-USG(High Density Plasma-Undoped Silicate Glass)막으 로 형성할 수 있다.Next, a buried insulating film is formed on the entire surface of the
이후, 매립 절연막에 CMP를 이용한 평탄화 공정을 수행하여 소자분리막(120)을 형성한 후, 질화막 패턴 상에 남아있을 수 있는 매립 절연막을 제거한다. 이어서, 세정공정을 통해 패드 산화막 패턴, 질화막 패턴을 제거한다. 이와 같은 소자분리막(120)에 의해 활성영역이 한정된다. Thereafter, a planarization process using CMP is performed on the buried insulating film to form the
다음으로, 소자분리막(120) 영역으로 정의된 반도체 기판(100)의 활성영역 상에 터널 산화막(140)을 형성한 후, 터널 산화막(140) 상에 플로팅 게이트(160), 게이트 절연막(180), 콘트롤 게이트(200)을 차례로 형성한다. Next, after the
여기서, 플로팅 게이트(160)와 콘트롤 게이트(200)를 형성하는 방법은 다음과 같다. Here, the method of forming the
먼저, 터널 산화막(140) 상에 플로팅 게이트용 제 1 다결정 실리콘막을 형성한다. 이어, 제 1 다결정 실리콘막을 열산화시켜 제 1 산화막을 형성한 후, 제 1 산화막 상에 열공정으로 실리콘 질화막을 형성하고, 그 위에 다시 열공정으로 제 2 산화막을 형성한 다음, 어닐링하는 과정을 통해 제 1 다결정 실리콘막 상에 산화막/질화막/산화막(Oxide/Nitride/Oxide:ONO, 이하 ONO)구조의 게이트 절연막(180)을 형성한다. 이어서, 게이트 절연막(180) 상에 콘트롤 게이트용 제 2 다결정 실리콘막을 형성한다. First, a first polycrystalline silicon film for floating gate is formed on the
이후, 포토 및 식각 공정을 통해 제 2 다결정 실리콘막, 게이트 절연막(180), 제 1 다결정 실리콘막을 선택적으로 식각하여 콘트롤 게이트(200) 및 플로팅 게이트(160)을 형성한다. Thereafter, the
이어서, 도 1b에 도시된 바와 같이, 플로팅 게이트(160) 및 콘트롤 게이트(200)를 포함한 반도체 기판(100)의 전면에 포토레지스트를 도포한 후, 노광 및 현상 공정으로 도포된 포토레지스트를 패터닝하여 소오스 영역을 정의하는 포토레지스트 패턴(220)을 형성한다. Subsequently, as shown in FIG. 1B, after the photoresist is coated on the entire surface of the
그리고나서, 포토레지스트 패턴(220)을 마스크로 이용하여 터널 산화막(140) 및 소자분리막(120)을 선택적으로 플라즈마 식각하여 소오스 영역을 노출시킨다. 여기서, 소오스 영역을 노출시키기 위한 플라즈마 식각은 플로팅 게이트(160) 하부의 터널 산화막(140) 및 소자 분리막(120)을 제거하는 공정이다. The
이후, 도 1c에 도시된 바와 같이, 포토레지스트 패턴(220)을 마스크로 이용하여 노출된 소오스 영역을 코팅(Coating) 방식으로 실리콘을 포함한 전도성(conducting) 물질로 채워 공통 전도 라인(240)을 형성한다. Then, as illustrated in FIG. 1C, the
다음으로, 도 1d에 도시된 바와 같이, 포토레지스트 패턴(220)을 마스크로 인(phosphorous) 또는 비소(Arsenic) 등의 5족 원소로 이온 주입 공정을 수행하여 노출된 공통 전도 라인(240) 상에 전도성을 띄는 공통 소오스 불순물 영역(260)을 형성한다. 이후, 포토레지스트 패턴(220)을 스트립 공정을 통해 제거한다. Next, as shown in FIG. 1D, an ion implantation process is performed on the common
따라서, 일반적인 플래시 메모리 소자에서의 전하 이동 경로 및 본 발명에 따른 플래시 메모리 소자에서의 전하 이동 경로를 도식화하여 비교한 도 2에 도시된 바와 같이, 소자분리막을 실리콘 또는 전도성 물질로 매립함으로써 전류가 흐르는 길 즉, 전하 이동 경로를 단축시켜 한 개의 소스 콘택에서 공유하는 각 셀이 느끼는 전압이 저항에 의해 떨어지는 현상을 급격히 줄일 수 있다. 이는 셀 간 프로 그램(Program)/소거(Erase)의 균일성(Uniformity)를 향상시킬 수 있어 소자의 경쟁력을 향상시킬 수 있다. Therefore, as shown in FIG. 2 comparing the charge transfer path in the general flash memory device and the charge transfer path in the flash memory device according to the present invention, the current flows by filling the device isolation film with silicon or a conductive material. By shortening the path, that is, the charge transfer path, the voltage sensed by each cell shared by one source contact can be drastically reduced. This can improve the uniformity of the program / erase between cells, thereby improving the competitiveness of the device.
또한, 일반적인 플래시 메모리 소자에서와 같이 텅스텐 등으로 공통 소오스를 채울 필요가 없기 때문에 공정이 단순해지며, 텅스텐 등의 메탈이 게이트 사이에 존재하여 발생할 수 있는 크로스 토크(Cross-talk)를 방지할 수 있다. In addition, the process is simplified because it is not necessary to fill a common source with tungsten or the like as in a general flash memory device, and cross-talk that may occur due to the presence of a metal such as tungsten between gates can be prevented. have.
이후, 도시되진 않았지만, 공지된 후속공정을 실시하여 플래시 메모리 소자를 완성한다. Then, although not shown, a known subsequent process is performed to complete the flash memory device.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여 져야만 할 것이다.Those skilled in the art will appreciate that various changes and modifications can be made without departing from the technical spirit of the present invention. Therefore, the technical scope of the present invention should not be limited to the contents described in the detailed description of the specification but should be defined by the claims.
도 1a 내지 도 1d는 본 발명에 따른 플래시 메모리 소자의 제조 공정을 도시한 단면도.1A to 1D are cross-sectional views illustrating a manufacturing process of a flash memory device according to the present invention.
도 2는 일반적인 플래시 메모리 소자에서의 전하 이동 경로 및 본 발명에 따른 플래시 메모리 소자에서의 전하 이동 경로를 도식화하여 비교한 도면.2 is a schematic diagram comparing and comparing charge transfer paths in a general flash memory device and a flash memory device according to the present invention.
Claims (4)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020090122581A KR20110065894A (en) | 2009-12-10 | 2009-12-10 | Method manufactruing of flash memory device |
Applications Claiming Priority (1)
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| KR1020090122581A KR20110065894A (en) | 2009-12-10 | 2009-12-10 | Method manufactruing of flash memory device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20110065894A true KR20110065894A (en) | 2011-06-16 |
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ID=44398926
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|---|---|---|---|
| KR1020090122581A KR20110065894A (en) | 2009-12-10 | 2009-12-10 | Method manufactruing of flash memory device |
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| Country | Link |
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| KR (1) | KR20110065894A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9257563B2 (en) | 2012-09-21 | 2016-02-09 | Samsung Display Co., Ltd. | Thin film transistor array panel and method of manufacturing the same |
-
2009
- 2009-12-10 KR KR1020090122581A patent/KR20110065894A/en not_active Application Discontinuation
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| US9257563B2 (en) | 2012-09-21 | 2016-02-09 | Samsung Display Co., Ltd. | Thin film transistor array panel and method of manufacturing the same |
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