KR20110064284A - 박막트랜지스터 제조방법 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 101
- 239000010409 thin film Substances 0.000 title claims abstract description 85
- 239000010408 film Substances 0.000 claims abstract description 120
- 239000000758 substrate Substances 0.000 claims abstract description 73
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 42
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 40
- 239000010703 silicon Substances 0.000 claims abstract description 40
- 238000004519 manufacturing process Methods 0.000 claims abstract description 24
- 238000004544 sputter deposition Methods 0.000 claims abstract description 24
- 238000009792 diffusion process Methods 0.000 claims abstract description 17
- 239000010410 layer Substances 0.000 claims description 83
- 239000007789 gas Substances 0.000 claims description 44
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 32
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 32
- 239000004065 semiconductor Substances 0.000 claims description 13
- 238000002161 passivation Methods 0.000 claims description 10
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 8
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 8
- 238000010438 heat treatment Methods 0.000 claims description 5
- 239000011229 interlayer Substances 0.000 claims description 4
- 238000000151 deposition Methods 0.000 abstract description 24
- 230000008021 deposition Effects 0.000 abstract description 19
- 238000006243 chemical reaction Methods 0.000 abstract description 9
- 238000002347 injection Methods 0.000 abstract description 7
- 239000007924 injection Substances 0.000 abstract description 7
- 150000004767 nitrides Chemical class 0.000 abstract description 6
- 238000011109 contamination Methods 0.000 abstract description 3
- 239000007921 spray Substances 0.000 abstract 1
- XKRFYHLGVUSROY-UHFFFAOYSA-N Argon Chemical compound [Ar] XKRFYHLGVUSROY-UHFFFAOYSA-N 0.000 description 21
- 229920002120 photoresistant polymer Polymers 0.000 description 21
- 238000005229 chemical vapour deposition Methods 0.000 description 15
- 229910052751 metal Inorganic materials 0.000 description 15
- 239000002184 metal Substances 0.000 description 15
- 229910052786 argon Inorganic materials 0.000 description 13
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 12
- 239000004973 liquid crystal related substance Substances 0.000 description 7
- 229910021417 amorphous silicon Inorganic materials 0.000 description 6
- 229910004205 SiNX Inorganic materials 0.000 description 5
- -1 argon ions Chemical class 0.000 description 5
- 150000002500 ions Chemical class 0.000 description 5
- 239000013077 target material Substances 0.000 description 5
- 239000012535 impurity Substances 0.000 description 4
- 239000011159 matrix material Substances 0.000 description 4
- 229910052757 nitrogen Inorganic materials 0.000 description 4
- 150000001875 compounds Chemical class 0.000 description 3
- 229910001873 dinitrogen Inorganic materials 0.000 description 3
- 238000005530 etching Methods 0.000 description 3
- 239000000463 material Substances 0.000 description 3
- 238000005516 engineering process Methods 0.000 description 2
- 230000001678 irradiating effect Effects 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 239000012044 organic layer Substances 0.000 description 2
- 239000002245 particle Substances 0.000 description 2
- 238000009832 plasma treatment Methods 0.000 description 2
- 150000005837 radical ions Chemical class 0.000 description 2
- 239000012780 transparent material Substances 0.000 description 2
- 229910000838 Al alloy Inorganic materials 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000007613 environmental effect Effects 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- AMGQUBHHOARCQH-UHFFFAOYSA-N indium;oxotin Chemical compound [In].[Sn]=O AMGQUBHHOARCQH-UHFFFAOYSA-N 0.000 description 1
- 239000011261 inert gas Substances 0.000 description 1
- 239000007769 metal material Substances 0.000 description 1
- 230000006911 nucleation Effects 0.000 description 1
- 238000010899 nucleation Methods 0.000 description 1
- 238000005289 physical deposition Methods 0.000 description 1
- 238000005240 physical vapour deposition Methods 0.000 description 1
- 239000000376 reactant Substances 0.000 description 1
- 238000005215 recombination Methods 0.000 description 1
- 230000006798 recombination Effects 0.000 description 1
- 239000000243 solution Substances 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02107—Forming insulating materials on a substrate
- H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
- H01L21/02227—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process
- H01L21/0223—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate
- H01L21/02233—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate of the semiconductor substrate or a semiconductor layer
- H01L21/02236—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate of the semiconductor substrate or a semiconductor layer group IV semiconductor
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02107—Forming insulating materials on a substrate
- H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
- H01L21/02227—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process
- H01L21/02247—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by nitridation, e.g. nitridation of the substrate
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
- H01L29/78636—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device with supplementary region or layer for improving the flatness of the device
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- Engineering & Computer Science (AREA)
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- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
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Abstract
본 발명에 따른 박막트랜지스터 제조방법에 관한 것으로서, 본 발명에 따른 박막트랜지스터 제조방법은 기판상에 게이트전극을 형성하는 단계; 상기 게이트전극을 포함한 기판 전체에 게이트절연막을 형성하는 단계; 상기 게이트전극을 포함한 게이트절연막 상에 반도체층과 오믹콘택층으로 구성된 액티브층을 형성하는 단계; 상기 액티브층을 포함한 게이트절연막 상에 채널영역의 반도체층 표면이 노출되도록 이격된 소스전극과 드레인전극을 형성하는 단계; 상기 소스전극과 드레인전극을 포함한 기판 전체에 스퍼터링 방식에 의해 실리콘 박막을 형성하는 단계; 상기 기판 전체를 핫플레이트 상에서 열처리하는 단계; 상기 열처리된 기판을 CVD용 공정챔버 내로 이동시킨 상태에서 공정가스를 주입하여 플라즈마를 발생시키는 단계; 상기 플라즈마에 의해 상기 공정가스를 플라즈마 처리하여 상기 기판 표면에 형성된 실리콘박막에 확산시켜 실리콘박막을 절연막으로 변화시키는 단계;를 포함하여 구성되는 것을 특징으로 한다.
절연막, 실리콘박막, 플라즈마, 스퍼터링방법, CVD방법, 실리콘타겟
Description
본 발명은 박막트랜지스터 제조방법에 관한 것으로서, 보다 상세하게는 박막트랜지스터 제조시에 질화막(nitride layer) 또는 산화막(oxide layer)을 기존의 반응성(reative) 방식과는 다른 확산(diffusion) 방식으로 형성함으로써 박막트랜지스터를 좀더 안정적인 환경에서 층의 스트레스, 증착 환경 오염을 감소시킬 수 있는 박막트랜지스터 제조방법에 관한 것이다.
일반적으로, 박막트랜지스터는 TFT-LCD(Thin Film Transistor - Liquid Crystal Display)와 반도체장치의 스위칭 소자로 널리 사용된다.
박막트랜지스터가 사용되는 이들 분야중에서, 표시소자들, 특히 액정표시소자(Liquid Crystal Display Device)와 같은 평판표시장치(Flat Panel Display) 에서는 각각의 화소에 박막트랜지스터와 같은 능동소자가 구비되어 표시소자를 구동하는데, 이러한 방식의 표시소자의 구동방식을 흔히 액티브 매트릭스(Active Matrix) 구동방식이라 한다. 이러한 액티브 매트릭스 방식에서는 상기한 능동소자가 매트릭스 형식으로 배열된 각각의 화소에 배치되어 해당화소를 구동하게 된다.
일반적인 액정표시소자는 능동소자로서 박막트랜지스터(Thin Film Transistor)를 사용하는 TFT LCD이다.
여기서, 상기 TFT LCD는, 도면에는 도시하지 않았지만, 종횡으로 N×M 개의 화소가 배치된 TFT LCD의 각 화소에는 외부의 구동회로로부터 주사신호가 인가되는 게이트라인(미도시)과 화상신호가 인가되는 데이터라인(미도시)의 교차영역에 형성된 TFT(미도시)를 포함하고 있다.
상기 TFT(미도시)는, 도면에는 도시하지 않았지만, 상기 게이트라인과 연결된 게이트전극(미도시)과, 상기 게이트전극과 기판(미도시) 상에 형성된 게이트절연막(미도시)과 상기 게이트절연막 상에 형성되어 게이트전극에 주사신호가 인가됨에 따라 활성화되는 반도체층(미도시)과, 상기 반도체층 위에 형성된 소스전극 (미도시) 및 드레인전극(미도시)으로 구성되며, 상기 소스전극과 드레인전극을 포함한 기판 상에 보호층(passivation layer; 미도시)이 형성되며, 상기 보호층 상의 화소의 표시영역에는 상기 드레인전극과 연결되어 반도체층의 활성화됨에 따라 상기 소스전극 및 드레인전극을 통해 화상신호가 인가되어 액정층(미도시)을 동작시키는 화소전극(미도시)이 형성되어 있다.
이와 같은 구성으로 이루어지는 기존의 박막트랜지스터를 제조함에 있어, 박막트랜지스터를 구성하는 절연막으로는 실리콘산화막 또는 실리콘질화막이 사용된다.
이러한 박막트랜지스터에 적용되는 실리콘질화막 또는 실리콘산화막을 형성하는 방법에 대해 도 1a 내지 1e를 참조하여 설명하면 다음과 같다. 여기서는 실리콘질화막으로 구성되는 절연막을 형성하는 방법을 중심으로 설명하기로 한다.
도 1a 내지 도 1e는 종래기술에 따른 박막트랜지스터를 구성하는 절연막으로 사용되는 실리콘질화막을 형성하는 공정을 설명하기 위한 공정 단면도 이다.
도 1a를 참조하면, 먼저 기판(11)을 화학기상증착(CVD; Chemical Vapor Deposition)용 공정챔버(미도시) 내에 장착한 상태에서 기판(11)을 일정 온도, 예를 들어 300℃ 온도로 가열시키고, 가스주입관(미도시)을 통해 공정가스, 예를 들어 SiH4, N2 를 공정챔버(미도시) 내부로 동시에 주입한다.
그다음, 플라즈마 상부전극(13a)에 RF 파워(RF power)를 인가하면, 접지 (Ground)되어 있는 플라즈마 하부전극(13b) 사이에 플라즈마(15)가 발생한다.
이어서, 도 1b를 참조하면, 상기 주입된 공정가스가 상기 플라즈마(15)에 의하여 주입된 공정가스인 기체 화합물 SiH4 및 N2 가 분해된다.
그다음, 도 1c를 참조하면, 분해된 공정가스 이온들과 라디칼 이온 (radical ion)들이 상호 반응하기 시작한다.
이어서, 도 1d 및 1e를 참조하면, 공정가스 이온들과 라디칼 이온들의 재결합으로 생긴 원자들이 상호 작용으로 핵 생성 후 기판(11) 표면에 실리콘질화막 (SiN2)(17)을 형성한다. 이때, 상기 실리콘질화막(17)은 박막트랜지스터를 구성하는 절연막으로 사용한다.
이와 같이, 기존의 박막트랜지스터를 구성하는 절연막을 CVD 방법으로 증착하는 경우, 기존의 CVD방식은 화학반응에 의한 증착인 관계로 이미 질화막 또는 산화막 증착시에 온도 상승과 함께 플라즈마 반응이 동시에 일어나, 증착하려는 막의 하부막에 데미지(damage)를 주면서 증착이 될 우려가 있다. 이로 인해, 기판이 스트레스(stress)를 받게 되는 문제점이 있다.
또한, 기판온도가 기존 CVD의 경우 약 300℃ 온도에서 진행되는데, 기판이 받는 스트레스가 고온으로 갈수록 휨이 증가되는 경향이 있기 때문에 기판 변형이 발생할 수 있고, 그로 인해 기판상의 증착 시간에 제약이 따른다.
한편, 종래기술의 다른 실시예로서, 도면에는 도시하지 않았지만, 스퍼터링 (sputtering) 방법을 이용하여 박막트랜지스터의 절연막을 형성하는 경우에, 먼저 공정챔버(미도시) 내에 실리콘(Si) 타겟을 장착한 후 공정챔버 내로 질소가스 (N2)와 불활성 가스인 아르곤 가스를 주입한다.
이어서, 스퍼터링에 의한 반응성(reactive) 방식을 통해 아르곤(Ar+) 이온과 실리콘(Si) 타겟의 충돌에 의해 실리콘 분자와 질소 가스가 반응하여 상호 결합한다.
이렇게 실리콘 분자와 질소 가스가 결합되어져 SiNx로 구성된 실리콘질화막이 기판 표면에 형성된다.
그러나, 종래기술에 따른 스퍼터링 방법을 이용한 박막트랜지스터의 절연막을 형성하는 경우에, 스퍼터링방법을 이용한 증착시에 이온(ion) 반응 증착에 의한 증착율이 저하된다. 특히, 히스테리시스 (hysteresis) 에 의한 증착율 증가의 한계(즉, 질소(N2) 가스량에 의존하여 반응이 결정됨)가 따른다.
또한, 스퍼터링 방법을 이용한 증착시에 이물 발생이 증가한다. 특히, 타겟 에 고착된 반응물이 기판 표면에 착하로 인해 이물 발생이 증가한다.
그리고, 하부층인 유기막 (예를 들어, 포토레지스트 등)의 이온 데미지(ion damage) 발생 가능성으로 인해 공정 진행상의 제약이 뒤따른다.
이에 본 발명은 상기 종래기술의 제반 문제점을 해결하기 위하여 안출한 것으로서, 본 발명의 목적은 박막트랜지스터 제조시에 사용되는 절연막으로 질화막 (nitride layer) 또는 산화막(oxide layer)을 기존의 반응성(reative) 방식과는 다른 확산(diffusion) 방식으로 형성함으로써 박막트랜지스터를 좀더 안정적인 환경에서 층의 스트레스(stress), 증착 환경 오염을 감소시킬 수 있는 박막트랜지스터 제조방법을 제공함에 있다.
상기 목적을 달성하기 위한 본 발명에 따른 박막트랜지스터 제조방법은, 기판 상에 스퍼터링용 공정챔버 내에서 스퍼터링 방식에 의해 실리콘 박막을 형성하는 단계; 상기 기판을 핫플레이트 상에서 열처리하는 단계; 상기 열처리된 기판을 CVD용 공정챔버 내로 이동시킨 상태에서 공정가스를 주입하여 플라즈마를 발생시키는 단계; 상기 플라즈마에 의해 상기 공정가스를 플라즈마 처리하여 상기 기판 표면에 형성된 실리콘박막에 확산시켜 실리콘박막을 절연막으로 변화시키는 단계를 포함하여 구성되는 것을 특징으로 한다.
상기 목적을 달성하기 위한 박막트랜지스터 제조방법은 기판 상에 게이트전극을 형성하는 단계; 상기 게이트전극을 포함한 기판 전체에 게이트절연막을 형성하는 단계; 상기 게이트전극을 포함한 게이트절연막 상에 반도체층과 오믹콘택층으로 구성된 액티브층을 형성하는 단계; 상기 액티브층을 포함한 게이트절연막 상에 채널영역의 반도체층 표면이 노출되도록 이격된 소스전극과 드레인전극을 형성하는 단계; 상기 소스전극과 드레인전극을 포함한 기판 전체에 스퍼터링 방식에 의해 실리콘 박막을 형성하는 단계; 상기 기판 전체를 핫플레이트 상에서 열처리하는 단계; 상기 열처리된 기판을 CVD용 공정챔버 내로 이동시킨 상태에서 공정가스를 주입하여 플라즈마를 발생시키는 단계; 상기 플라즈마에 의해 상기 공정가스를 플라즈마 처리하여 상기 기판 표면에 형성된 실리콘박막에 확산시켜 실리콘박막을 절연막으로 변화시키는 단계;를 포함하여 구성되는 것을 특징으로 한다.
본 발명에 따른 확산방식을 이용한 박막트랜지스터 제조방법에 의하면 다음과 같은 효과가 있다.
본 발명에 따른 박막트랜지스터 제조방법은, 박막트랜지스터 제조시에 절연막으로 사용되는 질화막(nitride layer) 또는 산화막 (oxide layer)을 기존의 반응성(reative) 방식과는 다른 확산(diffusion) 방식으로 형성함으로써 박막트랜지스터를 좀더 안정적인 환경에서 층의 스트레스(stress) 및 증착 환경 오염을 감소시킬 수 있다.
또한, 본 발명에 따른 박막트랜지스터 제조방법은, 플라즈마 처리와 함께 확산(diffusion) 방식으로 절연막으로 사용되는 실리콘질화막 (SiNx)을 쉽게 형성할 수 있으므로 실리콘질화막 형성시의 반응 이물이 형성되는 것을 감소시킬 수 있다.
그리고, 본 발명에 따른 박막트랜지스터 제조방법은, 기존 기술에 대비하여 반응 에너지에 의한 추가 온도 영향이 감소되므로 기판 스트레스가 감소되며, 하부 유기막의 데미지 발생이 억제된다.
이하, 본 발명의 바람직한 실시예에 따른 박막트랜지스터 제조방법에 대해 첨부된 도면을 참조하여 상세히 설명한다.
도 2a 내지 도 2e는 본 발명에 따른 박막트랜지스터의 절연막 형성방법을 설명하기 위한 공정 단면도이다.
여기서, 박막트랜지스터의 절연막은, TFT-LCD(thin film transistor liquid crystal display)와 반도체장치 등에 적용가능하며, 여기서는 TFT-LCD에 적용되는 경우를 예로 들어 설명하기로 한다. 특히, 본 발명에서의 확산 방식을 이용하여 형성하는 절연막은 게이트절연막, 패시베이션막, 이 패시베이션막 이외에 게이트 절연막, 층간절연막 또는 금속층 상부에 이중막을 형성하여 미세전극 형성시에 사용가능하며, 반사율을 감소시키기 위해 반사층 위에 형성하는 얇은 절연막의 경우로도 사용가능하다.
본 발명의 일 실시예에 따른 박막트랜지스터의 절연막을 형성하는 방법은, 도 2a에 도시된 바와 같이, 고진공 상태의 스퍼터링 증착용 공정챔버(미도시)내에서 스퍼터링 방법에 의해 실리콘(Si) 타겟이 아르곤 이온(Ar+)의 충격으로 인해 실리콘 원자들이 플레이트(110)로 부터 방출되어 기판(101) 표면에 실리콘박막(103)이 증착된다. 이때, 상기 타겟 물질로는 Si 이외의 다른 금속물질도 사용가능하다.
이때, 상기 스퍼터링 공정은, 도 2a에 도시된 바와 같이, 먼저 플라즈마를 생성하기 위해 아르곤(Ar)가스 분위기에서 캐소드 쉴드를 사용한다. 타겟물질 (Si, 113)과 기판(101)은 고전압 전원(115)에 연결된 반대편의 평행판(미도시) 위에 놓여지게 된다.
먼저 공정챔버(미도시)를 진공으로 만든 다음 낮은 압력의 스퍼터링 기체, 보통 아르곤(Ar)을 공정챔버 내로 흘려주게 된다.
이어서, 전극(미도시)에 전압을 가해 주게 되면 어떤 특정한 에너지를 갖는 하전된 기체 입자, 즉 아르곤기체 (Ar+)를 이온화하게 되고 플레이트(110)와 기판 (101) 간에 플라즈마가 발생한다. 이때, 소스 물질(Si)로 덮여 있는 플레이트 (110)는 기판(101)에 비해 음전위로 유지되므로 아르곤 이온은 타겟 물질(113)이 덮여 있는 플레이트(110)로 가속되게 되는데, 아르곤 이온의 충격으로 소스원자 (Si)와 분자들은 플레이트(110)로 부터 방출되어 기판(101)으로 날아가 증착된다.
그 다음, 도 2b에 도시된 바와 같이, 고진공의 스퍼터링 방법에 의해 실리콘박막(103)을 증착한 후 기판(101)을 공정챔버(미도시) 내에서 꺼낸 다음 핫플레이트(120) 상에 기판(101)을 안착시키고, 이어 약 200 ∼ 700 ℃ 온도하에서 열처리를 진행하여 박막의 응력을 감소시킨다.
이어서, 도 2c에 도시된 바와 같이, 상기 기판(101)을 화학기상증착(CVD; Chemical Vapor Deposition method)용 공정챔버(미도시) 내부로 이동시킨 상태에서 상기 기판(101)을 일정 온도, 예를 들어 약 300℃ 온도로 가열하여 유지시키고, 가스주입관(120)을 통해 공정가스, 예를 들어 N2, NH3 또는 O2 , CO2 중에서 어느 하나를 선택하여 가스 분사노즐부(123)를 통해 공정챔버(미도시) 내부로 주입한다. 이 때, 상기 공정가스 N2, NH3 는 실리콘질화막 증착시에 사용되며, O2 , CO2 는 실리콘산화막 증착시에 사용한다. 여기서는 실리콘질화막 증착시에 사용되는 공정가스 N2, NH3 에 대해 설명하기로 한다.
그다음, 플라즈마 상부전극(미도시)에 RF 파워(RF power)를 인가하면, 접지 (Ground)되어 있는 플라즈마 하부전극(미도시) 사이에 플라즈마(125)가 발생한다.
이어서, 도 2d에 도시된 바와 같이, 상기 플라즈마(125)에 의해 상기 공정가스 N2 (또는, NH3)가 플라즈마 처리되어져 기판(101) 표면에 증착된 실리콘박막(103)과의 확산(diffusion)이 일어난다. 이때, 상기 실리콘박막(103)의 격자 사이에 N2 (또는, NH3) 분자들이 침투한다.
그다음, 도 2e에 도시된 바와 같이, 상기 실리콘박막(103)의 실리콘(Si) 원자와 질소(N) 원자의 결합으로 인해 상기 기판(101) 표면에 증착된 실리콘박막 (103)은 실리콘과 질소 화합물로 구성된 실리콘질화막(SiNx; 103a)으로 변화된다.
상기와 같은 공정을 통해 형성되는 실리콘질화막을 적용한 본 발명에 따른 박막트랜지스터 제조방법에 대해 도 3a 내지 도 3g를 참조하여 설명하면 다음과 같다. 여기서는 패시베이션막으로 사용되는 절연막을 확산방식을 통해 형성하는 방법에 대해 설명하였지만, 이 패시베이션막 이외에 게이트절연막, 층간절연막 또는 금속층 상부에 이중막을 형성하여 미세전극 형성시에 사용가능하며, 반사율을 감소시키기 위해 반사층 위에 형성하는 얇은 절연막의 경우로도 사용가능하다.
도 3a 내지 도 3g는 본 발명에 따른 박막트랜지스터의 절연막 형성방법을 설명하기 위한 공정 단면도이다.
도면에는 도시하지 않았지만, 유리와 같은 투명물질로 이루어진 기판(201) 상에 물리적인 증착 방식인 스퍼터링(sputtering) 방식을 통해 Al, Al합금 또는 Cu와 같은 금속을 적층하여 금속층(미도시)을 증착하고, 상기 금속층(미도시) 상부에 감광성의 포토레지스트층 (photoresist; 미도시)을 형성한다.
이어서, 상기 포토레지스트층을 일정한 온도에서 베이킹(baking)을 실시한다.
그 다음, 상기 포토레지스트층(미도시) 상에 마스크(미도시)를 위치시킨 상태에서 자외선(Ultraviolet light)과 같은 광을 조사하고 현상액을 작용하면, 금속층 (미도시) 위에는 포토레지스트패턴(미도시)이 형성된다. 이때, 상기 포토레지스트는 포지티브(positive) 포토레지스트로서, 자외선이 조사되는 영역이 현상액에 의해 제거된다.
이어서, 상기 포토레지스트패턴(미도시)으로 상기 금속층의 일부를 블로킹한 상태에서 상기 금속층에 식각액을 이용하여 선택적으로 식각하면, 도 3a에 도시된 바와 같이, 상기 기판(101) 상에 게이트전극(203)이 형성된다.
그다음, 상기 잔류하는 포토레지스트패턴(미도시)을 제거하고, 도 3b에 도시된 바와 같이, 상기 게이트전극(203)을 포함한 기판 (201) 전체에 걸쳐 CVD방법 (Chemical Vapor Deposition method)에 의해 게이트절연층(205)을 형성한다. 이때, 상기 게이트절연층(205)은 후술하겠지만, 확산방식을 이용한 실리콘질화막(213a)을 형성하는 공정과 동일한 방법으로 형성가능하다.
이어서, 도 3c에 도시된 바와 같이, 상기 게이트절연층(205) 상에 비정질실리콘으로 구성된 반도체층(207)과 불순물이 도핑된 비정질실리콘으로 구성된 오믹콘택층(209)을 차례로 적층한다. 이때, 상기 비정질실리콘으로 구성된 반도체층 (207)과 불순물이 도핑된 비정질실리콘으로 구성된 오믹콘택층(209)은 액티브층으로 사용된다.
그다음, 도면에는 도시하지 않았지만, 상기 오믹콘택층(209) 상에 포토레지스트층(미도시)을 적층한 후, 일정한 온도에서 베이킹을 실시한다.
이어서, 상기 포토레지스트층 위에 마스크(미도시)를 위치시킨 후 자외선을 조사하고 현상액을 작용하면, 상기 오믹콘택층(209) 상에 포토레지스트패턴(미도시)이 형성된다.
그 다음, 상기 포토레지스트패턴(미도시)으로 상기 오믹콘택층(209)의 일부를 블로킹한 상태에서 식각액을 이용하여 선택적으로 식각하면, 도 3d에 도시된 바와 같이, 상기 오믹콘택층(209)과 그 아래의 반도체층(207) 일부가 선택적으로 식각되어져 액티브층(210)이 형성된다.
이어서, 상기 포토레지스트패턴(미도시)을 제거하고, 상기 액티브층(210)을 포함한 기판(201) 전체에 걸쳐 금속을 적층하여 금속층(미도시)을 형성한 후 그 위에 포토레지스트층(미도시)을 도포한다.
그 다음, 상기 포토레지스트층(미도시)을 일정한 온도에서 베이킹을 실시한다.
이어서, 포토레지스트층 위에 마스크를 위치시킨 후 자외선을 조사하고 현상액을 작용하면, 상기 금속층(미도시) 위에 포토레지스트패턴(미도시)이 형성된다.
그 다음, 상기 포토레지스트패턴으로 상기 금속층의 일부를 블로킹한 상태에서 식각액을 이용하여 상기 금속층을 선택적으로 식각하면, 도 3e에 도시된 바와 같이, 채널영역만큼 서로 이격된 소스전극(211a)과 드레인전극(211b)이 각각 형성된다. 이때, 상기 채널영역에 위치하는 불순물이 도핑된 비정질실리콘으로 구성된 오믹콘택층(209) 부분도 식각된다. 여기서, 상기 금속층 식각시에는 습식 식각공정이 적용되며, 상기 채널영역에 위치하는 불순물이 도핑된 비정질실리콘으로 구성된 오믹콘택층(209) 식각시에는 건식식각공정이 적용된다.
이어서, 도 3f에 도시된 바와 같이, 상기 잔류하는 포토레지스트패턴(미도시)을 제거하고, 기판(201) 전체에 걸쳐 박막트랜지스터의 절연막을 사용하기 위해 실리콘박막(213)을 증착한다.
이때, 상기 실리콘 박막(213)은, 도면에는 도시하지 않았지만, 먼저 고진공 상태의 스퍼터링 증착용 공정챔버(미도시)내에서 물리적 증착 방식인 스퍼터링 방법에 의해 실리콘(Si) 타겟이 아르곤 이온(Ar+)의 충격으로 인해 실리콘 원자들이 플레이트(미도시)로 부터 방출되어 기판(201) 전체 표면에 실리콘박막(213)이 증착된다.
상기 스퍼터링 공정은, 먼저 플라즈마를 생성하기 위해 아르곤(Ar)가스 분위기에서 캐소드 쉴드를 사용한다. 타겟물질 (Si)과 기판(201)은 고전압 전원(미도시)에 연결된 반대편의 평행판(미도시) 위에 놓여지게 된다.
먼저 공정챔버(미도시)를 진공으로 만든 다음 낮은 압력의 스퍼터링 기체, 보통 아르곤(Ar)을 공정챔버 내로 흘려주게 된다.
이어서, 전극(미도시)에 전압을 가해 주게 되면 어떤 특정한 에너지를 갖는 하전된 기체 입자, 즉 아르곤기체 (Ar+)를 이온화하게 되고 플레이트(미도시)와 기판 (201) 간에 플라즈마가 발생한다. 이때, 소스 물질(Si)로 덮여 있는 플레이트 (미도시)는 기판(201)에 비해 음전위로 유지되므로 아르곤 이온은 타겟 물질(미도시)이 덮여 있는 플레이트로 가속되게 되는데, 아르곤 이온의 충격으로 소스원자 (Si)와 분자들은 플레이트로 부터 방출되어 기판(201)으로 날아가 증착된다.
그다음, 고진공의 스퍼터링 방법에 의해 실리콘박막(213)을 증착한 후 기판(201)을 공정챔버(미도시) 내에서 꺼낸 다음 핫플레이트(미도시) 상에 안착시키고, 이어 약 200 ∼ 700 ℃ 온도하에서 열처리를 진행하여 박막의 응력을 감소시킨다.
이어서, 상기 기판(201)을 화학기상증착(CVD; Chemical Vapor Deposition)용 공정챔버(미도시) 내부로 이동시킨 상태에서 기판(201)을 일정 온도, 예를 들어 약 300℃ 온도로 가열하여 유지시키고, 가스주입관(미도시)을 통해 공정가스, 예를 들어 N2, NH3 또는 O2 , CO2 중에서 어느 하나를 선택하여 공정챔버(미도시) 내부로 주입한다. 이때, 상기 공정가스 N2, NH3 는 실리콘질화막 증착시에 사용되며, O2, CO2 는 실리콘산화막 증착시에 사용한다.
여기서는 실리콘질화막 증착시에 사용되는 공정가스 N2, NH3 에 대해 설명하 기로 한다.
그다음, 플라즈마 상부전극(미도시)에 RF 파워(RF power)를 인가하면, 접지 (Ground)되어 있는 플라즈마 하부전극(미도시) 사이에 플라즈마(미도시)가 발생하며, 상기 플라즈마에 의해 상기 공정가스 N2 (또는, NH3)가 플라즈마 처리되어져 기판(201) 표면에 증착된 실리콘박막(미도시)과의 확산(diffusion)이 일어난다. 이때, 상기 실리콘박막(미도시)의 격자 사이에 N2 (또는, NH3) 분자들이 침투한다.
이어서, 도 3g에 도시된 바와 같이, 상기 실리콘박막(213)의 실리콘(Si) 원자와 질소(N) 원자의 결합으로 인해 상기 기판(201) 표면에 증착된 실리콘박막 (213)은 실리콘과 질소 화합물로 구성된 실리콘질화막(SiNx; 213a)으로 변화됨으로써 절연막으로 사용되는 실리콘질화막(213a)이 형성되어, 박막트랜지스터의 제조가 완료된다.
한편, 기판상에 박막트랜지스터 제조가 완료된 후, 도면에는 도시하지 않았지만, 상기 실리콘질화막(213a) 상에 상기와 같은 포토공정 (즉, 마스크를 이용한 포토레지스트공정)에 의해 박막트랜지스터의 드레인전극(211b) 위의 실리콘질화막 (213a)을 식각하여 콘택홀(contact hole; 미도시)을 형성한다.
그다음, 상기 실리콘질화막(213a) 상에 ITO(Indium Tin Oxide)와 같은 투명물질을 적층한 후 포토공정에 의해 식각하여 상기 실리콘질화막(213a) 위에 화소전극(미도시)을 형성한다. 이때, 상기 화소전극은 상기 실리콘질화막(213a)에 형성된 콘택홀(미도시)을 통해 박막트랜지스터의 드레인전극(211b)에 전기적으로 접속됨 으로써, TFT-LCD의 TFT 어레이기판 제조공정을 완료한다.
또 한편, 도면에는 도시하지 않았지만, 칼라필터 어레이기판(미도시) 상에 블랙매트릭스(미도시)와 컬러필터층(미도시)을 형성한 후, 상기 TFT 어레이기판과 칼라필터 어레이기판을 합착한 후 그 사이에 액정층(미도시)을 형성함으로써 TFT-LCD 제조를 완료한다.
이상에서와 같이, 본 발명에 따른 절연막을 구비한 박막트랜지스터 제조방법은, 박막트랜지스터 제조시에 절연막으로 사용되는 질화막(nitride layer) 또는 산화막(oxide layer)을 기존의 반응성(reative) 방식과는 다른 확산 (diffusion) 방식으로 형성함으로써 박막트랜지스터를 좀더 안정적인 환경에서 층의 스트레스 (stress) 및 증착 환경 오염을 감소시킬 수 있다.
또한, 본 발명에 따른 절연막을 구비한 박막트랜지스터 제조방법은, 플라즈마 처리와 함께 확산(diffusion) 방식으로 절연막으로 사용되는 실리콘질화막 (SiNx)을 쉽게 형성할 수 있으므로 실리콘질화막 형성시의 반응 이물이 형성되는 것을 감소시킬 수 있다.
그리고, 본 발명에 따른 절연막을 구비한 박막트랜지스터 제조방법은, 기존 기술에 대비하여 반응 에너지에 의한 추가 온도 영향이 감소되므로 기판 스트레스가 감소되며, 하부 유기막의 데미지 발생이 억제된다.
한편, 여기서는 패시베이션막으로 사용되는 절연막을 확산방식을 통해 형성하는 방법에 대해 설명하였지만, 이 패시베이션막 이외에 게이트절연막, 층간절연막 또는 금속층 상부에 이중막을 형성하여 미세전극 형성시에 사용가능하며, 반사 율을 감소시키기 위해 반사층 위에 형성하는 얇은 절연막의 경우로도 사용가능 하다. 특히, 본 발명에 따른 확산방식을 이용하여 형성하는 절연막은 액정표시장치를 포함한 표시장치 및 반도체장치 또는 기타 다른 장치에도 사용가능하다.
이상에서 본 발명의 바람직한 실시예에 대하여 상세하게 설명하였지만, 당해 기술 분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 수 있을 것이다.
따라서, 본 발명의 권리범위는 이에 한정되는 것이 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.
도 1a 내지 도 1e는 종래기술에 따른 박막트랜지스터를 구성하는 절연막으로 사용되는 실리콘질화막을 형성하는 공정을 설명하기 위한 공정 단면도 이다.
도 2a 내지 도 2e는 본 발명에 따른 박막트랜지스터의 절연막 형성방법을 설명하기 위한 공정 단면도이다.
도 3a 내지 도 3g는 본 발명에 따른 절연막을 구비한 박막트랜지스터 제조방법을 설명하기 위한 공정 단면도이다.
* 도면의 주요부분에 대한 부호설명 *
101, 201 : 기판 103, 213 : 실리콘박막
103a : 실리콘질화막 110: 플레이트
113 : 실리콘 타겟 115 : 고전압 전원
120 : 가스주입관 123 : 가스분사노즐부
125 : 플라즈마 203 : 게이트전극
205 : 게이트절연막 207 : 반도체층
209 : 오믹콘택층 210 : 액티브층
211a : 소스전극 211b : 드레인전극
213a : 실리콘질화막
Claims (12)
- 기판 상에 스퍼터링용 공정챔버 내에서 스퍼터링 방식에 의해 실리콘 박막을 형성하는 단계;상기 기판을 핫플레이트 상에서 열처리하는 단계;상기 열처리된 기판을 CVD용 공정챔버 내로 이동시킨 상태에서 공정가스를 주입하여 플라즈마를 발생시키는 단계;상기 플라즈마에 의해 상기 공정가스를 플라즈마 처리하여 상기 기판 표면에 형성된 실리콘박막에 확산시켜 실리콘박막을 절연막으로 변화시키는 단계를 포함하여 구성되는 것을 특징으로 하는 박막트랜지스터의 절연막 형성방법.
- 제1 항에 있어서, 상기 절연막은 실리콘질화막 또는 실리콘산화막인 것을 특징으로 하는 박막트랜지스터의 절연막 형성방법.
- 제2 항에 있어서, 상기 절연막이 실리콘질화막인 경우, 공정가스로는 N2, NH3 를 사용하는 것을 특징으로 하는 박막트랜지스터의 절연막 형성방법.
- 제2 항에 있어서, 상기 절연막이 실리콘산화막인 경우, 공정가스로는 O2 , CO2 를 사용하는 것을 특징으로 하는 박막트랜지스터의 절연막 형성방법.
- 제1 항에 있어서, 상기 핫플레이트 상에서의 열처리공정은 200∼700℃ 온도 하에서 진행하는 것을 특징으로 하는 박막트랜지스터의 절연막 형성방법.
- 제1 항에 있어서, 상기 절연막은 게이트절연막, 패시베이션, 층간절연막, 미세전극 형성용 절연막, 반사 억제용 절연막으로 사용되는 것을 특징으로 하는 박막트랜지스터의 절연막 형성방법.
- 기판 상에 게이트전극을 형성하는 단계;상기 게이트전극을 포함한 기판 전체에 게이트절연막을 형성하는 단계;상기 게이트전극을 포함한 게이트절연막 상에 반도체층과 오믹콘택층으로 구성된 액티브층을 형성하는 단계;상기 액티브층을 포함한 게이트절연막 상에 채널영역의 반도체층 표면이 노출되도록 이격된 소스전극과 드레인전극을 형성하는 단계;상기 소스전극과 드레인전극을 포함한 기판 전체에 스퍼터링 방식에 의해 실리콘 박막을 형성하는 단계;상기 기판 전체를 핫플레이트 상에서 열처리하는 단계;상기 열처리된 기판을 CVD용 공정챔버 내로 이동시킨 상태에서 공정가스를 주입하여 플라즈마를 발생시키는 단계;상기 플라즈마에 의해 상기 공정가스를 플라즈마 처리하여 상기 기판 표면에 형성된 실리콘박막에 확산시켜 실리콘박막을 절연막으로 변화시키는 단계;를 포함하여 구성되는 것을 특징으로 하는 박막트랜지스터 제조방법.
- 제7 항에 있어서, 상기 절연막은 실리콘질화막 또는 실리콘산화막인 것을 특징으로 하는 박막트랜지스터 제조방법.
- 제8 항에 있어서, 상기 절연막이 실리콘질화막인 경우, 공정가스로는 N2, NH3 를 사용하고, 상기 절연막이 실리콘산화막인 경우, 공정가스로는 O2 , CO2 를 사용하는 것을 특징으로 하는 박막트랜지스터 제조방법.
- 제7 항에 있어서, 상기 핫플레이트 상에서의 열처리공정은 200∼700℃ 온도 하에서 진행하는 것을 특징으로 하는 박막트랜지스터 제조방법.
- 제7 항에 있어서, 상기 게이트절연막을 형성하는 단계는;상기 기판 전면체에 스퍼터링 방식에 의해 실리콘 박막을 형성하는 공정과;상기 기판 전체를 핫플레이트 상에서 열처리하는 공정과;상기 열처리된 기판을 CVD용 공정챔버 내로 이동시킨 상태에서 공정가스를 주입하여 플라즈마를 발생시키는 공정과;상기 플라즈마에 의해 상기 공정가스를 플라즈마 처리하여 상기 기판 표면에 형성된 실리콘박막에 확산시켜 실리콘박막을 게이트절연막으로 변화시키는 공정을 포함하는 것을 특징으로 하는 박막트랜지스터 제조방법.
- 제7 항에 있어서, 상기 게이트절연막은 확산방식을 이용하여 형성하는 것을 특징으로 하는 박막트랜지스터의 절연막 형성방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020090120798A KR101570088B1 (ko) | 2009-12-07 | 2009-12-07 | 박막트랜지스터 제조방법 |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020090120798A KR101570088B1 (ko) | 2009-12-07 | 2009-12-07 | 박막트랜지스터 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20110064284A true KR20110064284A (ko) | 2011-06-15 |
| KR101570088B1 KR101570088B1 (ko) | 2015-11-30 |
Family
ID=44397747
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020090120798A KR101570088B1 (ko) | 2009-12-07 | 2009-12-07 | 박막트랜지스터 제조방법 |
Country Status (1)
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|---|---|
| KR (1) | KR101570088B1 (ko) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10008589B2 (en) | 2016-02-01 | 2018-06-26 | Industry-Academic Cooperation Foundation, Yonsei University | Oxide thin film transistor and method of fabricating the same |
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2009
- 2009-12-07 KR KR1020090120798A patent/KR101570088B1/ko active IP Right Grant
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| Publication number | Priority date | Publication date | Assignee | Title |
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| US10008589B2 (en) | 2016-02-01 | 2018-06-26 | Industry-Academic Cooperation Foundation, Yonsei University | Oxide thin film transistor and method of fabricating the same |
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| KR101570088B1 (ko) | 2015-11-30 |
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