KR20110063006A - 루프지연을 개선한 디지털 위상고정루프 - Google Patents

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Abstract

본 발명은 디지털 위상고정루프에 관한 것으로, 기준 클럭의 위상을 누적하고, 누적된 값을 샘플링하여 기준 샘플링 위상값을 출력하는 기준 위상 누적부; 상기 기준 위상 누적부로부터의 기준 샘플링 위상값과 DCO 샘플링 위상값과의 차이값에 해당되는 위상차 신호를 검출하는 위상 검출부; 상기 위상 검출부로부터의 위상차 신호를 필터링하여 평균화하는 디지털 루프 필터; 상기 디지털 루프 필터에 의해 평균화된 위상차 신호에 기초해서 기설정된 주파수를 갖는 발진 신호를 생성하는 디지털 제어 발진기; 상기 디지털 제어 발진기로부터의 발진신호의 위상을 누적하고, 누적된 값을 샘플링하여 DCO 샘플링 위상값을 출력하고, 기준 클럭의 주파수보다 보다 높고 서로 동일한 주파수를 갖고 서로 순차적으로 위상이 지연된 복수의 제1 내지 제n 클럭 신호를 생성하는 DCO 위상 누적부; 상기 위상 검출부, 디지털 루프 필터, 디지털 제어 발진기와 DCO 위상 누적부를 포함하는 폐루프상에 포함되고, 상기 DCO 위상 누적부로부터의 복수의 제1 내지 제n 클럭 신호 각각에 따라 동작하는 복수의 제1 내지 제n D-FF를 포함한다.
Figure P1020090119924
PLL, 위상고정루프, 루프지연, DCO, 디지털 제어 발진기

Description

루프지연을 개선한 디지털 위상고정루프{DIGITAL PHASE LOCKED LOOP WITH IMPROVED LOOP DELAY FEATURE}
본 발명은 무선 통신 시스템에 적용될 수 있는 디지털 위상고정루프에 관한 것으로, 특히 기준신호의 주파수보다 더 높은 주파수를 갖고, 서로 위상이 다른 멀티 페이지 신호를 이용함으로써, 디지털 위상고정루프의 폐루프상의 지연을 감소시킬 수 있는 루프지연을 개선한 디지털 위상고정루프에 관한 것이다.
일반적으로, 무선 통신 시스템의 핵심 부분이라고 할 수 있는 주파수 합성기(frequency synthesizer) 또는 A/D 변환기, 마이크로 프로세서 등에 필요한 클록을 제공하는 클록 발생기 등은 대부분 위상고정루프를 기반으로 하여 만들어진다.
전통적으로 위상고정루프는 전압제어 발진기(VCO)와 차지펌프(Charge pump), 루프필터 등과 같은 아날로그 회로들을 이용하여 설계를 해왔다. 하지만 이는 공정, 전압, 및 온도의 변화에 민감하기 때문에 이를 고려한 설계를 해야만 하는 설계상의 어려움이 있다. 이에 따라, 아날로그 위상고정루프에서 사용되었던 회로들을 모두 디지털 회로로 바꾸고자 하는 전폭 디지털 위상고정루프(All_Digital_PLL) 에 관한 연구가 진행되고 있다.
이러한 전폭 디지털 위상고정루프를 설계할 때 중요하게 고려해야 할 사항들에는 위상 잡음(Phase noise)과 안정성 등이 있다. 위상 잡음은 전폭 디지털 위상고정루프의 성능을 평가함에 있어서 가장 중요한 부분으로 고려되고 있다. 전폭 디지털 위상고정루프의 위상잡음은 주로 위상 비교기(PD)에서 발생되는 양자화 잡음과 디지털 제어 발진기에서 발생되는 잡음으로 결정된다. 또한 안정성은 전폭 디지털 위상고정루프의 설계에 있어 기본적으로 충족되어야 할 요소들이다.
한편, 전폭 디지털 위상고정루프의 구성 요소들은 기준 신호에 동기화 되어 동작을 하며 따라서 루프 지연(Loop delay)을 가질 수밖에 없다. 그런데 이러한 위상 지연에 의해서 전폭 디지털 위상고정루프의 위상 잡음과 안정성의 측면에서 성능이 악화될 수 있다는 연구 보고가 있다.
한편, 종래의 디지털 위상고정루프는, 기준 클럭마다 기설정된 주파수 제어 워드(FCW) 만큼씩 누적한 후 기준 클럭마다 상기 누적된 값을 샘플링하여 기준 샘플링값을 제공하는 기준 위상 누적부와, DCO 클럭마다 "1" 만큼씩 누적한 후 기준 클럭마다 상기 누적된 값을 샘플링하여 DCO 샘플링값을 제공하는 DCO 위상 누적부와, 상기 기준 샘플링값과 상기 DCO 샘플링값과의 차이값에 해당되는 위상차 정보를 위상 검출부와, 상기 위상 검출부의 위상차 정보를 평균화하는 디지털 루프 필터 및 상기 평균화된 디지털 위상차 정보에 기초해서 발진신호를 생성하는 디지털 제어 발진기를 포함한다.
이때, 상기 디지털 루프 필터의 디지털 위상차 정보가 상기 디지털 제어 발진기의 해상도에 적합하도록 변환하는 델타 시그마 변조기(DSM)를 더 포함할 수 있다. 즉, 상기 델타 시그마 변조기(DSM)는 상기 디지털 루프 필터로부터의 디지털 위상차 정보를 상기 디지털 제어 발진기의 해상도에 적합한 위상차 정보로 변조한다.
그런데, 이와 같은 종래 디지털 위상고정루프는, 기준 위상 누적부, DCO 위상 누적부, 디지털 루프 필터 및 델타 시그마 변조기 각각은 각기 정해진 동작을 수행하기 위해서 D-FF를 포함한다. 이에 따라, 도 1에 도시한 바와 같이 상기 종래 디지털 위상고정루프는 폐루프상에 복수의 D-FF를 포함한다.
도 1은 종래 디지털 위상고정루프의 D-FF 회로 블록도이고, 도 2는 도 1의 종래 디지털 위상고정루프의 D-FF 회로의 타이밍챠트이다.
도 1 및 도 2를 참조하면, 종래 디지털 위상고정루프의 D-FF 회로는, 예를 들어 하나의 클럭 신호(ref1)에 따라 동작하는 제1,제2,제3 및 제4 D-FF를 포함할 수 있다.
즉, 상기 제1 D-FF는, 클럭 신호(ref1)의 첫 번째 클럭의 라이징 타임에 입력되는 신호를 샘플링하여 출력Q1로 출력하고, 상기 제2 D-FF는, 클럭 신호(ref1)의 두 번째 클럭의 라이징 타임에 입력되는 신호를 샘플링하여 출력Q2로 출력하고, 상기 제3 D-FF는, 클럭 신호(ref1)의 세 번째 클럭의 라이징 타임에 입력되는 신호 를 샘플링하여 출력Q3으로 출력한다. 그리고, 상기 제4 D-FF는, 클럭 신호(ref1)의 네 번째 클럭의 라이징 타임에 입력되는 신호를 샘플링하여 출력Q4로 출력한다.
이러한 동작에 의하면, 상기 제1 D-FF에서 샘플링하는 시점에서 상기 제4 D-FF에서 샘플링되는 시점까지는 대략 세 개의 클럭 만큼 지연된다.
전술한 바와 같이, 종래 디지털 위상고정루프에서는, 루프지연이라는 문제점이 있고, 이러한 루프지연으로 인하여 위상 잡음과 안정성이 떨어지는 문제점도 있다.
본 발명은 상기한 종래 기술의 문제점을 해결하기 위해서 제안된 것으로써, 그 목적은, 기준신호의 주파수보다 더 높은 주파수를 갖고, 서로 위상이 다른 멀티 페이지 신호를 이용함으로써, 디지털 위상고정루프의 폐루프상의 지연을 감소시킬 수 있는 루프지연을 개선한 디지털 위상고정루프를 제공하는데 있다.
상기한 본 발명의 목적을 달성하기 위한 본 발명의 제1 기술적인 측면은, 기준 클럭의 위상을 누적하고, 누적된 값을 샘플링하여 기준 샘플링 위상값을 출력하는 기준 위상 누적부; 상기 기준 위상 누적부로부터의 기준 샘플링 위상값과 DCO 샘플링 위상값과의 차이값에 해당되는 위상차 신호를 검출하는 위상 검출부; 상기 위상 검출부로부터의 위상차 신호를 필터링하여 평균화하는 디지털 루프 필터; 상기 디지털 루프 필터에 의해 평균화된 위상차 신호에 기초해서 기설정된 주파수를 갖는 발진 신호를 생성하는 디지털 제어 발진기; 상기 디지털 제어 발진기로부터의 발진신호의 위상을 누적하고, 누적된 값을 샘플링하여 DCO 샘플링 위상값을 출력하고, 기준 클럭의 주파수보다 보다 높고 서로 동일한 주파수를 갖고 서로 순차적으로 위상이 지연된 복수의 제1 내지 제n 클럭 신호를 생성하는 DCO 위상 누적부; 상기 위상 검출부, 디지털 루프 필터, 디지털 제어 발진기와 DCO 위상 누적부를 포함하는 폐루프상에 포함되고, 상기 DCO 위상 누적부로부터의 복수의 제1 내지 제n 클 럭 신호 각각에 따라 동작하는 복수의 제1 내지 제n D-FF를 포함하는 것을 특징으로 하는 디지털 위상고정루프를 제안한다.
상기 DCO 위상 누적부는, 상기 발진신호를 이용하여 서로 동일한 주파수를 갖고 서로 순차적으로 위상이 지연된 상기 복수의 제1 내지 제n 클럭 신호를 생성하는 것을 특징으로 한다.
상기 DCO 위상 누적부는, 상기 디지털 제어 발진기로부터의 발진신호의 위상을 누적하는 누적기; 및 상기 누적기에서 누적된 값을 샘플링하여 상기 DCO 샘플링 위상값을 출력하는 D-FF을 포함하고, 상기 누적기는, 상기 발진신호를 이용하여 서로 동일한 주파수를 갖고 서로 순차적으로 위상이 지연된 복수의 제1 내지 제n 클럭 신호를 생성하는 것을 특징으로 한다.
상기 디지털 위상고정루프는, 상기 디지털 루프 필터로부터의 위상차 신호를 상기 디지털 제어 발진기의 해상도에 적합한 신호로 변조하는 델타 시그마 변조기를 더 포함하는 것을 특징으로 한다.
상기 델타 시그마 변조기는, 상기 DCO 위상 누적부로부터의 복수의 제1 내지 제n 클럭 신호 각각에 따라 동작하는 복수의 D-FF를 포함하는 것을 특징으로 한다.
상기 DCO 위상 누적부는, 상기 복수의 제1 내지 제n 클럭 신호중 상기 제k 클럭 신호와 제k+1 클럭 신호간 위상 지연간격은 상기 제1 클럭 신호의 한 주기보다 짧게 설정된 것을 특징으로 한다.
상기 DCO 위상 누적부는, 상기 복수의 제1 내지 제n 클럭 신호중 상기 제1 클럭 신호와 제n 클럭 신호간 위상 지연간격은 상기 제1 클럭 신호의 한 주기보다 짧게 설정된 것을 특징으로 한다.
이와 같은 본 발명에 의하면, 기준신호의 주파수보다 더 높은 주파수를 갖고, 서로 위상이 다른 멀티 페이지 신호를 이용함으로써, 디지털 위상고정루프의 폐루프상의 지연을 감소시킬 수 있는 효과가 있다.
이하, 본 발명의 실시 예를 첨부한 도면을 참조하여 상세히 설명한다.
본 발명은 설명되는 실시 예에 한정되지 않으며, 본 발명의 실시 예는 본 발명의 기술적 사상에 대한 이해를 돕기 위해서 사용된다. 본 발명에 참조된 도면에서 실질적으로 동일한 구성과 기능을 가진 구성요소들은 동일한 부호를 사용할 것이다.
도 3은 본 발명에 따른 디지털 위상고정루프의 블록도이고, 도 4는 본 발명의 DCO 위상 누적부의 누산기 동작 설명도이다. 그리고, 도 5는 본 발명의 디지털 위상고정루프의 D-FF 회로 블록도이다.
도 3 내지 도 5를 참조하면, 본 발명의 디지털 위상고정루프는, 기준 클럭의 위상을 누적하고, 누적된 값을 샘플링하여 기준 샘플링 위상값(SPVref)을 출력하는 기준 위상 누적부(100)와, 상기 기준 위상 누적부(100)로부터의 기준 샘플링 위상값(SPVref)과 DCO 샘플링 위상값(SPVdco)과의 차이값에 해당되는 위상차 신호를 검출하는 위상 검출부(200)와, 상기 위상 검출부(200)로부터의 위상차 신호(PD)를 필터링하여 평균화하는 디지털 루프 필터(300)와, 상기 디지털 루프 필터(300)에 의해 평균화된 위상차 신호(PDA)에 기초해서 기설정된 주파수를 갖는 발진 신호(fdco)를 생성하는 디지털 제어 발진기(500)와, 상기 디지털 제어 발진기(500)로부터의 발진신호(fdco)의 위상을 누적하고, 누적된 값을 샘플링하여 DCO 샘플링 위상값(SPVdco)을 출력하고, 기준 클럭의 주파수보다 보다 높고 서로 동일한 주파수를 갖고 서로 순차적으로 위상이 지연된 복수의 제1 내지 제n 클럭 신호(ref1~refn)를 생성하는 DCO 위상 누적부(600)와, 상기 위상 검출부(200), 디지털 루프 필터(300), 디지털 제어 발진기(500)와 DCO 위상 누적부(600)를 포함하는 폐루프상에 포함되고, 상기 DCO 위상 누적부(600)로부터의 복수의 제1 내지 제n 클럭 신호(ref1~refn) 각각에 따라 동작하는 복수의 제1 내지 제n D-FF(800-1~800-n)를 포함할 수 있다.
상기 DCO 위상 누적부(600)는, 상기 발진신호(fdco)를 이용하여 서로 동일한 주파수를 갖고 서로 순차적으로 위상이 지연된 상기 복수의 제1 내지 제n 클럭 신호(ref1~refn)를 생성하도록 이루어질 수 있다.
도 4를 참조하면, 상기 DCO 위상 누적부(600)는, 상기 디지털 제어 발진 기(500)로부터의 발진신호의 위상을 누적하는 누적기(610)와, 상기 누적기(610)에서 누적된 값을 샘플링하여 상기 DCO 샘플링 위상값(SPVdco)을 출력하는 D-FF(620)을 포함한다.
이때, 상기 누적기(610)는, 상기 발진신호(fdco)(=fo)를 이용하여 서로 동일한 주파수를 갖고 서로 순차적으로 위상이 지연된 복수의 제1 내지 제n 클럭 신호(ref1~refn)를 생성하도록 이루어질 수 있다.
또한, 도 3을 참조하면, 상기 디지털 위상고정루프는, 상기 디지털 루프 필터(300)로부터의 위상차 신호를 상기 디지털 제어 발진기(500)의 해상도에 적합한 신호로 변조하는 델타 시그마 변조기(400)를 더 포함할 수 있다.
이때, 상기 델타 시그마 변조기(400)는, 상기 DCO 위상 누적부(600)로부터의 복수의 제1 내지 제n 클럭 신호(ref1~refn) 각각에 따라 동작하는 복수의 D-FF를 포함할 수 있다.
도 5는 본 발명의 디지털 위상고정루프의 D-FF 회로 블록도이다. 도 5를 참조하면, 본 발명의 디지털 위상고정루프는, 복수의 제1 내지 제n D-FF(800-1~800-n)를 포함할 수 있다.
상기 복수의 제1 내지 제n D-FF(800-1~800-n)는, 상기 DCO 위상 누적부(600)로부터의 복수의 제1 내지 제n 클럭 신호(ref1~refn) 각각에 따라 동작하도록 이루어질 수 있다.
상기 복수의 제1 내지 제n 클럭 신호(ref1~refn)중 상기 제k 클럭 신호(refk)와 제k+1 클럭 신호(refk+1)간 위상 지연간격은 상기 제1 클럭 신호(ref1)의 한 주기보다 짧게 설정될 수 있다.
특히, 상기 DCO 위상 누적부(600)는, 상기 복수의 제1 내지 제n 클럭 신호(ref1~refn)중 상기 제1 클럭 신호(ref1)와 제n 클럭 신호(refn)간 위상 지연간격은 상기 제1 클럭 신호(ref1)의 한 주기보다 짧게 설정될 수 있다.
도 6은 본 발명의 디지털 위상고정루프의 D-FF 회로의 예시도이다. 도 6을 참조하면, 예를 들어, 본 발명의 디지털 위상고정루프는, 복수의 제1 내지 제4 D-FF(800-1~800-4)를 포함할 수 있다.
상기 제1 내지 제4 D-FF(800-1~800-4)는, 상기 DCO 위상 누적부(600)로부터의 복수의 제1 내지 제4 클럭 신호(ref1~ref4) 각각에 따라 동작하도록 이루어질 수 있다.
도 7은 본 발명의 디지털 위상고정루프의 D-FF 회로의 타이밍챠트로서, 도 7에서, Sin은 입력신호이고, ref1,ref2,ref3 및 ref4는 제1,제2,제3 및 제4 클럭 신호이다. Sout1은 종래 디지털 위상고정루프의 D-FF 회로의 출력신호이고, Sout2는 본 발명의 디지털 위상고정루프의 D-FF 회로의 출력신호이다.
이하, 본 발명의 작용 및 효과를 첨부한 도면에 의거하여 상세히 설명한다.
도 3 내지 도 7을 참조하여 본 발명의 디지털 위상고정루프에 대해 설명하면, 도 3에서, 본 발명의 디지털 위상고정루프의 기준 위상 누적부(100)는 기준 클럭의 위상을 누적하고, 누적된 값을 샘플링하여 기준 샘플링 위상값(SPVref)을 위상 검출부(200)에 출력한다.
상기 위상 검출부(200)는, 상기 기준 위상 누적부(100)로부터의 기준 샘플링 위상값(SPVref)과 DCO 샘플링 위상값(SPVdco)과의 차이값에 해당되는 위상차 신호를 검출하여 디지털 루프 필터(300)에 출력한다.
상기 디지털 루프 필터(300)는, 상기 위상 검출부(200)로부터의 위상차 신호(PD)를 필터링하여 평균화된 위상차 신호를 디지털 제어 발진기(500)에 출력한다.
상기 디지털 제어 발진기(500)는, 상기 디지털 루프 필터(300)에 의해 평균화된 위상차 신호(PDA)에 기초해서 기설정된 주파수를 갖는 발진 신호(fdco)를 생성한다.
본 발명의 DCO 위상 누적부(600)는, 상기 디지털 제어 발진기(500)로부터의 발진신호(fdco)의 위상을 누적하고, 누적된 값을 샘플링하여 DCO 샘플링 위상값(SPVdco)을 출력한다.
또한, 상기 DCO 위상 누적부(600)는, 기준 클럭의 주파수보다 보다 높고 서로 동일한 주파수를 갖고 서로 순차적으로 위상이 지연된 복수의 제1 내지 제n 클럭 신호(ref1~refn)를 생성한다.
예를 들어, 도 4에 도시한 바와같이, 상기 DCO 위상 누적부(600)는, 상기 발진신호(fdco)를 이용하여 서로 동일한 주파수를 갖고 서로 순차적으로 위상이 지연된 상기 복수의 제1 내지 제n 클럭 신호(ref1~refn)를 생성할 수 있다.
도 4를 참조하면, 상기 DCO 위상 누적부(600)는, 누적기(610)와 D-FF(620)을 포함할 수 있고, 이때, 상기 누적기(610)는, 상기 디지털 제어 발진기(500)로부터의 발진신호의 위상을 누적하여 상기 D-FF(620)에 출력한다.
상기 D-FF(620)는 상기 누적기(610)에서 누적된 값을 샘플링하여 상기 DCO 샘플링 위상값(SPVdco)을 출력한다. 여기서, 상기 누적기(610)는, 상기 발진신호(fdco)를 이용하여 서로 동일한 주파수를 갖고 서로 순차적으로 위상이 지연된 복수의 제1 내지 제n 클럭 신호(ref1~refn)를 생성한다.
예를 들어, 도 4를 참조하면, 본 발명의 기준 클럭이 26MHz이고, 본 발명의 발진 신호(fdco의 주파수가 800MHz일 경우, 상기 발진신호를 1/2분주(fo/2)하면 400GHz가 되고, 1/4분주(fo/4)하면 200MHz이고, 1/8분주(fo/8)하면 100MHz되며, 이 1/8분주(fo/8)한 100MHz를 클럭신호를 이용할 수 있다.
이에 따라, 상기 100MHz의 클럭신호의 시프트되는 시간을 조절하면, 상기 기준 클럭의 1주기내에 포함될 수 있게 된다.
또한, 도 3을 참조하면, 본 발명의 디지털 위상고정루프(PLL)에서, 상기 위상 검출부(200), 디지털 루프 필터(300), 디지털 제어 발진기(500)와 DCO 위상 누적부(600)를 포함하는 폐루프상에는 복수의 제1 내지 제n D-FF(800-1~800-n)가 포함되어 있다.
예를 들어, 상기 디지털 루프 필터(300)에도 적어도 하나의 D-FF가 포함되어 있고, 상기 DCO 위상 누적부(600)에도 적어도 하나의 D-FF가 포함되어 있다. 뿐만 아니라, 디지털 위상고정루프의 루프상에는 D-FF가 더 추가될 수 있다.
이러한 D-FF는 클럭에 따라 신호 샘플링을 수행하므로, 2개 이상의 D-FF는 동일한 클럭 신호에 의해서 동작하는 경우에는 첫 번째 D-FF는 첫 번째 클럭에서 동작하고, 두 번째 D-FF는 두 번째 클럭에서 동작하므로, 동일한 위상의 클럭 신호에 따라 동작하는 D-FF가 복수개 존재하는 경우에는 반드시 루프지연이 발생된다.
이와 같은 종래 디지털 위상고정루프의 문제점인 루프지연을 해소하기 위해서, 본 발명의 디지털 위상고정루프에서는 복수의 D-FF에 공급되는 복수의 클럭 신호의 위상을 서로 다르게 설정하였다.
이에 따라, 상기 복수의 제1 내지 제n D-FF(800-1~800-n)는 상기 DCO 위상 누적부(600)로부터의 복수의 제1 내지 제n 클럭 신호(ref1~refn) 각각에 따라 동작 한다.
한편, 상기 디지털 위상고정루프는, 델타 시그마 변조기(400)를 더 포함할 수 있으며, 이 경우, 상기 델타 시그마 변조기(400)는, 상기 디지털 루프 필터(300)로부터의 위상차 신호를 상기 디지털 제어 발진기(500)의 해상도에 적합한 신호로 변조할 수 있다.
또한, 상기 델타 시그마 변조기(400)는 전술한 동작을 수행하기 위해서 복수의 D-FF를 포함할 수 있고, 상기 델타 시그마 변조기(400)의 복수의 D-FF도, 상기 DCO 위상 누적부(600)로부터의 복수의 제1 내지 제n 클럭 신호(ref1~refn) 각각에 따라 동작할 수 있다.
본 발명의 디지털 위상고정루프에서, 루프지연을 줄이기 위해서는, 상기 복수의 제1 내지 제n 클럭 신호(ref1~refn)중 상기 제k 클럭 신호(refk)와 제k+1 클럭 신호(refk+1)간 위상 지연간격은 상기 제1 클럭 신호(ref1)의 한 주기보다 짧게 설정될 수 있다.
특히, 루프지연을 더 줄이기 위해서는, 도 6에 도시한 바와 같이, 상기 DCO 위상 누적부(600)는, 상기 복수의 제1 내지 제n 클럭 신호(ref1~refn)중 상기 제1 클럭 신호(ref1)와 제n 클럭 신호(refn)간 위상 지연간격은 상기 제1 클럭 신호(ref1)의 한 주기보다 짧게 설정될 수 있다.
예를 들면, 도 6에 도시한 바와 같이, 본 발명의 디지털 위상고정루프는, 복수의 제1 내지 제4 D-FF(800-1~800-4)를 포함할 수 있다.
이때, 상기 제1 내지 제4 D-FF(800-1~800-4)는, 도 7에 도시한 바와 같은 상기 DCO 위상 누적부(600)로부터의 복수의 제1 내지 제4 클럭 신호(ref1~ref4) 각각에 따라 동작하도록 이루어질 수 있다.
이때, 상기 제1 내지 제4 D-FF(800-1~800-4) 각각은, 도 7에 도시한 바와 같은 상기 DCO 위상 누적부(600)로부터의 복수의 제1 내지 제4 클럭 신호(ref1~ref4) 각각에 따라 순차적으로 샘플링 동작을 수행하여, 결국 도 7에 도시한 본 발명의 출력신호(Sout2)를 참고하면, 하나의 클럭 주기 이내에 제1 내지 제4 D-FF(800-1~800-4)가 모두 동작하게 된다.
이에 반해, 종래의 디지털 위상고정루프에서는, 네 번째 클럭에서 출력신호(Sout1)가 출력되는 것을 감안하면, 도 7에 도시한 바와 같이, 종래 디지털 위상고정루프의 D-FF 회로의 출력신호(Sout1)와 본 발명의 디지털 위상고정루프의 D-FF 회로의 출력신호(Sout2)를 비교해 보면, 본 발명의 디지털 위상고정루프에서의 루프지연이 상당히 감소되었음을 알 수 있다.
전술한 바와 같은 본 발명에서, 루프 지연을 줄이기 위해 제안된 방법으로, 여러 개의 위상을 갖는 클럭 신호를 이용하는 것이고, 루프 지연을 줄이기 위해서 지연 셀을 갖는 회로를 루프가 동작하는 주파수 보다 더 빠른 주파수로 동작을 시킬 수 있다.
이때, 다양한 위상을 갖는 신호(multi-phase signal)를 이용하면 결과적으로 더 빠른 주파수로 지연 셀을 동작시켜 루프 지연을 줄일 수 있다. 즉, 기존의 방법에서는 입력에서 출력으로 신호가 전달 될 때 지연 셀의 개수만큼의 시간이 걸렸는데 이를 다양한 위상을 갖는 신호를 이용하면 한 주기만에 입력신호가 출력으로 전달될 수 있어 결과적으로 루프 지연을 줄일 수가 있다.
이에 따라, 디지털 제어 발진기로부터 기준 신호의 주파수보다 더 높은 주파수를 갖는 신호를 이용하여 전폭 디지털 위상고정루프의 루프 지연을 줄이게 되면 안정성과 위상 잡음을 동시에 줄일 수 있다.
도 1은 종래 디지털 위상고정루프의 D-FF 회로 블럭도.
도 2는 도 1의 종래 디지털 위상고정루프의 D-FF 회로의 타이밍챠트.
도 3은 본 발명에 따른 디지털 위상고정루프의 블록도.
도 4는 본 발명의 DCO 위상 누적부의 누산기 동작 설명도.
도 5는 본 발명의 디지털 위상고정루프의 D-FF 회로 블록도.
도 6은 본 발명의 디지털 위상고정루프의 D-FF 회로의 예시도.
도 7은 본 발명의 디지털 위상고정루프의 D-FF 회로의 타이밍챠트.
* 도면의 주요부분에 대한 부호의 설명 *
100 : 기준 위상 누적부 200 : 위상 검출부
300 : 디지털 루프 필터 400 : 델타 시그마 변조기
500 : 디지털 제어 발진기 600 : DCO 위상 누적부
610 : 누적기 620 : D-FF
800-1~800-n : 복수의 제1 내지 제n D-FF SPVref : 기준 샘플링 위상값
SPVdco : DCO 샘플링 위상값 fdco : 발진 신호
ref1~refn : 제1 내지 제n 클럭 신호

Claims (7)

  1. 기준 클럭의 위상을 누적하고, 누적된 값을 샘플링하여 기준 샘플링 위상값을 출력하는 기준 위상 누적부;
    상기 기준 위상 누적부로부터의 기준 샘플링 위상값과 DCO 샘플링 위상값과의 차이값에 해당되는 위상차 신호를 검출하는 위상 검출부;
    상기 위상 검출부로부터의 위상차 신호를 필터링하여 평균화하는 디지털 루프 필터;
    상기 디지털 루프 필터에 의해 평균화된 위상차 신호에 기초해서 기설정된 주파수를 갖는 발진 신호를 생성하는 디지털 제어 발진기;
    상기 디지털 제어 발진기로부터의 발진신호의 위상을 누적하고, 누적된 값을 샘플링하여 DCO 샘플링 위상값을 출력하고, 기준 클럭의 주파수보다 보다 높고 서로 동일한 주파수를 갖고 서로 순차적으로 위상이 지연된 복수의 제1 내지 제n 클럭 신호를 생성하는 DCO 위상 누적부;
    상기 위상 검출부, 디지털 루프 필터, 디지털 제어 발진기와 DCO 위상 누적부를 포함하는 폐루프상에 포함되고, 상기 DCO 위상 누적부로부터의 복수의 제1 내지 제n 클럭 신호 각각에 따라 동작하는 복수의 제1 내지 제n D-FF
    를 포함하는 것을 특징으로 하는 디지털 위상고정루프.
  2. 제1항에 있어서, 상기 DCO 위상 누적부는,
    상기 발진신호를 이용하여 서로 동일한 주파수를 갖고 서로 순차적으로 위상이 지연된 상기 복수의 제1 내지 제n 클럭 신호를 생성하는 것을 특징으로 하는 디지털 위상고정루프.
  3. 제2항에 있어서, 상기 DCO 위상 누적부는,
    상기 디지털 제어 발진기로부터의 발진신호의 위상을 누적하는 누적기; 및
    상기 누적기에서 누적된 값을 샘플링하여 상기 DCO 샘플링 위상값을 출력하는 D-FF을 포함하고,
    상기 누적기는, 상기 발진신호를 이용하여 서로 동일한 주파수를 갖고 서로 순차적으로 위상이 지연된 복수의 제1 내지 제n 클럭 신호를 생성하는 것을 특징으로 하는 디지털 위상고정루프.
  4. 제3항에 있어서, 상기 디지털 위상고정루프는,
    상기 디지털 루프 필터로부터의 위상차 신호를 상기 디지털 제어 발진기의 해상도에 적합한 신호로 변조하는 델타 시그마 변조기를 더 포함하는 것을 특징으로 하는 디지털 위상고정루프.
  5. 제4항에 있어서, 상기 델타 시그마 변조기는,
    상기 DCO 위상 누적부로부터의 복수의 제1 내지 제n 클럭 신호 각각에 따라 동작하는 복수의 D-FF를 포함하는 것을 특징으로 하는 디지털 위상고정루프.
  6. 제5항에 있어서, 상기 DCO 위상 누적부는,
    상기 복수의 제1 내지 제n 클럭 신호중 상기 제k 클럭 신호와 제k+1 클럭 신호간 위상 지연간격은 상기 제1 클럭 신호의 한 주기보다 짧게 설정된 것을 특징으로 하는 디지털 위상고정루프.
  7. 제5항에 있어서, 상기 DCO 위상 누적부는,
    상기 복수의 제1 내지 제n 클럭 신호중 상기 제1 클럭 신호와 제n 클럭 신호간 위상 지연간격은 상기 제1 클럭 신호의 한 주기보다 짧게 설정된 것을 특징으로 하는 디지털 위상고정루프.
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