KR20110049526A - 칩형 전기 이중층 캐패시터 및 그 제조방법 - Google Patents

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Abstract

본 발명의 일 측면은, 상부가 개방된 수납공간을 제공하며, 상기 수납공간을 둘러싸는 측벽 상단을 따라 형성된 제1 걸림구조를 구비한 하부 케이스와, 상기 수납공간을 덮도록 상기 하부 케이스 상에 배치되며, 상기 제1 걸림구조에 대응되는 모서리 인접영역을 따라 형성되며 상기 제1 걸림구조와 대응되는 형상을 갖는 제2 걸림구조를 구비한 상부 캡과, 상기 하부 케이스의 외부면에 외부 접속을 위해서 노출된 제1 영역과, 상기 수납공간의 내부면에 내부 접속을 위해서 노출된 제2 영역을 가지며, 상기 하부 케이스에 인서트 성형된 제1 및 제2 외부 단자와, 상기 수납공간에 실장되며, 상기 제1 및 제2 외부 단자의 제2 영역에 전기적으로 연결된 전기 이중층 캐패시터 셀;을 포함하는 칩형 전기 이중층 캐패시터를 제공한다. 여기서, 상기 하부 케이스의 수납공간이 상기 상부 캡에 의해 밀폐되도록 상기 제1 및 제2 걸림구조는 서로 융착된 부분을 가지며, 상기 상부 캡은 상기 제2 걸림구조를 따라 그 내측에 형성되며 하향 연장된 차단벽을 갖는다.

Description

칩형 전기 이중층 캐패시터 및 그 제조방법{chip-type electric double layer capacitor and method of fabricating the same}
본 발명은 칩형 전기 이중층 캐패시터에 관한 것으로서, 보다 구체적으로는 전해액의 액출을 효과적으로 방지할 수 있는 구조를 갖는 칩형 전기 이중층 캐패시터에 관한 것이다.
정보통신 기기와 같은 각종 전자제품에서 안정적인 에너지의 공급은 중요한 요소가 되고 있다. 일반적으로 이러한 기능은 캐패시터(Capacitor)에 의해 수행된다. 즉, 캐패시터는 정보통신 기기 및 각종 전자제품의 회로에서 전기를 모았다가 내보내는 기능을 담당하며, 주로 회로 내의 전류를 안정화시키는 역할을 한다.
최근에는, 전기 이중층 캐패시터(EDLC, Electric double layer capacitor)는 충방전 시간이 짧으면서 출력 밀도가 높은 특성을 가지므로, 종래의 콘덴서와 이차전지가 수용하지 못하는 성능특성 영역을 만족시킬 수 있는 수 있는 제품으로서 각광을 받고 있다.
일반적으로, 전기 이중층 캐패시터(EDLC)는 에너지 밀도, 출력 밀도 및 사이클 특성에서 콘덴서와 이차전지의 중간적인 특성을 갖는 것으로 이해될 수 있다.
간단히 설명하면, EDLC의 특징은, ① 과충전 / 과방전을 일으키지 않기 때문에 전기회로가 단순화되고, 제품 가격을 인하하는 요인을 제공하고, ② 전압으로부터 잔류용량의 파악이 가능하며, ③ 광범위의 내구온도특성(-30 ~ +90℃)을 나타내며, ④ 친환경적 재료로 구성되어 있는 등의 콘덴서나 이차전지에 없는 장점을 가지고 있다.
특히, EDLC는 휴대전화 또는 AV, 카메라와 같은 가전제품의 백업용 전원으로 활용되고 있으며, 향후에, 무정전원장치(UPS), HEV/FCEV 분야 등이 주된 활용분야가 될 것으로 예상된다. 특히, 자동차 수명과 같은 사이클 라이프(cycle life)와 고출력 특성으로 인해 자동차의 가속, 시동용 전원으로서 활용되는 방안도 연구되고 있다.
이러한 EDLC는 다공성 전극과 같이 표면적이 상대적으로 큰 전극(electrode), 전해질(electrolyte), 집전체(current collector), 분리막(separator)을 포함한 기본적인 구조를 가지며, 단위 셀 전극의 양단에 수 볼트의 전압을 가해 전해액 내의 이온들이 전기장을 따라 이동하여 전극 표면에 흡착되어 발생되는 전기 화학적 메카니즘을 작동원리로 한다.
이러한 전기 이중층 캐패시터는 회로 기판에 표면 실장하기 위해서 브라킷(bracket)을 전기 이중층 캐패시터의 상하면에 용접하여 회로 기판에 실장될 수 있는 구조를 갖는다.
하지만, 이러한 구조의 전기 이중층 캐패시터는 표면 실장을 위해 필요한 추 가 구조물에 의해 두꺼워질 수 있다. 또한, 칩에 외형 케이스 구조물이 사용될 경우에, 후속 공정(에이징, 솔더링 리플로우 등)에서 외형 케이스 구조물의 취약부분으로부터 전해액이 액출되는 문제로 인해 칩형 EDLC의 제품의 신뢰성과 수명이 쉽게 저하되는 문제가 있을 수 있다.
본 발명은 종래의 기술적 문제를 해결하기 위한 것으로, 그 목적 중 일 목적은 소형화 및 경량화가 가능하고, 추가적인 구조물 없이 표면 실장이 가능하면서도 전해액의 액출 문제를 효과적으로 방지할 수 있는 칩형 전기 이중층 캐패시터를 제공하는데 있다.
상기한 기술적 과제를 해결하기 위해서, 본 발명의 일 측면은,
상부가 개방된 수납공간을 제공하며, 상기 수납공간을 둘러싸는 측벽 상단을 따라 형성된 제1 걸림구조를 구비한 하부 케이스와, 상기 수납공간을 덮도록 상기 하부 케이스 상에 배치되며, 상기 제1 걸림구조에 대응되는 모서리 인접영역을 따라 형성되며 상기 제1 걸림구조와 대응되는 형상을 갖는 제2 걸림구조를 구비한 상부 캡과, 상기 하부 케이스의 외부면에 외부 접속을 위해서 노출된 제1 영역과, 상기 수납공간의 내부면에 내부 접속을 위해서 노출된 제2 영역을 가지며, 상기 하부 케이스에 인서트 성형된 제1 및 제2 외부 단자와, 상기 수납공간에 실장되며, 상기 제1 및 제2 외부 단자의 제2 영역에 전기적으로 연결된 전기 이중층 캐패시터 셀;을 포함하는 칩형 전기 이중층 캐패시터를 제공한다. 여기서, 상기 하부 케이스의 수납공간이 상기 상부 캡에 의해 밀폐되도록 상기 제1 및 제2 걸림구조는 서로 융착된 부분을 가지며, 상기 상부 캡은 상기 제2 걸림구조를 따라 그 내측에 형성되 며 하향 연장된 차단벽을 갖는다.
바람직하게, 상기 차단벽은 상기 융착된 접촉영역보다 낮은 위치까지 하향 연장될 수 있다.
상기 차단벽은 상기 제2 걸림구조로부터 이격되도록 형성될 수 있다. 바람직하게는, 상기 차단벽은 형성위치와 연장높이를 조절하여 상기 수납공간에 실장된 상기 전기 이중층 캐패시터 셀의 상면을 압착할 수 있다.
특정한 일 실시형태에서, 상기 제1 걸림구조는 상기 수납공간을 향해 형성된 단차를 갖는 걸림턱이며, 상기 제2 걸림구조는 상기 걸림턱에 대응되는 걸림돌기일 수 있다. 이 경우에, 상기 융착된 부분은, 상기 걸림돌기 단부에 마련된 융착부가 상기 걸림턱과 접한 면에서 융착되어 얻어질 수 있다.
특정예에서, 상기 제1 및 제2 외부 단자의 제1 영역은 상기 하부 케이스의 동일한 외부면에 노출되며, 상기 동일한 외부면은 상기 칩형 전기 이중층 캐패시터의 실장면으로 제공될 수 있다.
필요한 경우에, 상기 제1 및 제2 외부 단자의 제2 영역은 상기 실장면에 접하는 측면으로 연장될 수 있다.
상기 전기 이중층 캐패시터 셀은 상기 제1 및 제2 외부단자의 제2 영역에 용 접 또는 초음파 융착에 의하여 전기적으로 연결될 수 있다.
본 발명의 다른 측면은, 칩형 전기 이중층 캐패시터 제조방법을 제공한다.
상기 제조방법은, 상부가 개방된 수납공간을 제공하며, 상기 수납공간을 둘러싸는 측벽 상단을 따라 형성된 제1 걸림구조를 구비하며, 각각 수납공간의 내부면과 외부면 모두에 노출된 영역을 갖도록 인서트 성형된 제1 및 제2 외부 단자를 갖는 하부 케이스를 마련하는 단계와, 상기 수납공간에 전기 이중층 캐패시터 셀을 실장하고, 상기 내부면에 노출된 상기 제1 및 제2 외부 단자영역에 각각 전기적으로 연결하는 단계와, 상기 제1 걸림구조에 대응되는 모서리 인접영역을 따라 형성되며 상기 제1 걸림구조와 대응되는 형상을 갖는 제2 걸림구조를 구비한 상부 캡을 상기 하부 케이스 상에 배치하는 단계와, 상기 하부 케이스의 수납공간이 상기 상부 캡에 의해 밀폐되도록 상기 제1 및 제2 걸림구조가 서로 접하는 부분을 융착하는 단계를 포함한다. 여기서, 상기 상부 캡은 상기 제2 걸림구조를 따라 그 내측에 형성되며 하향 연장된 차단벽을 더 포함한다.
바람직하게, 상기 융착하는 단계는 상기 차단벽에 의해 상기 수납공간에 실장된 상기 전기 이중층 캐패시터 셀의 상면에 압착시킨 상태에서 실행될 수 있다. 또한, 바람직하게, 상기 융착하는 단계는, 초음파 융착공정에 의해 수행될 수 있다.
본 발명에 따르면, 상부 캡의 구조에 차단벽을 채용함으로써 초음파 융착시 분극성 전극에 함유된 전해액의 유출로 인해 실링이 방해되는 것을 방지할 수 있다. 걸림구조의 내측에 마련된 차단벽은 전기 이중층 캐패시터 셀을 누를 수 있으므로 제품의 용량이 증가할 뿐만 아니라 저항을 감소시킬 수 있다. 또한, 칩형 전기 이중층 캐패시터 셀의 수명뿐만 아니라 에이징(aging), 솔더링 리플로우(soldering reflow)나 프루팅(floating) 특성과 같은 장기 신뢰성 특성도 효과적으로 향상시킬 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시형태를 설명한다.
도1은 본 발명의 일 실시형태에 따른 칩형 전기 이중층 캐패시터를 나타내는 분해사시도이다.
도1을 참조하면, 본 실시 형태에 따른 칩형 전기 이중층 캐패시터(10)는, 내부에 수납공간을 갖는 수지 케이스(11)와 상기 수지 케이스(11)의 수납 공간에 배치되는 전기 이중층 캐패시터 셀(20)을 포함한다.
상기 수지 케이스(11)는, 절연성 수지로 이루어질 수 있으며, 상면이 개방된 수납공간을 가지며 상기 제1 및 제2 외부 단자(12a,12b)와 함께 인서트 성형된 하 부 케이스(11a)와, 상기 수납공간을 덮도록 상기 하부 케이스(11a)에 장착된 상부 캡(11b)을 갖는다.
예를 들면, 원하는 수지 케이스 형태를 갖는 몰드를 준비하고, 상기 몰드 내에 제1 및 제2 외부 단자를 완성된 수지 케이스의 외부면과 수납 공간의 내부면에 각각 노출되도록 배치하고, 상기 몰드에 절연성 수지를 주입하여 제조될 수 있다.
상기 하부 케이스(11a)의 외부면에 노출된 제1 영역은 외부 전기회로와 연결하기 위한 외부 접속 영역으로 제공되며, 상기 수납공간의 내부면에 노출된 제2 영역은 전기 이중층 캐패시터 셀(20)의 집전체(23a,23b)에 연결하기 위한 내부 접속 영역으로 제공된다.
상기 하부 케이스(11a)의 수납공간에는 전기 이중층 캐패시터 셀(20)이 탑재된다. 상기 전기 이중층 캐패시터 셀(20)은 제1 및 제2 집전체(23a,23b), 상기 제1 및 제2 집전체(23a,23b)와 각각 연결된 제1 및 제2 전극(24a,24b), 상기 제1 및 제2 분극성 전극(24a,24b) 사이에 형성되는 분리막(25)을 포함할 수 있다.
본 실시형태에 사용된 전기 이중충 캐패시터 셀(20)은 다양한 다른 형태의 셀로 대체될 수 있다. 예를 들어, 공간 활용도가 높아 다층 구조의 전기 이중층 캐패시터 셀 또는 권취형 전기 이중층 캐패시터 셀 등의 다른 공지된 형태의 셀이 사용될 수 있다.
본 실시형태에서, 전기 이중층 캐패시터 셀(20)은 상기 제1 및 제2 집전체(23a, 23b)에 의하여 제1 및 제2 외부단자(12a, 12b)와 전기적으로 연결된다. 여기서, 상기 제1 및 제2 집전체(23a, 23b)는 상기 제1 및 제2 외부단자(12a, 12b)와 전기적으로 연결되도록 그 형상 및 구조가 적절히 변경될 수 있다.
상기 하부 케이스(11a)의 수납공간에 배치되는 전기 이중층 캐패시터 셀(20)은 상기 제1 및 제2 외부 단자(12a,12b) 중 상기 수납공간으로 제공된 영역에 전기적으로 연결된다.
본 실시형태에 채용된 상부 캡(11b)은 상기 수납공간을 덮도록 상기 하부 케이스(11a)의 측벽 상단에 배치된다. 도1에 도시된 바와 같이, 상기 하부 케이스(11a)의 측벽상단은 내부를 향해 단차진 걸림턱(13)과 같은 구조를 갖는다. 이와 대응되도록 도2에 도시된 바와 같이, 상기 상부 캡(11b)은 상기 하부 케이스(11a)의 측벽상단의 걸림턱에 안착될 수 있는 걸림돌기(17)를 갖는다.
본 실시형태에서, 상기 하부 케이스(11a)와 상기 상부 캡(11b)은 서로 대응되는 위치에 대응되는 형상을 갖는 걸림턱(13)과 걸림돌기(17)가 형성된 예로 도시되어 있으나, 이와 반대로, 즉 하부 케이스(11a)가 걸림돌기를 갖고, 이에 대응되도록 상부 캡(11b)이 걸림턱을 가질 수도 있다. 물론 이에 한정되지 않고, 상부 캡의 위치를 적절히 지정하기 위한 안착구조라면 다양한 다른 공지된 걸림구조가 채 용될 수 있을 것이다.
본 실시형태에 채용된 상부 캡(11b)은 걸림돌기(17)의 내측에 그 걸림돌기(17)를 따라 형성된 차단벽(18)을 갖는다. 상기 차단벽(18)은 상부 캡(11a)과 동일한 수지로 이루어진 단일한 사출성형체일 수 있다.
상기 차단벽(18)은 하향으로 연장된 형태를 가지며, 바람직하게 도2에 도시된 바와 같이, 걸림돌기(17)보다 아래로 연장될 수 있다. 즉, 걸림돌기와 걸림턱이 융착되는 과정에서 분극성 전극(24a,24b)으로부터 유출되는 전해액에 의해 방해될 수 있다. 특히, 초음파에 의한 융착시에 진동에 의해 전해액과 접촉될 가능성이 높아져 융착 방해문제가 심각해진다. 연장된 차단벽(18)은 이러한 전해액이 융착부분에 이르는 것을 효과적으로 차단시킬 수 있다.
결과적으로, 칩형 전기 이중층 캐패시터 셀(20)의 수명뿐만 아니라 에이징(aging), 솔더링 리플로우(soldering reflow)나 프루팅(floating) 특성과 같은 장기 신뢰성 특성도 효과적으로 향상시키는데 기여할 수 있다.
본 실시형태에서, 상기 제1 및 제2 외부단자(12a, 12b)는 상기 하부 케이스(11a)의 동일한 면에 형성될 수 있다. 상기 동일한 면은 상기 칩형 전기 이중층 캐패시터(10)의 실장면으로 제공될 수 있으므로, 추가 구조물 없이 그 구조 자체로 용이하게 표면실장을 실현시킬 수 있다.
도1에 도시된 바와 같이, 상기 제1 및 제2 외부 단자(12a,12b)는 그 동일한 면의 양 모서리에서 그 모서리에 연결되는 양 측면으로 확장된 형태를 가질 수 있다. 따라서, 상기 칩형 전기 이중층 캐패시터(10)는, 표면 실장되는 상태에서도, 인접한 측면으로 확장된 제1 및 제2 외부단자(12a,12b)의 영역을 통해서 성능 테스트를 실시할 수 있다는 장점을 갖는다.
도3a 내지 도3d는 본 발명에 따른 칩형 전기 이중층 캐패시터 제조방법의 일예를 설명하기 위한 공정별 단면도이다.
도3a에 도시된 바와 같이, 상부가 개방된 수납공간을 제공하며, 상기 수납공간을 둘러싸는 측벽 상단을 따라 형성된 제1 걸림구조(33)를 구비한 하부 케이스(31a)를 마련하는 공정부터 시작된다.
상기 하부 케이스(31a)는 각각 수납공간의 내부면과 외부면 모두에 노출된 영역을 갖도록 인서트 성형된 제1 및 제2 외부 단자(32a,32b)를 포함한다. 상기 제1 걸림구조(33)는 도1에 도시된 형태와 유사하게, 내부 공간을 향해 단차진 걸림턱일 수 있다.
상기 하부 케이스(31a)를 구성하는 절연성 수지는 본 칩형 전기 이중층 캐패시터의 높은 표면실장온도(예, 약 240∼270℃ 정도)에서도 내부구조의 변형을 방지할 수 있는 물질이 채용될 수 있다. 예를 들어, 폴리페닐렌 설파이 드(polyphenylene sulfide, PPS) 또는 액정 고분자(liquid crystal polymer, LCP)일 수 있다.
이어, 도3b에 도시된 바와 같이, 상기 수납공간에 전기 이중층 캐패시터 셀(40)을 실장하고, 상기 제1 및 제2 외부 단자(32a,32b) 중 상기 내부면에 노출된 영역에 각각 전기적으로 연결한다.
상기 전기 이중층 캐패시터 셀(40)은 제1 및 제2 집전체(43a,43b), 상기 제1 및 제2 집전체(43a,43b)에 각각 연결된 제1 및 제2 분극성 전극(44a,44b), 상기 제1 및 제2 분극성 전극(44a,44b) 사이에 형성되는 분리막(45)을 포함할 수 있다.
상기 제1 및 제2 집전체(43a,43b)는 동박과 같은 금속박일 수 있다. 한편, 상기 제1 및 제2 분극성 전극(44a,44b)은 분극성 전극 재료를 사용할 수 있으며, 주로 비표면적이 비교적 높은 활성탄 등을 이용할 수 있다. 상기 제1 및 제2 분극성 전극(44a,44b)은 분말 활성탄을 주재료로 한 전극 물질을 고체 상태의 시트로 제조되거나 상기 제1 및 제2 집전체(43a,43b) 상에 전극 물질 슬러리를 고착시켜 제조될 수 있다.
상기 분리막(45)은 이온의 투과가 가능하도록 다공성 물질로 이루어질 수 있다. 이에 제한되는 것은 아니나 예를 들면, 폴리프로필렌, 폴리에틸렌, 또는 유리섬유 등의 다공성 물질을 사용할 수 있다.
상기 전기 이중층 캐패시터 셀(40)과 상기 제1 및 제2 외부 단자(32a, 32b)의 연결은 용접 또는 초음파 융착에 의할 수 있다. 이에 제한되는 것은 아니나, 용 접은 저항 용접 또는 아크 용접을 이용할 수 있다. 상기 제1 및 제2 외부단자(32a, 32b) 중 하부 케이스(31a)의 외부면으로 노출되는 영역은 전기 이중층 캐패시터 셀(40)을 외부 전원과 전기적으로 연결한다.
다음으로, 도3c에 도시된 바와 같이, 상기 하부 케이스(31a)의 수납공간이 덮이도록 상부 캡(31b)을 상기 하부 케이스(31a) 상에 배치한다.
상기 상부 캡(31b)은 상기 제1 걸림구조(33)에 대응되는 모서리 인접영역을 따라 형성되며 상기 제1 걸림구조(33)와 대응되는 형상을 갖는 제2 걸림구조(37)를 구비한다. 상기 제2 걸림구조(37)는 도1에 도시된 형태와 유사하게, 걸림돌기일 수 있다. 또한, 상기 상부 캡(31b)은 상기 제2 걸림구조(37)를 따라 그 내측에 형성되며 하향 연장된 차단벽(38)을 더 포함한다. 바람직하게, 본 실시형태와 같이, 상기 차단벽(38)은 융착되는 지점보다 낮은 위치까지 하향 연장된다.
상기 차단벽(38)은 도4에 도시된 부분 확대도와 같이, 상기 제2 걸림구조(37)로부터 이격되도록 형성될 수 있다. 상기 걸림돌기(38) 단부에 마련된 융착부(37a)가 상기 걸림턱(33)과 접한 면에서 융착되어 얻어질 수 있다. 상기 융착부(37a)는 초음파 등의 융착공정시 제공되는 요인에 의해 용융되어 상부 캡(41b)과 하부 케이스(41a)을 접합시킬 수 있다.
이어, 도3d에 도시된 바와 같이, 상기 하부 케이스(31a)의 수납공간이 상기 상부 캡(31b)에 의해 밀폐되도록 상기 제1 및 제2 걸림구조(33,37)가 서로 접하는 부분을 융착한다.
앞서 설명한 바와 같이, 바람직하게, 상기 융착하는 단계는, 초음파 융착공정에 의해 수행될 수 있다. 특히, 초음파를 적용할 경우에, 진동에 의해 분극성 전극에 함침되었던 전해액이 유출되고, 그 유출된 전해액(I)으로 인해 융착부분(37a')이 오염되어 완전한 실링을 방해할 수 있으나, 본 실시형태에서는 차단벽(38)에 의해 이러한 전해액에 의한 오염을 효과적으로 방지할 수 있다.
도5는 본 발명의 다른 실시형태에 따른 칩형 전기 이중층 캐패시터를 나타내는 측단면도이다.
도5를 참조하면, 본 실시 형태에 따른 칩형 전기 이중층 캐패시터(50)는, 내부에 수납공간을 갖는 하부 케이스(51a)와 상기 하부 케이스(51a)의 수납 공간에 배치되는 전기 이중층 캐패시터 셀(60)과 상기 하부 케이스(51a)의 수납공간을 덮는 상부 캡(51b)을 포함한다.
상기 하부 케이스(51a)는, 절연성 수지로 이루어질 수 있으며, 외부면과 내부면에 각각 노출되도록 상기 제1 및 제2 외부 단자(52a,52b)와 함께 인서트 성형된다.
상기 하부 케이스(51a)의 수납공간에는 전기 이중층 캐패시터 셀(60)이 탑재 된다. 상기 전기 이중층 캐패시터 셀(60)은 제1 및 제2 집전체(63a,63b), 상기 제1 및 제2 집전체(63a,63b)와 각각 연결된 제1 및 제2 분극성 전극(64a,64b), 상기 제1 및 제2 분극성 전극(64a,64b) 사이에 형성되는 분리막(65)을 포함할 수 있다.
본 실시형태에서, 전기 이중층 캐패시터 셀(60)은 상기 제1 및 제2 집전체(63a, 63b)에 의하여 제1 및 제2 외부단자(52a, 52b)와 전기적으로 연결된다. 상기 하부 케이스(51a)의 수납공간에 배치되는 전기 이중층 캐패시터 셀(60)은 상기 제1 및 제2 외부 단자(52a,52b) 중 상기 수납공간으로 제공된 영역에 전기적으로 연결된다.
본 실시형태에 채용된 상부 캡(51b)은 상기 수납공간을 덮도록 상기 하부 케이스(51a)의 측벽 상단에 배치된다. 상기 하부 케이스(51a)의 측벽상단은 내부를 향해 단차진 걸림턱(53)을 갖는다. 또한, 상기 상부 캡(51b)은 상기 하부 케이스(51a)의 걸림턱(53)에 안착될 수 있는 걸림돌기(57)를 갖는다.
상기 상부 캡(51b)은 걸림돌기(57)의 내측에 그 걸림돌기(57)를 따라 형성된 차단벽(58)을 갖는다. 본 실시형태에 채용된 차단벽(58)은 상기 차단벽(58)은 하향으로 연장된 형태를 갖는다. 상기 차단벽(58)은 전기 이중층 캐패시터 셀(60)에 대응하는 위치에 형성되어 융착 후에 상기 전기 이중층 캐패시터 셀(60)의 상면에 압착시킬 수 있다. 이를 위해서, 상부 캡(51b)을 배치한 후에 융착하는 단계에서, 상부 캡(51b)을 소정의 압력으로 누른 상태에서 융착공정을 실시한다. 이 경우에, 전 기 이중층 캐패시터 셀(60)은 소정의 압력으로 눌려진 상태이므로, 제품의 용량이 증가할 뿐만 아니라 저항이 감소될 수 있다.
또한, 차단벽(58)으로 인해 걸림돌기와 걸림턱이 융착되는 부분이 분극성 전극(64a,64b)으로부터 유출되는 전해액에 의해 오염되는 것을 효과적으로 방지할 수 있다. 결과적으로, 칩형 전기 이중층 캐패시터 셀(20)의 수명뿐만 아니라 에이징(aging), 솔더링 리플로우(soldering reflow)나 프루팅(floating) 특성과 같은 장기 신뢰성 특성도 효과적으로 향상시키는데 기여할 수 있다.
본 발명은 상술한 실시 형태 및 첨부된 도면에 의해 한정되는 것이 아니며, 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
도1은 본 발명의 일 실시형태에 따른 칩형 전기 이중층 캐패시터를 나타내는 분해사시도이다.
도2는 도1에 도시된 칩형 전기 이중층 캐패시터에 채용되는 상부 캡을 나타내는 개략 사시도이다.
도3a 내지 도3d는 본 발명에 따른 칩형 전기 이중층 캐패시터 제조방법의 일예를 설명하기 위한 공정별 단면도이다.
도4는 도3c에 도시된 단면도에서 A영역을 확대하여 도시한 부분 확대도이다.
도5는 도3d에 도시된 단면도에서 B영역을 확대하여 도시한 부분 확대도이다.
도6은 본 발명의 다른 실시형태에 따른 칩형 전기 이중층 캐패시터를 나타내는 측단면도이다.

Claims (19)

  1. 상부가 개방된 수납공간을 제공하며, 상기 수납공간을 둘러싸는 측벽 상단을 따라 형성된 제1 걸림구조를 구비한 하부 케이스;
    상기 수납공간을 덮도록 상기 하부 케이스 상에 배치되며, 상기 제1 걸림구조에 대응되는 모서리 인접영역을 따라 형성되며 상기 제1 걸림구조와 대응되는 형상을 갖는 제2 걸림구조를 구비한 상부 캡;
    상기 하부 케이스의 외부면에 외부 접속을 위해서 노출된 제1 영역과, 상기 수납공간의 내부면에 내부 접속을 위해서 노출된 제2 영역을 가지며, 상기 하부 케이스에 인서트 성형된 제1 및 제2 외부 단자; 및
    상기 수납공간에 실장되며, 상기 제1 및 제2 외부 단자의 제2 영역에 전기적으로 연결된 전기 이중층 캐패시터 셀;을 포함하며,
    상기 하부 케이스의 수납공간이 상기 상부 캡에 의해 밀폐되도록 상기 제1 및 제2 걸림구조는 서로 융착된 부분을 가지며, 상기 상부 캡은 상기 제2 걸림구조를 따라 그 내측에 형성되며 하향 연장된 차단벽을 갖는 것을 특징으로 하는 칩형 전기 이중층 캐패시터.
  2. 제1항에 있어서,
    상기 차단벽은 상기 융착된 접촉영역보다 낮은 위치까지 하향 연장된 것을 특징으로 하는 칩형 전기 이중층 캐패시터.
  3. 제1항 또는 제2항에 있어서,
    상기 차단벽은 상기 제2 걸림구조로부터 이격되도록 형성된 것을 특징으로 하는 칩형 전기 이중층 캐패시터.
  4. 제1항에 있어서,
    상기 차단벽은 상기 수납공간에 실장된 상기 전기 이중층 캐패시터 셀의 상면에 압착되도록 형성된 것을 특징으로 하는 칩형 전기 이중층 캐패시터.
  5. 제1항에 있어서,
    상기 제1 걸림구조는 상기 수납공간을 향해 형성된 단차를 갖는 걸림턱이며,
    상기 제2 걸림구조는 상기 걸림턱에 대응되는 걸림돌기인 것을 특징으로 하는 칩형 전기 이중층 캐패시터.
  6. 제5항에 있어서,
    상기 융착된 부분은, 상기 걸림돌기 단부에 마련된 융착부가 상기 걸림턱과 접한 면에서 융착되어 얻어지는 것을 특징으로 하는 칩형 전기 이중층 캐패시터.
  7. 제1항에 있어서,
    상기 제1 및 제2 외부 단자의 제1 영역은 상기 하부 케이스의 동일한 외부면에 노출되며,
    상기 동일한 외부면은 상기 칩형 전기 이중층 캐패시터의 실장면으로 제공되는 것을 특징으로 하는 칩형 전기 이중층 캐패시터.
  8. 제7항에 있어서,
    상기 제1 및 제2 외부 단자의 제2 영역은 상기 실장면에 접하는 측면으로 연장된 것을 특징으로 하는 칩형 전기 이중층 캐패시터.
  9. 제1항에 있어서,
    상기 전기 이중층 캐패시터 셀은 상기 제1 및 제2 외부단자의 제2 영역에 용접 또는 초음파 융착에 의하여 전기적으로 연결된 것을 특징으로 하는 칩형 전기 이중층 캐패시터.
  10. 상부가 개방된 수납공간을 제공하며, 상기 수납공간을 둘러싸는 측벽 상단을 따라 형성된 제1 걸림구조를 구비하며, 각각 수납공간의 내부면과 외부면 모두에 노출된 영역을 갖도록 인서트 성형된 제1 및 제2 외부 단자를 갖는 하부 케이스를 마련하는 단계;
    상기 수납공간에 전기 이중층 캐패시터 셀을 실장하고, 상기 내부면에 노출된 상기 제1 및 제2 외부 단자영역에 각각 전기적으로 연결하는 단계;
    상기 제1 걸림구조에 대응되는 모서리 인접영역을 따라 형성되며 상기 제1 걸림구조와 대응되는 형상을 갖는 제2 걸림구조를 구비한 상부 캡을 상기 하부 케이스 상에 배치하는 단계; 및
    상기 하부 케이스의 수납공간이 상기 상부 캡에 의해 밀폐되도록 상기 제1 및 제2 걸림구조가 서로 접하는 부분을 융착하는 단계를 포함하며,
    상기 상부 캡은 상기 제2 걸림구조를 따라 그 내측에 형성되며 하향 연장된 차단벽을 더 포함하는 것을 특징으로 하는 칩형 전기 이중층 캐패시터 제조방법.
  11. 제10항에 있어서,
    상기 차단벽은 상기 융착된 접촉영역보다 낮은 위치까지 하향 연장된 것을 특징으로 하는 칩형 전기 이중층 캐패시터 제조방법.
  12. 제10항 또는 제11항에 있어서,
    상기 차단벽은 상기 제2 걸림구조로부터 이격되도록 형성된 것을 특징으로 하는 칩형 전기 이중층 캐패시터 제조방법.
  13. 제10항에 있어서,
    상기 융착하는 단계는 상기 차단벽에 의해 상기 수납공간에 실장된 상기 전기 이중층 캐패시터 셀의 상면에 압착시킨 상태에서 실행되는 것을 특징으로 하는 칩형 전기 이중층 캐패시터 제조방법.
  14. 제10항에 있어서,
    상기 제1 걸림구조는 상기 수납공간을 향해 형성된 단차를 갖는 걸림턱이며,
    상기 제2 걸림구조는 상기 걸림턱에 대응되는 걸림돌기인 것을 특징으로 하는 칩형 전기 이중층 캐패시터 제조방법.
  15. 제14항에 있어서,
    상기 융착하는 단계에서, 상기 걸림돌기 단부에 마련된 융착부가 상기 걸림턱과 접한 면에서 융착되는 것을 특징으로 하는 칩형 전기 이중층 캐패시터 제조방법.
  16. 제10항에 있어서,
    상기 융착하는 단계는, 초음파 융착공정에 의해 수행되는 것을 특징으로 하는 칩형 전기 이중층 캐패시터 제조방법.
  17. 제10항에 있어서,
    상기 제1 및 제2 외부 단자의 제1 영역은 상기 하부 케이스의 동일한 외부면에 노출되며,
    상기 동일한 외부면은 상기 칩형 전기 이중층 캐패시터의 실장면으로 제공되는 것을 특징으로 하는 칩형 전기 이중층 캐패시터 제조방법.
  18. 제16항에 있어서,
    상기 제1 및 제2 외부 단자의 제2 영역은 상기 실장면에 접하는 측면으로 연장된 것을 특징으로 하는 칩형 전기 이중층 캐패시터 제조방법.
  19. 제10항에 있어서,
    상기 전기 이중층 캐패시터 셀을 전기적으로 연결하는 단계는 용접 또는 초음파 융착에 의하여 수행되는 것을 특징으로 하는 칩형 전기 이중층 캐패시터 제조방법.
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