KR20110035683A - 플라즈마 디스플레이 장치 - Google Patents

플라즈마 디스플레이 장치 Download PDF

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KR20110035683A
KR20110035683A KR1020090093496A KR20090093496A KR20110035683A KR 20110035683 A KR20110035683 A KR 20110035683A KR 1020090093496 A KR1020090093496 A KR 1020090093496A KR 20090093496 A KR20090093496 A KR 20090093496A KR 20110035683 A KR20110035683 A KR 20110035683A
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Abstract

본 발명은 어드레스 버퍼 보드 어셈블리의 제거/축소에 따라 PDP에 형성되는 전원라인의 임피던스를 줄이는 플라즈마 디스플레이 장치에 관한 것이다.
본 발명의 플라즈마 디스플레이 장치는, 복수의 전극들을 포함하는 플라즈마 디스플레이 패널(PDP), 상기 PDP를 구동하기 위한 인쇄회로 보드 어셈블리(PBA), 및 제1 면으로 상기 PDP를 지지하고 제2 면에 상기 PBA가 장착되는 샤시 베이스를 포함하며, 상기 PDP는, 상기 PDP의 단부에 연속적으로 형성되는 신호라인들과 전원라인, 상기 신호라인들 및 상기 전원라인의 내측에서 상기 전극들에 연결되는 전극단자들, 상기 전극단자들의 일측에 배치되어 상기 신호라인들에 연결되는 신호라인단자들, 상기 신호라인단자들 및 상기 전극단자들의 적어도 일측에 형성되는 얼라인 마크, 및 상기 얼라인 마크 외곽에 배치되어 상기 전원라인에 일측으로 연결되어 전원을 공급하는 전원단자를 포함한다.
Figure P1020090093496
신호라인, 전원라인, 신호라인단자, 전원단자, 얼라인 마크

Description

플라즈마 디스플레이 장치 {PLASMA DISPLAY DEVICE}
본 발명은 어드레스 버퍼 보드 어셈블리를 제거/축소하고, 이 제거/축소로 인하여 발생되는 구성들 중 일부를 플라즈마 디스플레이 패널(PDP: Plasma Display Panel)에 형성하는 경우, PDP에 형성된 전원라인의 임피던스를 줄이는 플라즈마 디스플레이 장치에 관한 것이다.
일반적으로 플라즈마 디스플레이 장치는 영상을 표시하는 PDP, PDP를 지지하는 샤시 베이스, 및 샤시 베이스에 장착되는 복수의 인쇄회로 보드 어셈블리들(PBA: Printed circuit Board Assembly)을 포함한다.
PBA들 중, 어드레스 버퍼 보드 어셈블리는 전원 보드 어셈블리 및 로직 보드 어셈블리로부터 전압 및 제어신호를 받아서 PDP에 구비되는 어드레스전극들에 인가하도록 유연회로, 즉 예를 들면, 테이프 케리어 패키지(TCP: Tape Carrier Package)를 통하여 어드레스전극에 연결된다.
전원 보드 어셈블리는 어드레스전압을 어드레스 버퍼 보드 어셈블리에 인가하고, 로직 보드 어셈블리는 드라이버IC 동작전압, 드라이버IC 제어신호, 클록신호 및 어드레스 데이터신호 등을 어드레스 버퍼 보드 어셈블리에 인가하며, 이 신호들 에 따라 어드레스 버퍼 보드 어셈블리는 선택된 어드레스전극들을 제어한다.
플라즈마 디스플레이 장치에서 구성을 단순하게 하고, 제조 비용을 줄이기 위하여, 어드레스 버퍼 보드 어셈블리를 제거하거나 축소할 필요성이 제기된다. 이때, 제거/축소된 기능의 구성 및 제거/축소로 인하여 발생되는 구성들은 플라즈마 디스플레이 장치에 재구성된다.
본 발명의 일 실시예는 어드레스 버퍼 보드 어셈블리의 제거/축소에 따라 PDP에 형성되는 전원라인의 임피던스를 줄이는 플라즈마 디스플레이 장치에 관한 것이다.
본 발명의 일 실시예는 전원라인에 연결되는 전원단자의 폭을 증대시켜 임피던스를 줄이는 플라즈마 디스플레이 장치에 관한 것이다.
본 발명의 일 실시예에 따르면, 플라즈마 디스플레이 장치는, 복수의 전극들을 포함하는 플라즈마 디스플레이 패널(PDP), 상기 PDP를 구동하기 위한 인쇄회로 보드 어셈블리(PBA), 및 제1 면으로 상기 PDP를 지지하고 제2 면에 상기 PBA가 장착되는 샤시 베이스를 포함하며, 상기 PDP는, 상기 PDP의 단부에 연속적으로 형성되는 신호라인들과 전원라인, 상기 신호라인들 및 상기 전원라인의 내측에서 상기 전극들에 연결되는 전극단자들, 상기 전극단자들의 일측에 배치되어 상기 신호라인들에 연결되는 신호라인단자들, 상기 신호라인단자들 및 상기 전극단자들의 적어도 일측에 형성되는 얼라인 마크, 및 상기 얼라인 마크 외곽에 배치되어 상기 전원라인에 일측으로 연결되어 전원을 공급하는 전원단자를 포함한다.
일 실시예의 플라즈마 디스플레이 장치는, 일측으로 상기 PBA 에 연결되고, 다른 일측으로 상기 신호라인들과 상기 전원라인에 연결되는 인터페이스 유연회로, 및 일측으로 상기 신호라인단자들과 상기 전원단자에 연결되고, 다른 일측으로 상기 전극단자들에 연결되는 드라이버IC를 실장한 유연회로를 더 포함할 수 있다.
상기 전극단자들은 상기 유연회로에 복수로 대응하여 단자군을 형성하며, 상기 단자군은 상기 제1 방향을 따라 복수로 배치되고, 상기 전원단자는 이웃하는 1쌍의 상기 단자군들 사이에서 일체로 형성될 수 있다.
상기 얼라인 마크는 상기 단자군의 양측에 형성될 수 있다.
상기 전극단자들, 상기 신호라인단자들 및 상기 얼라인 마크는, 상기 제1 방향과 교차하는 제2 방향으로 신장되며, 상기 제2 방향으로 서로 동일한 길이를 가질 수 있다.
상기 전원단자는, 상기 전극단자들, 상기 신호라인단자들 및 상기 얼라인 마크 보다 상기 제2 방향으로 더 길게 신장될 수 있다.
상기 전원단자는, 상기 전극단자들, 상기 신호라인단자들 및 상기 얼라인 마크보다 상기 제1 방향으로 더 큰 폭을 가질 수 있다.
본 발명의 일 실시예에 따른 플라즈마 디스플레이 장치는, 전면기판, 배면기판, 상기 전면기판과 상기 배면기판 사이에 복수의 전극들과 상기 복수의 전극들로부터 이격되어 상기 배면기판에 형성되는 신호라인들, 전원라인, 전극단자들, 신호 라인단자들, 얼라인 마크 및 전원단자를 포함하는 플라즈마 디스플레이 패널, 상기 배면기판에 인접하는 샤시 베이스, 및 상기 샤시 베이스에 장착되는 복수의 PBA를 포함하고, 상기 신호라인들과 상기 전원라인은 상기 PDP의 단부에 연속적으로 형성되고, 상기 전극단자들은 상기 신호라인들 및 상기 전원라인의 내측에서, 상기 전극들에 연결되며, 상기 신호라인단자들은 상기 전극단자들의 일측에 배치되어 상기 신호라인들에 연결되고, 상기 얼라인 마크는 상기 신호라인단자들 및 상기 전극단자들의 적어도 일측에 형성되며, 상기 전원단자는 상기 얼라인 마크 외곽에 배치되어, 상기 전원라인에 일측으로 연결되어 전원을 공급한다.
상기 전극단자들은, 상기 유연회로에 복수로 대응하여 단자군을 형성하며, 상기 단자군은 상기 제1 방향을 따라 복수로 배치되고, 상기 얼라인 마크는 상기 단자군의 양측에 형성되며, 상기 전원단자는 이웃하는 상기 얼라인 마크들 사이에서 일체로 형성될 수 있다.
상기 전극단자들, 상기 신호라인단자 및 상기 얼라인 마크는 각각 상기 제1 방향과 교차하는 제2 방향을 따라 신장되는 제1 길이를 가지며, 상기 전원단자는 상기 제2 방향을 따라 상기 제1 길이보다 긴 제2 길이를 가질 수 있다.
상기 전극단자들과 상기 신호라인단자들은 각각 상기 제1 방향을 따라 제1 폭을 가지며, 상기 얼라인 마크는 상기 제1 방향을 따라 상기 제1 폭보다 큰 제2 폭을 가지고, 상기 전원단자는 상기 제1 방향을 따라 상기 제2 폭보다 큰 제3 폭을 가질 수 있다.
상기 전원단자는 상기 제1 방향의 양측에 상기 인터페이스 유연회로와 상기 유연회로를 연결하는 제1 전원단자를 포함할 수 있다.
상기 전원단자는, 상기 제1 방향의 양측에 인접하는 1쌍의 상기 유연회로 각각을 연결하는 제2 전원단자를 포함할 수 있다.
본 발명의 일 실시예에 따르면 어드레스 버퍼 보드 어셈블리의 제거/축소에 따라 PDP의 단부에 형성한 전원라인의 폭을 증대하므로 전원라인의 임피던스가 줄어든다. 또한. 전원라인에 연결된 전원단자의 폭이 증대되므로 전원라인 및 전원단자의 임피던스가 줄어든다.
즉, 전원라인에 연결되는 전원단자를 어드레스전극단자들 양측에 배치되는 얼라인 마크의 외곽에 배치하므로 전원단자의 폭이 증가될 수 있고, 이 큰 폭으로 인하여, 전원라인 및 전원단자의 임피던스가 줄어든다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다. 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 동일 또는 유사한 구성요소에 대해서는 동일한 참조부호를 붙였다.
도1은 본 발명의 제1 실시예에 따른 플라즈마 디스플레이 장치를 분해하여 개략적으로 나타내는 사시도이다. 도1을 보면, 제1 실시예의 플라즈마 디스플레이 장치(100)는 기체방전을 이용하여 화상을 표시하는 PDP(10), 방열시트(20), 샤시 베이스(30) 및 인쇄회로 보드 어셈블리들(PBA)(40)을 포함한다.
도2는 도1의 Ⅱ-Ⅱ 선을 따라 잘라서 나타내는 단면도이다. 도2를 보고, PDP(10)를 개략적으로 설명하면, PDP(10)는 글라스로 이루어지는 배면기판(11)과 전면기판(12) 및 배면기판(11)과 전면기판(12) 사이에서 기체방전을 발생시키기 위한 전극들, 예를 들면, 유지전극들과 주사전극들(미도시) 및 어드레스전극들(13)을 포함한다.
방열시트(20)는 PDP(10)와 샤시 베이스(30) 사이에 구비되어, 기체방전으로 PDP(10)에서 발생되는 열을 신속하게 확산한다. 샤시 베이스(30)는 방열시트(20)를 사이에 두고, 양면 테이프(21)로 PDP(10)의 배면기판(11)에 부착되어 PDP(10)를 지지한다.
다시 도1을 보면, PBA들(40)은 PDP(10)를 구동할 수 있도록 구성되어, 각각 PDP(10)에 전기적으로 연결(미도시)된다. PBA들(40)은 PDP(10)를 구동하는 기능들을 각각 분담하여 수행하며, 이를 위하여 복수 개를 형성한다. 예를 들면, PBA들(40)은 유지 보드 어셈블리(41), 주사 보드 어셈블리(42), 통합보드 어셈블리(43) 및 전원 보드 어셈블리(44)를 포함한다.
유지 보드 어셈블리(41)는 유연회로로 유지전극들에 연결되어(미도시) 유지전극들을 제어한다. 주사 보드 어셈블리(42)는 유연회로로 주사전극들에 연결되어(미도시) 주사전극들을 제어한다. 통합보드 어셈블리(43)는 외부로부터 영상 신호를 수신하여, 어드레스전극(13)과 유지전극 및 주사전극의 구동에 필요한 각각의 제어 신호를 생성하여 해당 보드 어셈블리들에 선택적으로 인가한다. 전원 보드 어셈블리(44)는 각 보드 어셈블리들의 구동에 필요한 전원을 공급한다.
종래기술과 달리, 제1 실시예는 어드레스전극들(13)을 제어하는 어드레스 버퍼 보드 어셈블리를 별도로 구비하지 않는다. 즉 PBA들(40)은 어드레스 버퍼 보드 어셈블리를 포함하지 않는다.
다시 도2를 보면, PDP(10)는 샤시 베이스(30)의 제1 면, 즉 전면에 부착되고, PBA들(40)은 샤시 베이스(30)의 제2 면, 즉 배면에 장착된다. 복수의 PBA들(40)(도2에서 통합보드 어셈블리(43)가 예시됨) 각각은 샤시 베이스(30)에 복수로 구비되는 보스들(31)에 놓여지고, 세트 스크류(32)를 체결함으로써, 샤시 베이스(30)에 장착된다.
이와 같이, 어드레스 버퍼 보드 어셈블리가 제거되므로 어드레스 버퍼 보드 어셈블리에서 담당하던 기능들에 관련하는 구성들은 종래의 로직 보드 어셈블리에 재구성된다. 결과적으로, 어드레스 버퍼 보드 어셈블리와 로직 보드 어셈블리의 기능을 포함하는 통합보드 어셈블리(43)가 완성된다.
어드레스 버퍼 보드 어셈블리가 구비된 종래기술과 제1 실시예를 비교할 때, 제1 실시예서도, 어드레스전극(13)은 원활히 제어되어야 한다. 이를 위하여, PDP(10)는 단부에 형성되어 연결되는 신호라인들(61)과 전원라인(62)을 포함한다. 인터페이스 유연회로(71)는 통합보드 어셈블리(43)를 신호라인들(61)과 전원라인(62)에 연결한다(도3 및 도4 참조). 또한, 인터페이스 유연회로(71)는 통합보드 어셈블리(43)에 커넥터(미도시)로 연결될 수 있고, 열압착으로 직접 연결될 수 있 으며, 신호라인들(61)과 전원라인(62)에 열압착으로 직접 연결된다.
도3은 도1의 PDP의 정면 측에서 나타내는 사시도이고, 도4는 도3의 PDP의 단부에 형성된 신호라인들과 전원라인을 유연회로와 인터페이스 유연회로에 연결하는 상태를 나타내는 평면도이다. 도3 및 도4를 보면, 신호라인들(61) 및 전원라인(62)은 PDP(10)의 미사용 영역인, 보다 구체적으로 보면, 배면기판(11)의 미사용 영역인 단부에 형성된다.
신호라인들(61)과 전원라인(62) 및 인터페이스 유연회로(71)는 어드레스전극(13)의 제어 기능을 포함하고 있는 통합보드 어셈블리(43)와 어드레스전극(13)을 전기적으로 연결 가능하게 한다. 또한 TCP(72)는 드라이버IC(73)를 실장하여, 일측으로 신호라인들(61) 및 전원라인(62)에 연결되고 다른 일측으로 어드레스전극들(13)에 연결된다. 실제로, TCP(72)는 전극단자들(18)에 연결되고, 이를 통하여 어드레스전극들(13)에 연결된다.
따라서 인터페이스 유연회로(71)는 통합보드 어셈블리(43)의 제어신호 및 전원을 신호라인들(61)과 전원라인(62)에 각각 인가한다. TCP(72)는 신호라인들(61) 및 전원라인(62)에 인가된 제어신호 및 전원을 드라이버IC(73)에 인가하고, 드라이버IC(73)에서 발생된 제어신호들 및 어드레스전압을 어드레스전극들(13)에 선택적으로 인가한다. 이와 같이, 어드레스전극들(13)은 통합보드 어셈블리(43) 및 드라이버IC(73)에 의하여 제어될 수 있다.
인터페이스 유연회로(71)가 신호라인들(61) 및 전원라인(62)에 연결하는 구조, TCP(72)가 신호라인들(61), 전원라인(62) 및 어드레스전극(13)의 전극단자(18) 에 연결하는 구조에 대하여, 각각 도5 및 도6을 참조하여, 구체적으로 설명한다.
다시 도4를 참조하면, PDP(10)는 전극단자들(18), 신호라인들(61)에 연결되는 신호라인단자들(611), 얼라인 마크(63) 및 전원단자(64)을 포함한다. 전원단자(64)는 전원라인(62)에 전기적으로 연결되어, 전원라인(62)으로부터 공급되는 전원을 TCP(72) 및 드라이버IC(73)에 인가한다. 전원라인(62) 및 전원단자(64)로 공급되는 전원은 드라이버IC(73) 및 TCP(72)에서 어드레스전압으로 제어되어 어드레스전극(13)에 인가된다.
전원라인(62)은 어드레스전압으로 공급될 전원을 공급하므로, 드라이버IC(73) 동작전압, 드라이버IC(73) 제어신호, 클록신호 및 어드레스 데이터신호를 공급하는 신호라인(61) 보다 고압의 전원을 인가한다. 따라서 전원라인(62)의 임피던스를 줄일 필요가 있다.
도5는 도4의 신호라인들, 전원라인, 얼라인 마크, 전원단자의 배치 및 인터페이스 유연회로의 연결 상태를 나타내는 평면도이다. 도5는 인터페이스 유연회로(71)를 중심으로 나타낸다.
도6은 도4의 신호라인들, 전원라인, 전극단자들, 얼라인 마크, 전원단자의 배치 및 유연회로의 연결 상태를 나타내는 평면도이다. 도6은 드라이버IC(73)를 구비한 TCP(72)를 중심으로 나타낸다.
도5 및 도6을 참조하면, 전극단자들(18)은 TCP들(72) 각각에 복수로 대응하여 단자군(TP)를 형성한다. 단자군들(TP)은 배면기판(11)의 단부에서 x축 방향을 따라 복수로 배치된다. 전원단자(64)는 이웃하는 1쌍의 단자군들(TP) 사이에서 일 체로 형성된다. 또한 얼라인 마크(63)는 단자군들(TP) 각각의 양측에 형성된다.
다시 도4를 참조하면, 전원단자(64)는 인터페이스 유연회로(71)와의 연결 유무에 따라 구분되는 제1, 제2 전원단자들(641, 642)을 포함한다.
도5를 참조하면, 제1 전원단자(641)는 x축 방향의 양측에 인터페이스 유연회로(71)와 TCP(72)를 각각 연결한다.
x축 방향 일측의 제1 전원단자(641)를 예로 들어 설명하면, 제1 전원단자(641)는 인터페이스 유연회로(71)와 TCP(72) 사이에 배치된다. 따라서 얼라인 마크(63)는 제1 전원단자(641)를 사이에 두고 그 양측에 각각 배치되어, 부착시, 인터페이스 유연회로(71) 및 TCP(72)를 얼라인 한다. 제1 전원단자(641)의 양측에 배치되는 얼라인 마크(63) 중 하나는 인터페이스 유연회로(71)에 부착되고, 다른 하나는 TCP(72)에 부착된다. 또한 제1 전원단자(641)는 인터페이스 유연회로(71)에 일측으로 연결되고, TCP(72)에 다른 일측으로 연결된다.
따라서 전원은 인터페이스 유연회로(71), 전원라인(62), 제1 전원단자(641)를 통하여 TCP(72)에 인가된다. 즉 제1 전원단자(641)는 일측으로 인터페이스 유연회로(71)와 전원라인(62) 및 이들 사이의 임피던스를 줄이고, 다른 일측으로 TCP(72)와 전원라인(62) 및 이들 사이의 임피던스를 줄인다.
도6을 참조하면, 제2 전원단자(642)는 x축 방향의 양측에 서로 인접하는 1쌍의 TCP들(72)을 각각 연결한다.
x축 방향 일측의 제2 전원단자(642)를 예로 들어 설명하면, 제2 전원단자(642)는 이웃하는 TCP들(72) 사이에 배치된다. 따라서 얼라인 마크(63)는 제2 전 원단자(642)를 사이에 두고 그 양측에 각각 배치되어, 부착시, 각 TCP(72)를 얼라인 한다. 제2 전원단자(642)의 양측에 배치되는 얼라인 마크(63) 중 하나는 일측 TCP(72)에 부착되고, 다른 하나는 다른측 TCP(72)에 부착된다. 또한 제2 전원단자(642)는 이웃하는 일측 TCP(72)에 일측으로 연결되고, 다른 TCP(72)에 다른 일측으로 연결된다.
따라서 전원은 전원라인(62), 제2 전원단자(642)를 통하여 TCP(72)에 인가된다. 즉, 제2 전원단자(642)는 양측 각각에서 전원라인(62)과 TCP(72) 및 이들 사이의 임피던스를 줄인다.
한편, 전극단자들(18), 신호라인단자들(611) 및 상기 얼라인 마크(63)는 배면기판(11)의 단부에서 y축 방향으로 신장되며, 서로 동일한 길이, 즉 제1 길이(L1)를 가질 수 있다. 전원단자(64)는 배면기판(11)의 단부에 허용되는 면적 범위 내에서 y축 방향을 따라 제1 길이(L1)보다 더 긴 제2 길이(L2)로 형성될 수 있다.
또한, 전극단자들(18) 및 신호라인단자들(611)은 x축 방향으로 동일한 폭, 즉 제1 폭(W1)을 가지며, 얼라인 마크(63)는 제1 폭(W1)보다 큰 제2 폭(W2)으로 형성되어, 인터페이스 유연회로(71) 및 TCP(72) 각각의 얼라인을 용이하게 할 수 있다.
전원단자(64)는 제1, 제2 폭(W1, W2) 각각 보다 더 큰 제3 폭(W3)으로 형성될 수 있다. 또한, 전원단자(64) 중, 제1 전원단자(641)는 제2 전원단자(642)와 동일한 폭으로 형성될 수도 있고, 제2 전원단자(642)보다 더 작은 폭으로 형성될 수 있다. 즉 제1 전원단자(641)의 제31 폭(W31)은 제2 전원단자(642)의 제32 폭(W32)보다 작게 형성될 수 있다. 이유는 이웃하는 TCP(72) 사이에서 제1 전원단자(641)는 2개로 형성되고, 제2 전원단자(642)는 1개로 형성되기 때문이다.
이와 같이, 전원라인(62) 상에 배치되어 인터페이스 유연회로(71) 또는 TCP(72)에 연결되는 전원단자(64)는 전극단자들(18) 및 신호라인단자들(611)보다 넓은 면적으로 형성되므로 고압 전원의 인가를 가능하게 하고, 또한 전원라인(62) 및 전원단자(64)의 임피던스를 줄일 수 있다.
다시 도2를 보면, 신호라인들(61) 및 전원라인(62)에 연결되는 TCP(72)는 어드레스전극(13)에 연결되는 전극단자들(18)에 연결되어, 드라이버IC(73)에서 발생한 어드레스전압 및 제어신호들을 어드레스전극들(13)에 인가한다. 실링재(50)는 신호라인들(61), 전원라인(62), 이들에 대한 유연회로(71)의 연결부와 TCP(72)의 연결부를 실링하여 외부 환경으로부터 보호한다.
한편, TCP(72)에 실장되는 드라이버IC(73)는 방열패드(74) 또는 써멀 그리스(미도시)를 개재하여 커버 플레이트(75)에 지지된다. 커버 플레이트(75)는 샤시 베이스(30)의 절곡부(33)에 세트 스크류(32)로 장착되어, TCP(72)를 보호한다.
이하 본 발명의 제2 실시예에 대하여 설명하면, 제1 실시예와 동일한 구성에 대한 설명을 생략하고, 제1 실시예와 서로 다른 구성에 대하여 설명한다.
도7은 본 발명의 제2 실시예에 따른 플라즈마 디스플레이 장치에서 샤시 베이스의 배면도이다. 도7을 참조하면, 제2 실시예의 플라즈마 디스플레이 장치(200)는 제1 실시예의 플라즈마 디스플레이 장치(100)와 달리, 종래의 어드레스 버퍼 보 드 어셈블리의 구성을 축소한 미니 보드 어셈블리(432)를 포함한다.
즉 종래의 어드레스 버퍼 보드 어셈블리의 구성은 로직 보드 어셈블리(431)와 미니 보드 어셈블리(432), 신호라인들(61), 전원라인(62) 및 전원단자(64)에 분산 형성된다.
어드레스전극(13)을 제어하는 어드레스전압 및 제어신호들 중, 상대적으로 고압인 어드레스전압에는 전원 보드 어셈블리(44)에서 미니 보드 어셈블리(432)로 직접 인가된 전원이 사용된다. 따라서 미니 보드 어셈블리(432), 인터페이스 유연회로(71), 전원라인(62)과 전원단자(64) 및 TCP(72)를 통하여 제어된 어드레스전압이 어드레스전극(13)에 인가된다.
상대적으로 저압인, 드라이버IC(73) 그라운드, 드라이버IC(73) 구동전압(Vcc), 드라이버IC 제어신호, 및 클록신호와 어드레스 데이터신호는 로직 보드 어셈블리(431)로부터 미니 보드 어셈블리(432)에 인가된다. 따라서 저압의 제어신호들은 미니 보드 어셈블리(432)에서 인터페이스 유연회로(71), 신호라인들(61)을 통하여 TCP(72) 및 드라이버IC(73)에 인가된다.
제1 실시예와 같이, 제2 실시예는 종래의 어드레스 버퍼 보드 어셈블리의 기능을 축소하여 미니 보드 어셈블리(432)로 구성하지만 PDP(10)의 단부에 신호라인들(61), 전원라인(62) 및 전원단자(64)를 동일하게 구비하므로 제1 실시예와 같이, 전원라인(62) 및 전원단자(64)에서 임피던스를 줄일 수 있다.
이상을 통해 본 발명의 바람직한 실시예에 대하여 설명하였지만, 본 발명은 이에 한정되는 것이 아니고 특허청구범위와 발명의 상세한 설명 및 첨부한 도면의 범위 안에서 여러 가지로 변형하여 실시하는 것이 가능하고 이 또한 본 발명의 범위에 속하는 것은 당연하다.
도1은 본 발명의 제1 실시예에 따른 플라즈마 디스플레이 장치를 분해하여 개략적으로 나타내는 사시도이다.
도2는 도1의 Ⅱ-Ⅱ 선을 따라 잘라서 나타내는 단면도이다.
도3은 도1의 PDP의 정면 측에서 나타내는 사시도이다.
도4는 도3의 PDP의 단부에 형성된 신호라인들과 전원라인을 유연회로와 인터페이스 유연회로에 연결하는 상태를 나타내는 평면도이다.
도5는 도4의 신호라인들, 전원라인, 얼라인 마크, 전원단자의 배치 및 인터페이스 유연회로의 연결 상태를 나타내는 평면도이다.
도6은 도4의 신호라인들, 전원라인, 전극단자들, 얼라인 마크, 전원단자의 배치 및 유연회로의 연결 상태를 나타내는 평면도이다.
도7은 본 발명의 제2 실시예에 따른 플라즈마 디스플레이 장치에서 샤시 베이스의 배면도이다.
<도면의 주요 부분에 대한 부호의 설명>
100, 200 : 플라즈마 디스플레이 장치 10 : 플라즈마 디스플레이 패널(PDP)
11 : 배면기판 12 : 전면기판
13 : 어드레스전극 20 : 방열시트
21 : 양면 테이프 30 : 샤시 베이스
40 : 인쇄회로 보드 어셈블리들(PBA) 41 : 유지 보드 어셈블리
42 : 주사 보드 어셈블리 43 : 통합보드 어셈블리
431 : 로직 보드 어셈블리 432 : 미니 보드 어셈블리
44 : 전원 보드 어셈블리 61 : 신호라인
611 : 신호라인단자 62 : 전원라인
63 : 얼라인 마크 64 : 전원단자
641, 642 : 제1, 제2 전원단자 71 : 인터페이스 유연회로
72 : TCP 73 : 드라이버IC
L1, L2 : 제1, 제2 길이 TP : 단자군
W1, W2 : 제1, 제2 폭 W31, W32 : 제31, 제32 폭

Claims (14)

  1. 복수의 전극들을 포함하는 플라즈마 디스플레이 패널(PDP);
    상기 PDP를 구동하기 위한 인쇄회로 보드 어셈블리(PBA); 및
    제1 면으로 상기 PDP를 지지하고 제2 면에 상기 PBA가 장착되는 샤시 베이스를 포함하며,
    상기 PDP는,
    상기 PDP의 단부에 연속적으로 형성되는 신호라인들과 전원라인,
    상기 신호라인들 및 상기 전원라인의 내측에서 상기 전극들에 연결되는 전극단자들,
    상기 전극단자들의 일측에 배치되어 상기 신호라인들에 연결되는 신호라인단자들,
    상기 신호라인단자들 및 상기 전극단자들의 적어도 일측에 형성되는 얼라인 마크, 및
    상기 얼라인 마크 외곽에 배치되어 상기 전원라인에 일측으로 연결되어 전원을 공급하는 전원단자를 포함하는 플라즈마 디스플레이 장치.
  2. 제1 항에 있어서,
    일측으로 상기 PBA에 연결되고, 다른 일측으로 상기 신호라인들과 상기 전원라인에 연결되는 인터페이스 유연회로, 및
    일측으로 상기 신호라인단자들과 상기 전원단자에 연결되고, 다른 일측으로 상기 전극단자들에 연결되는 드라이버IC를 실장한 유연회로를 더 포함하는 플라즈마 디스플레이 장치.
  3. 제2 항에 있어서,
    상기 전극단자들은 상기 유연회로에 복수로 대응하여 단자군을 형성하며,
    상기 단자군은 상기 제1 방향을 따라 복수로 배치되고,
    상기 전원단자는 이웃하는 1쌍의 상기 단자군들 사이에서 일체로 형성되는 플라즈마 디스플레이 장치.
  4. 제3 항에 있어서,
    상기 얼라인 마크는 상기 단자군의 양측에 형성되는 플라즈마 디스플레이 장치.
  5. 제1 항에 있어서,
    상기 전극단자들, 상기 신호라인단자들 및 상기 얼라인 마크는,
    상기 제1 방향과 교차하는 제2 방향으로 신장되며, 상기 제2 방향으로 서로 동일한 길이를 가지는 플라즈마 디스플레이 장치.
  6. 제5 항에 있어서,
    상기 전원단자는,
    상기 전극단자들, 상기 신호라인단자들 및 상기 얼라인 마크 보다 상기 제2 방향으로 더 길게 신장되는 플라즈마 디스플레이 장치.
  7. 제6 항에 있어서,
    상기 전원단자는,
    상기 전극단자들, 상기 신호라인단자들 및 상기 얼라인 마크보다 상기 제1 방향으로 더 큰 폭을 가지는 플라즈마 디스플레이 장치.
  8. 전면기판, 배면기판, 상기 전면기판과 상기 배면기판 사이에 복수의 전극들과 상기 복수의 전극들로부터 이격되어 상기 배면기판에 형성되는 신호라인들, 전원라인, 전극단자들, 신호라인단자들, 얼라인 마크 및 전원단자를 포함하는 플라즈마 디스플레이 패널;
    상기 배면기판에 인접하는 샤시 베이스; 및
    상기 샤시 베이스에 장착되는 복수의 PBA를 포함하고,
    상기 신호라인들과 상기 전원라인은 상기 PDP의 단부에 연속적으로 형성되고,
    상기 전극단자들은 상기 신호라인들 및 상기 전원라인의 내측에서, 상기 전극들에 연결되며,
    상기 신호라인단자들은 상기 전극단자들의 일측에 배치되어 상기 신호라인들 에 연결되고,
    상기 얼라인 마크는 상기 신호라인단자들 및 상기 전극단자들의 적어도 일측에 형성되며,
    상기 전원단자는 상기 얼라인 마크 외곽에 배치되어, 상기 전원라인에 일측으로 연결되어 전원을 공급하는 플라즈마 디스플레이 장치.
  9. 제8 항에 있어서,
    일측으로 상기 PBA에 연결되고, 다른 일측으로 상기 신호라인들과 상기 전압라인에 연결되는 인터페이스 유연회로, 및
    일측으로 상기 신호라인들과 상기 전원단자에 연결되고, 다른 일측으로 상기 전극단자들에 연결되는 드라이버IC를 실장한 유연회로를 포함하는 플라즈마 디스플레이 장치.
  10. 제9 항에 있어서,
    상기 전극단자들은 상기 유연회로에 복수로 대응하는 단자군을 형성하여,
    상기 단자군은 상기 제1 방향을 따라 복수로 배치되고,
    상기 얼라인 마크는 상기 단자군의 양측에 형성되며,
    상기 전원단자는 이웃하는 상기 얼라인 마크들 사이에서 일체로 형성되는 플라즈마 디스플레이 장치.
  11. 제10 항에 있어서,
    상기 전극단자들, 상기 신호라인단자 및 상기 얼라인 마크는 각각 상기 제1 방향과 교차하는 제2 방향을 따라 신장되는 제1 길이를 가지며,
    상기 전원단자는 상기 제2 방향을 따라 상기 제1 길이보다 긴 제2 길이를 가지는 플라즈마 디스플레이 장치.
  12. 제11 항에 있어서,
    상기 전극단자들과 상기 신호라인단자들은 각각 상기 제1 방향을 따라 제1 폭을 가지며,
    상기 얼라인 마크는 상기 제1 방향을 따라 상기 제1 폭보다 큰 제2 폭을 가지고,
    상기 전원단자는 상기 제1 방향을 따라 상기 제2 폭보다 큰 제3 폭을 가지는 플라즈마 디스플레이 장치.
  13. 제9 항에 있어서,
    상기 전원단자는,
    상기 제1 방향의 양측에 상기 인터페이스 유연회로와 상기 유연회로를 연결하는 제1 전원단자를 포함하는 플라즈마 디스플레이 장치.
  14. 제13 항에 있어서,
    상기 전원단자는,
    상기 제1 방향의 양측에 인접하는 1쌍의 상기 유연회로 각각을 연결하는 제2 전원단자를 포함하는 플라즈마 디스플레이 장치.
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