KR20110031308A - 디바이스 편차를 줄이기 위한 스페이서 필 구조, 방법 및 설계 자료 - Google Patents
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Abstract
본 발명은 스페이서 필 구조들(100 및 300)을 위한 설계 구조(100, 도 1)를 제공한다. 더 자세하게는 본 발명은 디바이스 편차를 줄이기 위한 스페이서 필 구조들(100 및 300), 그 제조 방법 및 설계 자료를 제공한다. 상기 구조는 디바이스의 서로 다른 영역에서 복수의 더미 필 세이프들(100)을 포함하는데, 상기 복수의 더미 필 세이프들은 게이트 주변 대 게이트 영역 비율이 칩 전체에 걸쳐 균일하게 되는 총 주변 밀도를 갖도록 구성된다.
Description
본 발명은 스페이서 필(spacer fill) 구조들을 위한 설계 자료에 관한 것으로, 더 자세하게는, 디바이스 편차를 줄이기 위한 스페이서 필 구조, 제조 방법 및 설계 자료에 관한 것이다.
디바이스의 크기가 점점 커지면서, 디바이스 편차(device variation)를 최소화하는 일이 점차 그 중요성을 더해가고 있다. 그러나, 디바이스가 점점 커지면서 디바이스 컴포넌트들이 증가함에 따라 총 편차가 증가하고 있으며, 이 때문에 이들의 영향을 줄이기 위한 방법을 찾아내는 것이 제품 레벨의 중요성을 전달하는데 있어서 매우 중요해졌다. 예를 들어, 추가적인 편차를 가져오는 한가지 요소는, 칩 스페이서(spacer)의 두께 편차이다.
좀 더 구체적으로 설명하면, 실리콘 기술들이 점점 칩의 집적도와 크기를 증가시키는 방향으로 제공되면서, 집적 회로 설계자들은 동일하거나 더 적은 자원을 가지고 생산성은 더 높이면서 설계는 점점 더 큰 규모로 해야 하는 도전에 계속 직면하고 있다. 소규모 회로 엘리멘트들은, 때로는 “매크로들(macros)”이라 불리우는데, 그 각각은 집적 회로(IC) 일부분에 대한 미리 정해진 구조를 포함한다. 이와 같은 매크로들은 상기의 문제를 해결하기 위해 반복적으로 사용될 수 있다. 예를 들어, 반복적인 회로 엘리멘트들의 사용은 IC 설계자가 칩의 섹션들(sections)을 계속 재설계해야만 하는 필요성을 없애주었고, 그에 따라 생산성도 향상되었다. 그 결과, IC 회로 엘리멘트들의 사용을 수반하는 설계 재사용 기술은 IC 설계의 필수적인 부분이 되었다.
그러나, IC 회로 엘리멘트들을 사용하는 설계자는, 이들 IC 회로 엘리멘트들을 위해 예측 가능한 기능(predictable functioning)을 갖는 제품을 제공해야 하는 도전을 받게 되었다. 그 한가지 도전은, IC 설계시에 동일 회로 엘리먼트가 두 번 혹은 그 이상 서로 다른 위치들에 존재하게 될 경우 전기적 특성(electrical behavior)을 매칭시키는 것이다. 이러한 일은 자동으로 생성된 더미 세이프들(dummy shapes)에서는 그렇게 하기 어렵다. 왜냐하면, 자동으로 생성된 더미 세이프들은 레이아웃이 완성되고 나서 설계자가 모든 회로 분석들을 수행한 다음에 전체 설계에 배치되기 때문이다.
특히, 설계 시스템이, 자동으로 배치되는 “더미 필 세이프들(dummy fill shapes)” 또는 다른 자동-생성 더미 세이프들을 사용하는 경우, 더미 필 세이프들은 회로 엘리멘트 주변에 자동으로 배치된다. 만일, 회로 엘리멘트가 민감성 회로(sensitive circuit)인 경우, 설계자는 그 회로 엘리멘트 기능이 나타나는 모든 경우가 IC내의 다른 모든 경우와 가능한 한 정확하게(identically) 매치되기를 원할 것이다. 하지만, 이러한 바램은 자동-생성 더미 세이프들에서는 달성되기 어렵다. 그 이유는 자동-생성 더미 세이프들은 일반적으로 IC 설계 전체에 걸쳐서 콘스탄트 그리드(constant grid) 상에 위치하므로 그 회로 엘리멘트가 나타나는 경우마다 실질적으로 로컬 환경들이 달라지기 때문이다. 즉, 동일 회로 엘리멘트가 IC 설계 내에 배치될 때 다르게 나타나는 경우들에서 로컬 환경, 예를 들어 더미 필 및 홀 세이프들(dummy fill and hole shapes)이 동일할 것이라는 보장이 없다.
어떤 이유로 전기 파라미터들(예, 저항, 캐패시턴스, 등)이 매치가 되지 않더라도(mismatch) 이러한 사실은 설계자에게는 알려지지 않는데, 그 결과 이러한 미스매치는 문제의 정밀한 회로들의 기능을 떨어뜨리는 작용을 한다. 좀 더 구체적으로 설명하면, 트랜지스터들이 동일하게 설계되는 경우에도, 더미 필 세이프들의 배치 및 모양 때문에 제조된 디바이스는 다르게 될 수 있다(non-uniform). 즉, 디바이스의 트랜지스터들(게이트들)의 모양(shape) 및 밀도(density)는 칩 상에 배치될 수 있는 더미 필 세이프들이 배치되는 영역에 영향을 미치며, 이는 차례로 트랜지스터의 특성들(characteristics)에도 영향을 미친다.
한 예를 들면, 디바이스의 밀도는 더미 필 세이프들(dummy fill shapes)의 모양과 수에 영향을 미친다. 즉, 트랜지스터들이 많아지면 더미 필 스페이서들을 위한 공간(space)은 줄어든다. 그렇기 때문에, 트랜지스터의 성능과 특성도 이에 영향을 받게 되며, 결국 속도와 전력 소모 사이에 절충(tradeoff)이 필요하게 된다. 예를 들어, 설계에서 불균일(non-uniformity)은 전력을 더 많이 소모하거나 더 적게 소모하는 트랜지스터들이 만들어지게 할 수 있으며, 또한 속도가 더 빠르거나 더 느린 트랜지스터들이 만들어지게 할 수 있다. 이 점을 고려하면, 디바이스의 속도는 가장 느린 트랜지스터에 의해서 제한되며, 예를 들어, 속도가 빠를 경우 디바이스의 전력소모는 더 많게 된다.
이 문제를 해결하기 위해, 많은 설계자들은 민감성 회로들 주변에 더미 세이프들이 자동으로 생성되는 것을 막고, 모든 필요한 더미 세이프들을 수동으로 배치하려고 시도한다. 하지만, 이와 같은 접근방법은 설계자에게 더 많은 어려움을 주게 되며, 또한 일반적으로 전체 제조생산성(manufacturability) 및 프로세스 윈도우(process window)에 악영향을 준다. 따라서, 전술한 결점들과 한계들을 극복하기 위한 기술이 필요하게 되었다.
본 발명의 제 1 실시 예에서는, 디바이스의 서로 다른 영역들에 복수의 더미 필 세이프들(dummy fil shapes)을 포함하는데, 상기 복수의 더미 필 세이프들은 게이트 주변 대 게이트 영역 비율이 칩 전체에 걸쳐 균일하게 되는 총 주변 밀도(total perimeter density)를 가져오도록 구성된다.
본 발명의 실시 예들에서, 더미 필 세이프들(dummy fill shapes)은 디바이스의 활성화되지 않은 영역에 존재하는 게이트 구조들이다. 상기 더미 필 세이프들은 디바이스의 동일 영역 또는 다른 영역들에서 서로 다른 모양들을 갖는다. 세이프들의 예에는, E 모양, C 모양, 동심원 패턴, 평행 및 수직 게이트 부분들, 및 평행 게이트들이 있다. 서로 다른 세이프들은 자신들의 주변 부분에 스페이서 재료(spacer material)를 포함한다. 게이트 영역 대 스페이서 재료 영역의 비율은 서로 다른 세이프들에 관해서는 서로 다른 비율을 갖는다. 상기 스페이서 재료는 적어도 디바이스의 활성화되지 않은 영역 일부의 상부에 형성된다. 활성화되지 않은 게이트들과 스페이서 재료는 더미 필 세이프들을 형성하는데, 기판의 활성화되지 않은 부분에 대해 수직이거나, 기판과 오버랩되거나, 기판을 지나 연장되거나, 또는 디바이스의 활성화되지 않은 영역을 형성하는 기판 내에 완전히 존재하는 모습으로 형성된다.
본 발명의 또 다른 실시 예에서는, 서로 다른 모양들의 더미 필 세이프들 (dummy fill shapes)을 생성하는 방법을 제공한다. 이 방법에서 서로 다른 모양들의 더미 필 세이프들은, 각 로컬 영역(each localized area)에서 활성화 게이트들 게이트 주변(active gates gate perimeter) 및 더미 필 세이프들 게이트 주변의 합(sum)이 실질적으로 균일하게 되도록 하여, 게이트 주변 밀도(gate perimeter density) 및 게이트 영역 밀도(gate area density)가 칩 전체에 걸쳐 균일하게 되도록, 형성된다.
본 발명의 또 다른 실시 예는, 더미 필 세이프 생성기(dummy fill shape generator)를 제공한다. 상기 더미 필 세이프 생성기는 모듈을 포함하는데, 이 모듈은 디바이스의 서로 다른 영역들 각각 전체에서 주변 영역 밀도가 실질적으로 균일하게 될 때까지, 디바이스 전체에서 서로 다른 더미 필 세이프들을 조절하거나 또는 변경하기 위하여 구성된다.
본 발명의 또 다른 실시 예에서는, 집적 회로를 설계하거나, 제조하거나, 또는 테스트하기 위한 기계 판독가능 매체에 구현된 설계 자료를 제공한다. 상기 설계 자료는 디바이스의 서로 다른 영역들에 복수의 더미 필 세이프들을 포함하며, 상기 더미 필 세이프들은 게이트 주변 대 게이트 영역 비율이 칩 전체에서 균일하게되는 총 주변 밀도를 갖도록 구성된다.
본 발명의 바람직한 실시 예들은, 오직 예로서만 소개되는, 이하에 언급된 복수의 도면들을 참조하여 상세한 설명에서 기술된다.
도 1a-1e는 본 발명에 따른, (게이트) 주변 영역 밀도를 균일하게 하기 위한 더미 필 구조들(dummy fill structures)의 예시를 도시한다;
도 2는 본 발명에 따른 설계 환경의 블록도이다;
도 3은 본 발명에 따른 프로세스 단계들을 구현하는 흐름도를 도시한다; 그리고
도 4는 반도체 설계, 제조, 및/또는 테스트에 이용되는 설계 프로세스의 흐름도이다.
도 1a-1e는 본 발명에 따른, (게이트) 주변 영역 밀도를 균일하게 하기 위한 더미 필 구조들(dummy fill structures)의 예시를 도시한다;
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도 3은 본 발명에 따른 프로세스 단계들을 구현하는 흐름도를 도시한다; 그리고
도 4는 반도체 설계, 제조, 및/또는 테스트에 이용되는 설계 프로세스의 흐름도이다.
본 발명은 스페이서 필(spacer fill) 구조들을 위한 설계 구조에 관한 것으로, 더 자세하게는, 디바이스 편차를 줄이기 위한 스페이서 필 구조들, 제조 방법들 및 설계 자료에 관한 것이다. 보다 자세하게는, 본 발명은 게이트 주변 밀도를 조절하기 위한 방법 및 설계 자료를 제공함으로써 칩 전체에 걸쳐 상기 밀도가 균일하게 되도록 하고 그리하여 스페이서들이 균일한 두께로 형성되게 한다. 본 발명의 실시 예들에서, 게이트 주변(gate perimeter)은 활성화 게이트들 및 더미 게이트들을 포함한다. 이렇게 하면, 스페이서 두께의 균일성(uniformity)를 향상시키고 최종적으로는 디바이스의 성능을 향상시키는 장점이 있다. 그 결과, 본 발명의 디바이스는 최적의 설계 속도와 전력 소모로 수행된다.
본 발명의 실시 예에서는, 더미 게이트 구조의 모양을 조절함으로써 게이트 주변 대 게이트 영역 비율을 변경하는 것이 가능하다. 이는 게이트 영역 밀도(리소그래피 패터닝, 식각, 및 어닐링에 매우 중요함)를 변경하지 않고도 로컬라이즈된 영역들(localized areas)에서 게이트 주변 밀도(gate perimeter density)를 변경할 수 있게 한다. 따라서, 본 발명은 총 게이트 주변 밀도(활성화 및 더미)를 조절하여서 총 주변 밀도가 칩 전체에 걸쳐서 균일하게 되는 것으로 고려되었다.
도 1a-1e는 본 발명에 따른, (게이트) 주변 영역 밀도를 균일하게 하기 위한 더미 필(dummy fill) 구조들의 예시들을 보여준다. 여기서 도 1a-1e는 실제 크기가 아니며 그리고 본 발명을 구현하는 데 있어서 게이트 주변 및 게이트 영역을 변경하여, 게이트 주변 및 게이트 영역을 균일하게 형성할 수 있음을 이해해야 한다. 이 대표 도면들에서 볼 수 있듯이, 더미 게이트 구조의 모양을 조절함으로써 게이트 주변 대 게이트 영역 비율을 변경하는 것이 가능하며, 그에 의하여 게이트 영역 밀도를 변경하지 않고도 로컬라이즈된 영역들에서 게이트 주변 밀도를 변경하는 것이 가능하게 된다. 당해 기술분야의 숙련자들은 본 발명의 실시 예들이 결과적으로 균일한 두께를 형성하는 스페이서들을 포함한다는 것을 이해할 수 있을 것이다. 또한, 당해 기술분야의 숙련자들은 도 1a-1e의 더미 필 구조들이 단지 본 발명에 의해 고려되는 서로 다른 모양들의 예시들을 도시하고 있음을 이해할 것이다. 그리하여, 본 발명은, 실시 예들로, 여러 다른 필(many different fill) 구조 모양들을 고려할 수 있는데, 이러한 구조 모양들에는, 비표준(non-standard) 필 모양들과 표준(standard) 필 모양들의 조합이 포함된다. 따라서, 도 1a-1e에 도시된 모양들은 본 발명의 특징들을 제한하는 것으로 고려되지 않아야 한다.
도 1a-1e는 디바이스의 활성화되지 않은 영역(200)에 형성된 다양한 모양들의 더미 게이트들(100)을, 좀 더 구체적으로, 도시한다. 더미 게이트들(100)은 종래의 리소그래픽 및 에칭 공정들을 사용하여 제조될 수 있고, 예를 들어 폴리 실리콘을 포함할 수 있다. 그리고 활성화되지 않은 영역(200)은 예를 들어, 실리콘 기판일 수 있다. 도 1a-1e는 또한 서로 다른 더미 게이트들(100) 각각의 주변에 형성된 스페이서 재료(300)을 도시한다. 스페이서 재료(300)은 예를 들어, 열적 산화물, 질화물 또는 산화물 및 질화물의 조합일 수 있는데, 모두 당해 기술분야의 숙련자들에게 잘 알려져 있다. 이와 같은 스페이서 재료(300)은 (여기서 자세하게 설명될 필요가 없는) 종래의 증착법 및 식각 공정들을 이용하여 증착되고 형성될 수 있다. 이해되는 바와 같이, 상기 더미 게이트들과 개별 스페이서 재료는 더미 필 구조들을 형성한다.
본 발명을 구현하는 데 있어서, 서로 다른 모양들을 갖는 더미 게이트들(100)을 제공함으로써 더미 게이트들(100)에 관한 스페이서 밀도(스페이서들의 영역)를 조절하는 것이 가능하다. 이는 설계자로 하여금 게이트 주변 밀도가 칩 전체에 걸쳐 균일하게 되게끔 조절할 수 있도록 하여, 스페이서들이 균일한 두께를 형성하게 한다. 게이트 주변(gate perimeter)은 활성화 게이트들 및 더미 게이트들을 포함한다. 실시 예에서, 더미 게이트 구조의 모양을 조절함으로써 게이트 주변 대 게이트 영역 비율을 변경하는 것이 가능하다. 이는 게이트 영역 밀도(리소그래피 패터닝, 식각, 및 어닐링에 매우 중요함)를 변경하지 않고도, 로컬라이즈된 영역들의 게이트 주변 밀도를 변경할 수 있게 한다. 따라서, 디바이스 전체에 걸친 영역 균일성(area uniformity)을 위해 게이트 주변 대 게이트 영역의 비율을 변경한 결과, 디바이스 전체에 걸쳐서 프로세싱의 균일성을 보장하는 것이 가능하다. 이와 같은 프로세싱의 균일성 - 예를 들어, 전체 디바이스에 걸친 열 어닐링 및 식각 공정- 은, 디바이스가, 설계한 속도 및 전력 소모로 실행되도록 보장한다. 즉, 본 발명은 얼마간의 누설(leaky) 및/또는 비누설(non-leaky) 게이트들을 형성하는 프로세싱 편차들을 감소시킬 수 있는데, 그 결과 여러 트랜지스터들 전체에 걸쳐서 일정한 Vt를 가능하게 한다.
도 1a는 평행 및 수직 부분들을 포함하는 “E” 모양의 더미 게이트(100)를 도시한다. 이 예시에서, 더미 게이트들(100) 및 스페이서 재료(300)은 기판의 활성화되지 않은 부분(200)을 넘어서 연장된다. 도 1b는 격자 패턴(grid pattern)의 복수의 더미 게이트들(100)을 보여준다. 더 자세하게는, 도 1b는 9개의 더미 게이트들(100)을 뚜렷하게 도시하고 있는데, 그 각각의 주변 영역들은 스페이서 재료(300)으로 채워져 있다. 이 예시에서, 더미 게이트들(100) 및 스페이서 재료(300)의 일부는 기판의 활성화되지 않은 부분(200)을 넘어서 연장된다. 도 1c는 “C” 모양의 더미 게이트(100)을 도시한다. 이 예시에서, C모양 더미 게이트(100) 및 스페이서 재료(300)의 다리(legs) 부분들은 기판의 활성화되지 않은 부분(200)을 넘어서 연장된다. 도 1d는 3개의 평행 더미 게이트들(100)을 도시한다. 이 예시와 다른 예시들에서, 더미 필 세이프들을 형성하는 게이트들 및 스페이서 재료는 디바이스의 활성화되지 않은 영역을 형성하는 기판에 대해 수직일 수 있다. 도 1e는 대체로 동심원 패턴인 더미 게이트들(100)을 보여주는데, 이 구조는 가운데에 스페이서 재료(300)를 위한 넓은 영역을 포함한다.
상기에 논의된 바와 같이, 게이트 주변 대 게이트 영역 비율을 변경하기 위하여 다른 모양들 또한 본 발명에서 고려될 수 있다. 그리고, 이 도면들에서 볼 수 있듯이, 칩 전체가 균일하게 되도록 게이트 주변 밀도를 조절하는 것이 가능하기 때문에, 스페이서들은 균일한 두께로 형성될 것이다. 이는, 서로 다른 영역들에 서로 다른 패턴들을 사용함으로써, 활성화 트랜지스터들 상의 스페이서 재료의 두께가 디바이스 전체에 걸쳐 더 균일하게 되도록 보장한다. 또한, 이 도면에서 도시되고 본 발명에서 고려되는 것처럼, 더미 필 세이프들(dummy fill shapes)을 형성하는 게이트들 및 스페이서 재료는 기판에 대해 수직이거나, 기판과 오버랩되거나, 기판을 지나 연장되거나, 그리고 디바이스의 활성화되지 않은 영역을 형성하는 기판 내에 완전히 존재하는 형태로 구성될 수 있다.
따라서, 서로 다른 주변들을 갖는 서로 다른 모양들로 인해, 활성화 게이트들에 대한 스페이서 두께를 조절하는 것이 가능하다. 균일한 스페이서 재료(300)의 두께는 디바이스의 성능을 더욱 향상시키는데, 이는 디바이스들 간에 임플란트(implant) 위치가 더 균일하게 되기 때문이다. 이런 방식으로, 트랜지스터들 그리고 디바이스는 더 균일하고 일관된 속도 및 전력 소모를 갖게 된다.
환경 및 시스템 개요
도 2는 본 발명에 따른 설계 환경(90)의 블록도를 도시한다. 설계 환경(90)은 설계자가 집적 회로(IC)를 설계하는 커스터머 설계 시스템(92), 및 설계를 수신하여, 수정하고 그리고 IC를 생성하는 제조 설계 시스템(100)을 포함한다. 일반적으로, 제조 설계 시스템(100)의 소비자는 커스터머 설계 시스템(92) 상에서 집적 회로를 설계하고, 제조를 위하여 시스템(100)에 데이터를 제공한다. 그러나, 이러한 환경은 설명하기 위한 목적이며, 본 발명은 다른 환경들에도 사용될 수 있음이 이해되어야 한다.
설명을 간단히 하기 위해, 제조 설계 시스템(100) 구조만 기술했지만, 커스터머 설계 시스템(92)도 유사한 구조들을 포함할 수 있다. 도시된 시스템(100)은, 컴퓨터(102) 상에서 구현되는 컴퓨터 프로그램 코드로 구현될 수 있다. 이를 위해서, 도시된 컴퓨터(102)는 메모리(112), 프로세싱 유닛(PU)(114), 입력/출력(I/O) 인터페이스(116), 및 버스(118)를 포함한다. 또한, 도시된 컴퓨터(102)는 외부 I/O 디바이스/리소스(120) 및 스토리지 시스템(122)과 통신한다. 이때 버스(118)는 컴퓨터(102)의 각 컴포넌트들, I/O 디바이스(120) 및 스토리지 시스템(122)간에 통신 링크를 제공하며, I/O 장치(120)는 사용자가 컴퓨터(102)와 상호작용할 수 있도록 하는 모든 디바이스들(예, 키보드, 포인팅 디바이스, 디스플레이, 등등)을 포함한다.
일반적으로, 프로세서(114)는 시스템(100)과 같은 컴퓨터 프로그램 코드를 실행하며, 이는 메모리(112) 및/또는 스토리지 시스템(122)에 저장된다. 컴퓨터 프로그램 코드를 실행하는 동안, 프로세서(114)는 메모리(112), 스토리지 시스템(122), 및/또는 I/O 디바이스(120)로부터 데이터를 읽어오거나 그리고/또는 메모리(112), 스토리지 시스템(122), 및/또는 I/O 디바이스(120)에 데이터를 기록할 수 있다.
다른 실시 예에서, 사용자는 컴퓨터(102)와 통신하는 또 다른 컴퓨팅 디바이스(도시되지 않음)와 상호작용할 수도 있다. 이 경우에, I/O디바이스(116)는 컴퓨터(102)가 네트워크(예, 네트워크 시스템, 네트워크 어댑터, I/O 포트, 모뎀, 등등.)를 통해 하나 또는 그 이상의 컴퓨팅 장치들과 통신할 수 있도록 하는 모든 디바이스를 포함할 수 있다. 상기 네트워크는 다양한 종류의 통신 링크들의 어떤 조합이라도 포함할 수 있다. 예를 들어, 상기 네트워크는 유선 및/또는 무선 전송 방법들의 모든 조합을 이용하는 어드레스가능 연결들(addressable connections)을 포함한다. 이 예시에서, 컴퓨팅 디바이스들(예, 컴퓨터(102))은 종래 네트워크 접속, 예를 들어 이더넷, WiFi 또는 다른 종래 통신 표준들을 이용할 수 있다. 또한, 네트워크는, 인터넷, 원거리 통신망(WAN), 근거리 통신망(LAN), 가상 사설망(VPN), 등을 포함한 모든 종류의 네트워크 중 하나 또는 그 이상을 포함할 수 있다. 여기서 통신은 인터넷을 통해 이루어지고, 접속은 종래 TCP/IP 소켓 기반 프로토콜에 의해 제공되며, 컴퓨팅 디바이스는 인터넷에 접속하기 위해 인터넷 서비스 제공자를 이용할 수 있다.
메모리(112) 및/또는 스토리지 시스템(122)은 하나 또는 그 이상의 물리적 위치들에 상주할 수 있다. 메모리(112) 및/또는 스토리지 시스템(122)은 다양한 종류의 컴퓨터-판독가능 매체 및/또는 통신매체의 모든 조합을 포함할 수 있다. 여기에는 자기 매체, 광 매체, RAM(random access memory), ROM(read-only memory), 데이터 객체 등이 포함된다. 또한, 하나 또는 그 이상의 추가적인 컴포넌트들(예, 시스템 소프트웨어, 수학용 보조 프로세서, 등)이 컴퓨터(102)에 포함될 수 있다. 이 점에서, 컴퓨터(102)는 모든 유형의 컴퓨팅 디바이스, 예를 들어 네트워크 서버, 데스크 탑 컴퓨터, 랩탑, 휴대용 장치, 등을 포함할 수 있다.
제조 설계 시스템(100)은 더미 세이프 생성기(104) 및 다른 시스템 컴포넌트들(106)을 포함한다. 본 발명에 따른 더미 세이프 생성기(104)를 통해 더미 필 세이프 패턴(dummy fill shape pattern)이 회로 엘리멘트들 사이에 자동으로 생성된다. 예를 들어, 회로 엘리멘트들(예, 활성화 디바이스들)의 밀도 및 크기에 따라, 더미 세이프 생성기(104)가 디바이스 전체에 걸쳐 서로 다른 더미 필 세이프들을 선택하고 그리하여 디바이스를 통틀어 게이트 주변 밀도가 균일하게 되도록 보장한다. 이는 더 균일한 제조 공정을 달성하며, 전체 디바이스 성능에 영향을 미칠 수 있는 프로세싱의 편차들을 제거한다. 커스터머 설계 시스템(92)은 회로(ckt.) 엘리멘트 배치기(placer)(110)를 포함하는데, 사용자는 이 회로 엘리멘트 배치기(110)를 사용하여 설계 전체에 회로 엘리멘트들을 배치할 수 있다.
방법
도 3은 도 2의 환경에서 구현된 본 발명의 단계들을 실행하는 흐름도를 보여준다. 본 발명은 전적으로 하드웨어 구현의 형태를 취할 수 있고, 또는 전적으로 소프트웨어 구현의 형태를 취할 수도 있고, 또는 하드웨어와 소프트웨어 구성요소들 모두를 포함하는 구현의 형태를 취할 수도 있다. 상기 소프트웨어는 펌웨어, 상주 소프트웨어, 마이크로코드 등을 포함한다. 나아가 본 발명은 컴퓨터 시스템 또는 명령 실행 시스템에 의해 사용하기 위한, 또는 컴퓨터 시스템 또는 명령 실행 시스템과 연결하여 사용하기 위한, 컴퓨터-사용가능 또는 컴퓨터-판독가능 매체로부터 접근 가능한 컴퓨터 프로그램 제품의 형태를 취할 수 있다. 이를 설명하기 위하여, 컴퓨터-사용가능 또는 컴퓨터 판독가능 매체는 상기 명령 실행 시스템, 장치, 또는 디바이스에 의해 사용하기 위한 또는 상기 명령 실행 시스템, 장치, 또는 디바이스와 연결하여 사용하기 위한 프로그램을 보유, 저장, 전달, 전파, 또는 전송할 있는 어떤 장치일 수 있다. 그리고 상기 매체는 전기, 자기, 광학, 전자기, 적외선, 또는 반도체 시스템(또는 장치 또는 디바이스) 또는 전파 매체일 수 있다. 컴퓨터-판독가능 매체의 예들에는, 반도체 또는 솔리드-스테이트 메모리(solid-state memory), 자기 테이프, 이동식 컴퓨터 디스켓, RAM(random access memory), ROM(read-only memory), 리지드 자기 디스크(rigid magnetic disk), 광 디스크 등이 있다. 광 디스크들의 현재로서의 예들에는, 컴팩트 디스크-읽기 전용 메모리(CD-ROM), 컴팩트 디스크-읽기/쓰기(CD-R/W), 및 DVD 등이 있다.
실시 예들에서, 본 발명은 구독, 및/또는 지불 기반 조건에서 본 발명의 단계들을 수행하는 방법을 제공한다. 즉, 여기서 기술된 프로세스들을 수행하기 위하여 설계 하우스(design house)와 같은 서비스 제공자가 제공될 수 있다. 이 경우에, 서비스 제공자는 한 명 또는 그 이상의 소비자들을 위해 본 발명의 프로세스 단계들을 수행하는 컴퓨터 인프라구조를 생성, 유지, 배치, 지원할 수 있다. 그 결과, 서비스 제공자는 구독 및/또는 지불 동의하에 소비자(들)로부터 페이(payment)를 받거나 그리고/또는 한 명 또는 그 이상의 제3자들에 대한 판매 광고로부터 페이를 받을 수 있다.
도 3을 참고하면, 도 3의 단계(100)에서는, 예를 들어, 커스터머 설계 시스템의 회로 엘리멘트 배치기를 이용하여 회로 엘리멘트들의 설계가 제공된다. 그리고 단계(105)에서 그러한 설계가 제조 설계 시스템에 제공된다. 그런 다음 선택적 단계(110)에서, 더미 세이프 생성기가 칩의 비어있는 공간에 일반(generic) 더미 필 세이프들을 생성한다. 실시 예들에서, 더미 세이프 생성기는, 예를 들어, 회로 엘리멘트들의 기능, 칩의 면적 또는 기타 방법들에 의해, 칩을 영역들로 분할한다(단계(115)). 그리고 단계(120)에서, 더미 세이프 생성기는, 더미 필 세이프들(활성화되지 않은 디바이스들) 및 활성화 디바이스들을 포함하는, 각 영역에 대해 전체 게이트 주변(entire gate perimeter)(예를 들어, 상기 영역 내에서 모든 게이트 주변들의 합)을 산출한다.
단계(125)에서, 더미 세이프 생성기는, 게이트 주변 대 게이트 영역 비율이 칩 전체에 걸쳐 균일한 총 주변 밀도를 갖는지를 결정한다. 밀도가 균일하면, IC 디바이스가 제조된다. 만일 밀도가 균일하지 않다면, 단계(130)에서, 더미 세이프 생성기는, 모든 게이트 주변 대 게이트 영역 비율이 칩 전체에 걸쳐 균일한 총 주변 밀도를 갖게 하기 위해 상기 더미 필 세이프들을 조절한다. 이 조절이 끝나면, IC 디바이스가 제조된다.
상기 프로세스들은 균일한 밀도가 산출될 때까지 반복될 수 있다. 또한, 단계(110)를 생략하고, 활성화 회로 엘리멘트들의 설계에 기초하여 더미 세이프 생성기가 더미 필 세이프들 주변의 더미 필 세이프들 및 스페이서 재료의 영역을 산출할 수도 있음을 이해해야 한다.
설계 자료
도 4는 예를 들어 반도체 설계, 제조, 및/또는 테스트에 사용되는 예시적인 설계 흐름(900)의 블록도를 도시한다. 설계 흐름(900)은 설계되는 IC 종류에 따라 다양할 수 있다. 예를 들어, 주문형 반도체 IC(ASIC)를 만들기 위한 설계 흐름(900)은 예를 들어 Altera®Inc. 또는 Xilinx®Inc에 의해 제공되는 필드 프로그램가능 게이트 어레이(FPGA) 또는 프로그램가능 게이트 어레이(PGA)와 같은 프로그램가능 어레이의 설계를 설명하기 위한 설계 흐름(900)이나 또는 표준 컴포넌트를 설계하기 위한 설계 흐름(900)과는 다를 수 있다. 바람직하게는 설계 자료(920)가 설계 프로세스(910)에 입력된다. 이러한 자료는 IP제공자, 핵심 개발자, 또는 다른 설계 회사로부터 제공될 수 있거나, 설계 흐름의 작동장치에 의해 발생되거나, 또는 기타 소스로부터 제공받을 수 있다. 설계 자료(920)는 도 1a-1e에 도시된 본 발명의 실시 예들을, 도면 또는 하드웨어 서술언어, 즉 HDL(예, Verilog, VHDL, C 등)의 형태로 포함한다. 설계 자료(920)는 하나 또는 그 이상의 기계 판독가능 매체에 포함될 수 있다. 예를 들어, 설계 자료(920)는 도 1a-1e에 도시된 본 발명의 일 실시 예의 그래픽 표현 또는 텍스트 파일일 수 있다. 설계 프로세스(910)는 도 1a-1e에 도시된 본 발명의 실시 예들을 넷리스트(netlist)(980)에 바람직하게 합성한다(또는 번역한다). 여기서 넷리스트(980)는, 예를 들어, 배선들, 트랜지스터들, 논리 게이트들, 제어회로들, I/C, 모델들, 등의 목록으로써, 집적회로 설계에서 다른 회로 엘리멘트들 및 회로들에 대한 연결들을 기술하며, 이는 적어도 하나의 기계 판독가능 매체에 기록된다. 기계 판독가능 매체의 예들로는, CD, 컴팩트 플래쉬, 기타 플래쉬 메모리, 인터넷을 통해 전송되는 데이터 패킷, 또는 기타 네트워킹에 적절한 수단들일 수 있다. 상기 프로세스는 반복될 수 있고, 이 프로세스에서 넷리스트(980)는 회로에 대한 설계 사양과 파라미터들에 따라 한 번 혹은 그 이상 재합성된다.
설계 프로세스(910)는 다양한 입력들을 이용하는 것을 포함할 수 있다. 이러한 입력들에는, 예를 들어, 라이브러리 엘리먼트들(930), 설계 사양들(940), 특성 데이터(characterization data)(950), 확정 데이터(verification data)(960), 설계 규칙들(970), 및 테스트 데이터 파일들(985)(시험 패턴들 및 기타 시험 정보들을 포함할 수 있음)을 포함할 수 있다. 여기서, 라이브러리 엘리먼트들(930)은 주어진 제작 기술(예, 다른 기술 노드들, 32nm, 45nm, 90nm 등)에 대해, 모델들, 레이아웃들, 및 심볼 표시들을 포함하는, 공통으로 사용되는 엘리먼트들, 회로들, 및 디바이스들 세트를 포함할 수 있다. 설계 프로세스(910)는 또한, 예를 들어, 타이밍 분석, 확정(verification), 설계 규칙 체킹, 배치 및 루트 동작, 등과 같은 표준 회로 설계 프로세스들을 더 포함할 수 있다. 집적 회로 설계 분야에서 통상의 지식을 가진 자는 본 발명의 범위와 정신을 벗어나지 않고 설계 프로세스(910)에 사용된 가능한 전자 설계 자동 툴들(tools)과 응용들을 확장할 수 있을 것이다. 그리고 본 발명의 설계 자료는 어떤 특정 설계 흐름에만 한정되는 것은 아니다.
설계 프로세스(910)는, (기회가 주어진다면) 어떤 추가적인 집적 회로 설계 또는 데이터와 함께, 도 1a-1e에 도시된 본 발명의 일 실시 예를 제2의 설계자료(990)로 바람직하게 합성한다(translate). 설계자료(990)는 집적 회로의 레이아웃 데이터를 교환하는데 사용되는 데이터 포맷 및/또는 심볼 데이터 포맷(예, GDSII(GDS2), GL1, OASIS, 맵 파일들, 또는 그러한 설계 자료들을 저장하기 위한 기타 적절한 포맷에 저장된 정보)의 스토리지 매체에 상주한다. 설계 자료(990)는 다음과 같은 정보를 포함할 수 있다. 예를 들어, 심볼 데이터, 맵 파일들, 테스트 데이터 파일들, 설계 내용 파일들, 제조 데이터, 레이아웃 파라미터들, 배선들, 메탈 레벨들, 비아들(vias) 모양들, 제조 라인을 통한 라우팅 데이터(data for routing through the manufacturing line), 및 기타 도 1a-1e에 도시된 본 발명의 실시 예들을 생산하기 위해 반도체 제조업자가 필요로 하는 데이터를 포함할 수 있다. 그런 다음 설계 자료(990)는 단계(995)에 제공되는데, 여기서, 설계 자료(990)는 예를 들어, (테이프에 기록되어) 제조 공장으로, 마스크 하우스로, 또 다른 설계 하우스로 보내지거나, 소비자에게 다시 보내진다.
상기 기술된 방법은 집적 회로 칩들을 제작하는데 이용된다. 본 발명이 반도체 칩인 경우에는: 집적 회로 칩들은 제조자에 의하여 원재료 웨이퍼 형태(즉, 다수의 언패키지된 칩들을 포함하는 단일 웨이퍼 형태), 베어 다이(bare die), 또는 패키지된 형태로 분산될 수 있다. 후자의 경우에 칩은, 단일 칩 패키지(예, 마더보드 또는 기타 고차 레벨 캐리어에 고정된 리드들(leads)을 갖는, 플라스틱 캐리어) 또는 다중칩 패키지(예, 배선 표면에 존재하거나 내부에 매립되거나 또는 둘 모두에 존재하는 세라믹 캐리어)에 내장된다. 그런 다음에는 어느 경우이든, 칩은 다른 칩들, 개별 회로 엘리멘트들, 및/또는 (a)마더보드와 같은 중간 제품, 또는 (b)완제품(end product) 중 어느 하나의 일부에 해당하는 단일 프로세싱 디바이스들과 함께 통합된다(integrated). 상기 완제품은 장난감 및 기타 로우-엔드(low-end) 애플리케이션들에서부터 디스플레이, 키보드 또는 기타 입력 장치들, 및 중앙 프로세서를 포함하는 고급 컴퓨터 제품들에까지 이르는 집적 회로 칩들을 포함한다.
여기서 사용된 용어는 오로지 특정 실시 예들을 기술하기 위한 목적일 뿐이며, 본 발명을 한정하려는 의도는 아니다. 여기서 사용된 바와 같이, 상기 단수 용어 "하나", "한" 및 "상기"는 구문에서 명확하게 지시하지 않는 한 복수형 형태들도 포함하려는 의도이다. 또한 "포함하는" 및/또는 "포함" 용어들이, 본 상세한 설명에서 사용된 경우, 명시된 특징들, 정수들, 단계들, 동작들, 엘리먼트들, 및/또는 컴포넌트들의 존재를 나타내는 것이고 하나 또는 그 이상의 다른 특징들, 정수들, 단계들, 동작들, 엘리먼트들, 컴포넌트들 및/또는 이들의 그룹들의 존재나 부가를 제한하려는 것은 아니라는 점도 이해되어야 한다.
이하의 청구항 내의 기능식 요소들을 포함하는 모든 수단들 및 단계들에 대응하는 구조들, 재료들, 동작들 및 균등물들은 특별히 청구된 다른 청구항의 요소와 결합하여 기능을 수행하는 모든 구조, 재료 또는 동작을 포함하는 것으로 의도되었다. 본 발명의 상세한 설명은 개시 및 설명의 목적으로 표시되었으며, 개시된 형태로 본 발명을 총망라하거나 제한하려는 의도는 아니다. 많은 변경들이나 편차들이 본 발명의 권리범위나 사상을 벗어남이 없이 본 기술분야에서 통상의 기술을 가진 자에 의해 나타날 수 있다. 상기 실시 예들은 본 발명의 주제 및 실질적 응용을 가장 잘 설명하고, 그리고 본 기술분야에서 통상의 기술을 가진 자들이 특정 사용법에 적합한 다양한 변경들에 대해 본 발명을 이해할 수 있도록 선택되고 기술되었다. 비록 본 발명은 개시된 실시 예들의 용어들로 기술되었지만, 당해 기술분야의 숙련자들은 첨부된 특허청구범위의 사상과 범위 내에서 변경들과 함께 본 발명이 실행될 수 있음을 이해할 수 있을 것이다.
Claims (24)
- 게이트 주변 밀도(gate perimeter density)가 칩 전체에 걸쳐 균일하게 되도록 구성되는 복수의 더미 필 세이프들(dummy fill shapes)을 디바이스의 서로 다른 영역들에서 포함하는
구조.
- 제 1항에 있어서, 상기 더미 필 세이프들은 디바이스의 활성화되지 않은 영역들 내의 게이트 구조들인
구조.
- 제 1항에 있어서, 상기 더미 필 세이프들은 디바이스의 동일 영역 또는 다른 영역들 내에서 서로 다른 모양들을 갖는
구조.
- 제 3항에 있어서, 상기 서로 다른 모양들은 E 모양, C 모양, 동심원 패턴, 평행 및 수직 게이트 부분들, 및 평행 게이트들 중 적어도 하나를 포함하는
구조.
- 제 3항에 있어서, 상기 서로 다른 모양들은 서로 다른 게이트 주변 대 게이트 영역 비율들을 갖는
구조.
- 제 5항에 있어서, 상기 서로 다른 모양들에 관하여 스페이서 재료의 영역이서로 다른
구조.
- 제 5항에 있어서, 상기 디바이스의 활성화되지 않은 영역의 적어도 일부의 상부에 스페이서 재료가 형성되는
구조.
- 제 5항에 있어서, 상기 더미 필 세이프들을 형성하는 활성화되지 않은 게이트들 및 스페이서 재료는, 상기 기판에 수직이거나, 상기 기판에 오버랩되거나, 상기 기판을 지나 연장되거나, 그리고 상기 디바이스의 활성화되지 않은 영역을 형성하는 상기 기판 내에 완전히 존재하는 형태 중 적어도 하나인
구조.
- 각 로컬라이즈된 영역 내의 활성화 게이트들 및 더미 필 세이프들(dummy fill shapes)의 게이트 주변의 합(a sum of gate perimeters)을 실질적으로 균일하게 하여 총 게이트 주변 밀도가 칩 전체에 걸쳐 균일하게 되도록, 서로 다른 모양들의 더미 필 세이프들을 생성하는 단계를 포함하는
방법.
- 제 9항에 있어서, 복수의 미리결정된 영역들 내에 상기 더미 필 세이프들을 생성하는 단계 이전에, 활성화 트랜지스터들의 회로 설계를 결정하는 단계를 더 포함하는
방법.
- 제 9항에 있어서, 복수의 미리결정된 영역들은 회로 엘리멘트들(elements)의 기능 및 상기 칩의 면적 중 적어도 하나에 의하여 분할되는
방법.
- 제 9항에 있어서, 칩의 미리결정된 각 영역 내에 존재하는 복수의 더미 게이트들에 대한 게이트 주변의 합(a sum of gate perimeters)을 산출하는 단계를 더 포함하는
방법.
- 제 12항에 있어서, 상기 합은 적어도 더미 필 세이프들을 위해 제공되는
방법.
- 제 13항에 있어서, 상기 더미 필 세이프들은 그 주변에 스페이서 재료를 포함하는
방법.
- 제 14항에 있어서, 미리결정된 각 영역이 칩 전체에 걸쳐서 균일한 총 게이트 주변 밀도 및 게이트 주변 영역을 갖도록, 더미 필 세이프들에 대한 게이트 주변 대 게이트 영역 비율을 조절하는 단계를 더 포함하는
방법.
- 제 12항에 있어서, 상기 산출하는 단계는, 미리결정된 각 영역들에 대하여 결합된 더미 필 세이프들에 대한 결합된 게이트 주변 영역 밀도가 균일해지는 때가 언제인지를 결정하는
방법.
- 제 16항에 있어서, 상기 단계들은 반복적인(iterative)
방법.
- 제 9항에 있어서, 일반(generic) 더미 필 세이프들을 생성하는 단계, 및
미리결정된 각 영역들에서 총 게이트 주변 밀도가 균일하게 될 때까지 상기 일반 더미 필 세이프들의 게이트 주변 대 게이트 영역 비율을 조절하는 단계를 더 포함하는
방법.
- 디바이스의 서로 다른 영역들 각각 전체에 걸쳐 게이트 주변 밀도가 실질적으로 균일하게 될 때까지 디바이스 전체에 걸쳐서 서로 다른 더미 필 세이프들(dummy fill shapes)을 조절하거나 또는 수정하기 위하여 구성된 모듈을 포함하는
더미 필 세이프 생성기.
- 제 19항에 있어서, 상기 모듈은 조절하거나 또는 수정하기 전에 집적 회로 설계를 수신하는
더미 필 세이프 생성기.
- 집적 회로를 설계, 제조, 또는 테스트하기 위해 기계 판독가능 매체에 구현된 설계 자료에 있어서, 상기 설계 자료는,
디바이스의 서로 다른 영역들에 복수의 더미 필 세이프들(dummy fill shapes)을 포함하되, 상기 복수의 더미 필 세이프들은 게이트 주변(gate perimeter) 대 게이트 영역 비율이 칩 전체에 걸쳐 균일하게 되는 총 게이트 주변 밀도를 갖도록 구성되는
설계 자료.
- 제 21항에 있어서, 상기 설계 자료는 넷리스트(netlist)를 포함하는
설계 자료.
- 제 21항에 있어서, 상기 설계 자료는 집적 회로의 레이아웃 데이터의 교환을 위해 사용되는 데이터 포맷으로서 스토리지 매체에 상주하는
설계 자료.
- 제 21항에 있어서, 상기 설계 자료는 프로그램가능 게이트 어레이에 상주하는
설계 자료.
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