KR20110031092A

KR20110031092A - 메모리 시스템 및 메모리 시스템의 제어 방법

Info

Publication number: KR20110031092A
Application number: KR1020100085836A
Authority: KR
Inventors: 겐지 사까우에; 다쯔유끼 이시까와; 가즈히로 이찌까와
Original assignee: 가부시끼가이샤 도시바
Priority date: 2009-09-18
Filing date: 2010-09-02
Publication date: 2011-03-24
Also published as: US8448050B2; US20110072331A1; CN102024501A; JP2011065599A

Abstract

복수의 조각의 섹터 데이터로 이루어진 프레임 데이터를 기억하도록 구성된 메모리 카드와, 메모리 카드와 프레임 데이터를 송수신하도록 구성된 호스트를 구비하는 메모리 시스템으로서, 메모리 카드는, 섹터 데이터를 기준으로 하여 경 판정 코드로 BCH 디코딩 처리를 수행하도록 구성된 ECC1 디코더와, 프레임 데이터를 기준으로 하여 LDPC 코드로 LDPC 디코딩 처리를 수행하도록 구성된 ECC2 디코더와, BCH 디코딩 처리에서 에러 데이터의 유무에 관한 정보를 기억하도록 구성된 섹터 에러 플래그 섹션과, 섹터 에러 플래그 섹션에서의 정보에 기초하여 에러 데이터를 포함하지 않는 섹터 데이터의 신뢰도를 증가시키는 제어를 LDPC 디코딩 처리에서 수행하도록 구성된 ECC 제어 섹션을 포함한다.

Description

메모리 시스템 및 메모리 시스템의 제어 방법{MEMORY SYSTEM AND CONTROL METHOD FOR THE SAME}

[관련 출원의 상호 참조]

본 출원은 2009년 9월 18일에 일본에서 출원된 일본 출원 제2009-218044호를 우선권 주장하며, 이 내용이 참조로 본 명세서에 원용된다.

본 발명은 메모리 시스템 및 메모리 시스템의 제어 방법에 관한 것이며, 보다 구체적으로, 대수-기반(algebra-based) 에러 정정 코드들과 확률-기반 반복 연산을 이용한 에러 정정 코드들을 채용한 에러 정정 섹션을 구비한 메모리 시스템에 관한 것이다.

반도체 메모리 분야에서, 에러 정정 코드들에 관한 발전이 진행 중이다. 에러 정정 코드들 중에서, 최근, 확률-기반 반복 연산을 이용하는 에러 정정 코드들인 저밀도 패리티 체크 코드들(이하, "LDPC 코드"라 지칭함)이 특히 주목받고 있다. LDPC 코드들에 대해서는, 코드 성능의 이론적 한계인 새논 한계(Shannon limit)에 근접한 우수한 성능이 보고되었다.

실제 널리 사용되는 BCH 코드들과 RS(Reed-Solomon) 코드들과 같은 경 판정 코드(hard decision code)들을 이용하는 대수-기반 에러 정정 방식들에서는, 정정가능한 비트 에러들의 비율이 증가하면, 패리티 부분 또는 정정 회로의 크기의 증가와 같은 문제점들을 포함하게 된다. 그러나, 에러들을 소정의 수 또는 미만으로 안정적으로 정정하기 위한 이들 방식들의 능력은 수학적으로 증명된 바 있다.

한편, 확률-기반 반복 연산을 이용한 에러 정정 방식인 LDPC 코드들에 대해서는, 코드들의 정정 능력 자체를 명확히 규정하는 것이 곤란하다. 에러 정정은 오히려 적은 비트 에러에 대해서도 종종 실패할 수 있다.

LDPC 코드와 BCH 코드 모두를 이용하는 연접 코드(concatenated code)를 채용한 에러 정정 방식들이 공지되어 있다. 예컨대, 전파법(1950년 법률 제131호) 제38조의 규정에 기초하는, 표준 텔레비전 방송 등 중 디지털 방송에 관한 송신의 표준 방식("Ordinance for Standard Transmission Systems for Digital Broadcasting among Standard Television Broadcasting, Etc"), 별도의 표 제39호의 고도 협대역 전송 디지털 방송의 에러 정정 방식("Error Correction Scheme for Advanced Narrow-band Transmission Digital Broadcasting") (제49조 제3항 관련)에는 외부 코드로서 BCH 코드와 내부 코드로서 LDPC 코드를 이용하는 연접 코드를 채용하는 에러 정정 방식이 규정되어 있다.

그러나, LDPC 코드들로 처리되는 디코딩 처리는 후술되는 바와 같이 반복 처리를 반복하여 수행되기 때문에, 많은 횟수의 반복 처리가 수행될 수 있다. 이는 디코딩 처리 시간을 증가시키며, 또한 디코딩 처리에 필요한 전력 소비를 증가시킨다.

또한, LDPC 코드들을 이용하는 에러 체크 및 정정(이하 "ECC"라 칭함) 회로에서, 처리 시간은 코드 길이에 비례하여 증가된다. 동시에, 반복 처리 회로뿐만 아니라 패리티 체크 회로의 크기도 증가된다.

여기서, 일본 특허 출원 공개 공보 제2008-219528호는 미리 정해진 값을 초과하는 신뢰도를 갖는 데이터에 대한 반복 처리를 생략하는 ECC 회로를 제안한다. 그러나, 작업의 병렬 처리에는 비트 노드 신뢰도에 대한 복수의 임계값 판정 회로가 필요하기 때문에, ECC 회로에 있어서 회로 크기가 증가된다. 예컨대, 256 x 256 단위 행렬에 의한 통상 형태의 패리티 체크 행렬을 이용하는 방식에서, 256 개의 연산 유닛에 있어서 256개의 비트 노드들의 연산의 병렬 처리는 전체 작업 유닛들 각각에 대하여 임계값 판정 회로(예컨대, 크기 비교기(magnitude comparator)를 필요로 한다. 따라서, 회로 크기는 상당히 증가된다.

또한, 상기 ECC 회로에서, 반복 처리의 수가 반복의 미리 정해진 최대수를 초과하여, 에러 정정이 수렴(converge)되지 않는 것을 발견한 경우에, 임계값을 초과한 안전성을 갖는 데이터를 포함하여 다시 반복 처리가 수행된다. 예컨대, 반복의 최대수가 8이라면, 8회의 반복 처리후에 반복 처리는 다시 수행되고, 따라서 처리 속도는 감소할 수 있다.

본 출원의 본 발명의 일 양태의 메모리 시스템은 복수의 섹터 데이터로 이루어진 프레임 데이터를 인코딩하여 얻어진 코딩된 프레임 데이터를 기억하도록 구성된 기억 장치와, 상기 기억 장치와 상기 프레임 데이터를 송수신하도록 구성된 호스트를 구비하며, 상기 기억 장치는 섹터 데이터를 기준으로 하여 경 판정 코드(hard decision code)로 경 판정 코드 디코딩 처리를 수행하도록 구성된 제1 ECC 디코더와, 프레임 데이터를 기준으로 하여 LDPC 코드로 LDPC 디코딩 처리를 수행하도록 구성된 제2 ECC 디코더와, 경 판정 코드 디코딩 처리에서의 에러 데이터의 유무에 관한 정보를 기억하는 섹터 에러 플래그를 각각의 섹터마다 설정하도록 구성된 섹터 에러 플래그 섹션과, 섹터 에러 플래그 섹션에서의 정보에 기초하여, 에러 데이터를 포함하지 않는 섹터 데이터의 신뢰도를 증가시키는 제어를 LDPC 디코딩 처리에서 수행하도록 구성된 ECC 제어 섹션을 포함한다.

본 출원의 본 발명의 다른 양태에 따른 메모리 시스템의 제어 방법은, 프레임 데이터를 구성하는 복수의 섹터 데이터 각각의 CRC 패리티를 생성하여 부가하는 CRC 인코딩을 수행하는 단계와, 각각의 상기 섹터 데이터의 경 판정 코드 패리티를 생성하여 부가하는 경 판정 인코딩을 수행하는 단계와, CRC 패리티와 경 판정 코드 패리티를 포함하는 프레임 데이터의 LDPC 패리티를 생성하여 코딩된 프레임 데이터를 생성하는 LDPC 인코딩을 수행하는 단계와, 코딩된 프레임 데이터를 NAND 메모리 섹션에 기억시키는 단계와, 코딩된 프레임 데이터를 NAND 메모리 섹션으로부터 판독하는 단계와, 각각의 상기 섹터 데이터의 에러의 유무가 코딩된 프레임 데이터를 구성하는 각각의 상기 섹터 데이터의 상기 CRC 패리티로부터 검출되는 CRC 에러 검출을 수행하는 단계와, 코딩된 프레임 데이터를 구성하는 각각의 상기 섹터 데이터의 경 판정 코드 패리티를 이용하여 에러 정정을 수행하는 경 판정 코드 디코딩을 수행하는 단계와, CRC 에러 검출 또는 경 판정 코드 디코딩에서 에러를 포함하는 것으로 발견된 섹터 데이터를 식별하기 위한 섹터 에러 플래그를 설정하는 단계와, 코딩된 프레임 데이터가 LDPC 패리티로 디코딩 처리될 때, 설정되는 섹터 에러 플래그 없이 섹터 데이터의 신뢰도를 증가시키는 LLR 변경을 수행하는 단계와, LDPC 디코딩 처리를 수행하는 단계를 포함한다.

도 1의 (a) 내지 (b)는 LDPC 코드에서의 반복 디코딩을 설명하는 도면.
도 2의 (a) 내지 (d)는 태너 그래프(Tanner graph) G의 일부를 도시하는 도면.
도 3은 대수 우도비(log likelihood ratio)를 설명하는 설명도.
도 4는 데이터 계층 구조 및 ECC1 과 ECC2의 에러 체크/정정 범위를 설명하는 도면.
도 5는 제1 실시예에서의 메모리 시스템의 구성을 도시하는 구성도.
도 6은 제1 실시예에서의 메모리 시스템의 인코딩 처리의 흐름을 도시하는 순서도.
도 7은 제1 실시예에서의 메모리 시스템의 인코딩 처리의 타이밍 챠트.
도 8은 제1 실시예에서의 메모리 시스템의 ECC1 디코더 처리의 흐름을 도시하는 순서도.
도 9는 제1 실시예에서의 메모리 시스템의 ECC1 디코더의 타이밍 챠트.
도 10은 제1 실시예에서의 메모리 시스템의 ECC2 디코더 처리의 흐름을 도시하는 순서도.
도 11은 제2 실시예에서의 메모리 시스템의 구성을 도시하는 구성도.
도 12는 제2 실시예에서의 메모리 시스템의 ECC2 디코더 처리의 흐름을 도시하는 순서도.
도 13은 제3 실시예에서의 메모리 시스템의 구성을 도시하는 구성도.
도 14는 제3 실시예에서의 메모리 시스템의 ECC2 디코더 처리의 흐름을 도시하는 순서도.
도 15는 제3 실시예에서의 메모리 시스템의 ECC2 디코더의 타이밍 챠트.
도 16은 제1 변형예에서의 메모리 시스템의 ECC2 디코더 처리의 흐름을 도시하는 순서도.
도 17은 제2 변형예에서의 메모리 시스템의 ECC2 디코더 처리의 흐름을 도시하는 순서도.
도 18은 제3 변형예에서의 메모리 시스템의 ECC2 디코더 처리의 흐름을 도시하는 순서도.

이하에서는 도면들을 참조하여 본 발명의 실시예들을 설명한다.

우선, 도 1의 (a) 내지 도 2의 (d)를 이용하여, LDPC 코드의 반복 디코딩을 간략히 설명한다. 도 1의 (a) 및 (b)는 LDPC 코드의 반복 디코딩을 설명하기 위한 도면들이며, 도 1의 (a)는 패리티 체크 행렬 H의 예를 도시하며, 도 1의 (b)는 패리티 체크 행렬 H에 대응하는 태너 그래프 G이다. 도 2의 (a) 내지 도 2의 (d)는 태너 그래프 G의 일부를 도시하는 도면들이다.

도 1의 (a) 및 (b)에 도시된 바와 같이, 패리티 체크 행렬 H에 대응하는 2부(bipartite) 그래프인 태너 그래프를 이용하면 LDPC 코드의 반복 디코딩을 이해하기 용이하다. 도 1의 (a) 및 (b)에서는, 태너 그래프 G의 노드들을 2 형태, 즉, 변수 노들들과 체크 노드들로 분류한다. 변수 노드들은 행렬 H의 열(column)들에 대응하며, 체크 노드들은 행렬 H의 행(row)들에 대응한다. 행렬 H의 요소들의 노드들 "1"은 엣지들에 의해 연결되어 태너 그래프 G를 구성한다.

LDPC 코드의 디코딩 처리는 노드들에서 반복적으로 업데이트되어 수행되며, 대수 우도비 정보는 태너 그래프의 엣지들에 할당된다. 대수 우도비 정보는 2가지 형태의 정보, 즉 체크 노드로부터 변수 노드로의 대수 우도비 정보(이하 기호 "α"로 나타냄)와, 변수 노드로부터 체크 노드로의 대수 우도비 정보(이하 기호 "β"로 나타냄)를 포함한다. LDPC 코드의 디코딩 처리에서는, 변수 노드 처리(행 처리)를 한번, 체크 노드 처리(열 처리)를 한번 수행하는 처리를 일 반복 처리(one iteration process)라 칭하며, 디코딩 처리는 반복 처리를 반복하여 수행된다.

변수 노드들과 체크 노드들에서의 대수 우도비 정보를 업데이트하기 위한 공지된 알고리즘들, 즉, 메시지-패싱(message-passing) 알고리즘들은 합-곱(sum-product) 알고리즘과 최소-합(min-sum) 알고리즘과 같은 방법들을 포함한다. 여기서, 비교적 연산이 복잡하지 않은 최소-합 알고리즘을, 대수 우도비 정보를 업데이트하기 위한 알고리즘으로서 설명한다.

우선, 도 2의 (a) 및 (b)를 이용하여, 변수 노드 처리를 설명한다. 도 2의 (a) 및 (b)는, 도 1의 (b)의 태너 그래프에서 변수 노드 3에 연관된 일부가 추출된 도식이다.

변수 노드, 예컨대 변수 노드 3에 대응하는 코드워드(codeword) 비트의 수령시의 대수 우도비(이하 "LLR"이라 칭하고 기호 "λ"로 나타냄)를 λ(3)으로 나타낸다. 체크 노드로부터 변수 노드 3으로의 대수 우도비 정보를 α(j, 3)으로 나타내며, 여기서 j는 변수 노드 3에 연결되는 체크 노드의 노드수를 가리키며, 도 1의 (b)에 도시된 태너 그래프 G의 "1" 및 "2"에 대응한다.

이제, 도 3을 이용하여, 대수 우도비(LLR; log likelihood ratio)를 설명한다. 도 3에 도시된 바와 같이, 비트 "0"에 대응하는 맵핑 포인트는 "D"이며, 비트 "1"에 대응하는 맵핑 포인트는 넘버 라인 상의 "-D"이다. 수신된 데이터가 "X"에 위치될 때, 대수 우도비 λ는 이하의 식으로 연산된다.

그러나, 상한값 Mx는 대수 우도비 λ의 절대값으로 설정된다. 즉,

라면,

가 되도록 클리핑(clipping) 처리가 수행된다.

여기서, 대수 우도비 λ의 절대값

을 신뢰도라 한다. Mx에 가까울수록 신뢰도는 높아지며, 0에 가까울수록 신뢰도는 낮아진다.

변수 노드 3은 α(1, 3)에 대응하는 엣지의 체크 노드, 즉 체크 노드 1에 대하여 이하의 수학식 1로 나타낸 연산을 수행한다.

마찬가지로, 노드 수 j인 체크 노드에 대하여 이하의 수학식 2로 나타낸 연산을 수행하며, ∑는 변수 노드 3에 연결되는 체크 노드들 중에서 k=j 이외의 총합을 의미한다.

상기 연산은 모든 변수 노드들에 대하여 수행되어 이하의 수학식 3으로 나타낸 β(i, j)를 연산한다. i = 1 내지 N이라는 것을 주목하고, 여기서 N은 코드 길이이며, i는 노드수이다. ∑는 변수 노드 i에 연결되는 체크 노드들 중에서 k=j 이외의 총합을 의미한다.

다음으로, 도 2의 (c) 및 (d)를 이용하여, 체크 노드 처리에 대하여 설명한다. 도 2의 (c) 및 (d)는 도 1의 (b)의 태너 그래프에서 체크 노드 1에 연관된 부분을 추출한 도면들이다.

체크 노드, 예컨대, 체크 노드 1에 대한 메시지로서 대수 우도비 정보를 β(k, 1)로 나타낸 곳에서, 이러한 체크 노드는 β(1, 1)에 대응하는 엣지의 변수 노드인 변수 노드 1에 대하여 이하의 수학식 4로 나타낸 α(1, 1)를 연산하며, 여기서 k는 이러한 체크 노드 1에 연결되는 변수 노드의 노드수이며, 도 1의 (b)의 예에서는 "1", "2", "3"에 대응한다. 또한, m은 "2" 내지 "3"에서 선택된다. 여기서 기호(∏β(m, 1))은 m = 2 내지 m = 3 일 때, β(m, 1)을 곱한 결과의 기호("+1" 또는 "-1")를 의미한다. 또한,

은 β(m, 1)의 절대값이며, min는 복수의

의 최소 선택에 대한 함수이다.

마찬가지로, 이하의 수학식 5를 사용하여 α(1, i)를 연산하며, 여기서 i는 체크 노드 1에 연결되는 변수 노드의 노드수이며, 도 1의 (b)의 태너 그래프의 예어서 "1", "2", "3"에 대응한다. 또한, m은 체크 노드 1에 연결되는 변수 노드 중에서 m = i는 이외로 한다.

상기 연산은 모든 체크 노드에 대하여 수행되어 이하의 수학식 6으로 α(j, i)를 연산하며, 여기서 m은 체크 노드 j에 연결되는 변수 노드 중에서 m = i는 이외로 한다.

반복 디코딩에서, 반복 처리후의 LLR 인 사후 확률(posterior probability) Pb(i) (로그 사후 확률 비: Ln)은, 상기 변수 노드 처리 및 체크 노드 처리가 각각 한번 수행되는 각각의 반복 처리에서 이하의 수학식 7로 결정되며, 여기서 i = 1 내지 N이며, N은 코드 길이이다. ∑은 변수 노드 i에 연결되는 모든 체크 노드의 합이다.

이러한 사후 확률값 Pb에 기초하여, bit 결정, 즉 해당 bit가 "0" 또는 "1"인지를 결정한다. 이러한 경 판정 결과는 LDPC 코드의 패리티 체크를 수행하는데 이용되며, 에러가 없다면, 반복 처리가 종료된다. 이것이 LDPC 코드의 반복 디코딩 방법이다.

<제1 실시예>

이제, 본 발명의 제1 실시예에서의 메모리 시스템(1)과, 메모리 시스템(1)의 제어 방법을 설명한다.

도 4에 도시된 바와 같이, 데이터가 기억될 때, 본 실시예의 메모리 시스템(1)은 LDPC 프레임 데이터(클러스터)를 서브프레임 데이터(섹터들)로 분할하여 섹터 기준으로 BCH/CRC 방식(ECC1)의 데이터를 인코드하며, 클러스터 기준으로 LDPC 방식(ECC2)의 데이터를 더 인코드한다. 프레임 데이터는, 예컨대 섹터 0 에서 섹터 7까지의 8개의 512 바이트 섹터로 분할된다. CRC 패리티 및 BCH 패리티가 각각의 섹터에 부가되며, LDPC 패리티가 프레임 데이터에 더 부가된다.

ECC1의 CRC 패리티 생성에서, 4 바이트 CRC 패리티는 생성 다항식(generator polynominal)으로 512 바이트 섹터 데이터를 인코딩하여 생성된다. ECC1의 BCH 패리티 생성에서, 3-비트 정정 가능한 인코딩을 수행하는 경우에, 5 바이트 BCH 패리티가 516 바이트(512 바이트 섹터 데이터 + CRC 패리티)에 대하여 생성된다.

ECC2의 LDPC 패리티 생성에서, 320 바이트 LDPC 패리티는 LDPC 방식에서「섹터 데이터 + 8개의 섹터의 CRC 패리티」를 인코딩하여 생성된다. 도 4에서, B1은 CRC 패리티에 대한 에러 체크 범위를 가리키며, B2는 BCH 패리티에 대한 에러 체크 및 정정 범위를 가리키며, B3는 LDPC 패리티에 대한 에러 체크 범위를 가리킨다. 도 4에 도시된 예에서 LDPC 인코딩에는 BCH 패리티가 포함되지 않지만, LDPC 인코딩에는 BCH 패리티가 포함되어도 좋다.

코딩된 데이터가 판독되고 디코드될 때, 메모리 시스템(1)은 섹터 기준으로 우선 BCH/CRC 기반 에러 체크 및 정정 처리(ECC1)를 수행한 후, 클러스터 기준으로 LDPC 기반 에러 체크 및 정정 처리(ECC2)를 수행한다. ECC2에서, ECC1에서 에러가 없다고 식별된 섹터의 신뢰도는 증가되며, 또는, 구체적으로 신뢰도가 최대로 설정되어, 섹터에 대한 반복 처리는 생략된다.

이제, 도 5를 이용하여, 메모리 시스템(1)의 구성을 설명한다. 도 5에 도시된 바와 같이, 메모리 시스템(1)은 PC 또는 디지털 카메라와 같은 호스트(2) 및 호스트(2)에 탈착가능하게 접속되는 기억 장치인 메모리 카드(10)를 구비한다. 호스트(2)는 버스(4)를 통하여 접속되는 다양한 기능 섹션들(미도시)에 걸쳐서 CPU(3)의 제어를 통하여 메모리 카드(10)와 데이터를 송수신한다.

메모리 시스템은 호스트, 및 호스트 내에 수용되어 호스트 등에 대한 시동(startup) 데이터를 기억하도록 구성되는 소위 내장형 기억 장치를 구비하여도 좋으며, 기억 장치는 반도체 디스크: SSD(Solid State Drive; 고상 드라이브)와 같은 형태이여도 좋다. 대안으로서, 메모리 시스템은, 메모리 카드(10)에 대응하는 기억 장치가 내장되고 호스트가 통합된 모바일 뮤직 플레이어와 같이 기능하여도 좋다.

도 5에 도시된 바와 같이, 기억 장치인 메모리 카드(10)는 NAND 메모리 섹션(15)과 메모리 컨트롤러(50)를 구비한다. NAND 메모리 섹션(15)은 플래시 메모리 섹션이며, 단위 셀들인 많은 메모리 셀이 기입용 비트선과 판독용 워드선을 통하여 접속되는 구조를 가진다.

메모리 컨트롤러(50)는 버스(13)를 통하여 접속되는 CPU(11), 인터페이스(12), 에러 체크 및 정정 섹션(ECC 섹션)(20)을 구비한다. CPU(11)는 버스(13)를 통하여 접속되는 다양한 기능 섹션들 등(미도시)을 제어함으로써, 인터페이스(12)를 통하여 호스트(2)와, 및 NAND 메모리 섹션(15)와 데이터를 송수신한다.

ECC 제어 섹션(21)의 제어하에서, ECC 섹션(20)은 인터페이스(22)를 통하여 버스(13)와 데이터를 송수신하며, 인터페이스(24)를 통하여 NAND 메모리 섹션(15)으로/으로부터 데이터를 송수신하는 것 외에, 후술될 인코딩 처리와 디코딩 처리를 수행한다.

도 5에 도시된 바와 같이, ECC 섹션(20)은 인코더(25), ECC1 디코더(제1 ECC 디코더; 30), ECC2 디코더(제2 ECC 디코더; 40) 및 버퍼(23)를 구비한다. 인코더(25)는 대수 기반 에러 정정 방식을 채용한 ECC1 인코더(제1 ECC 인코더; 26)와, 확률 기반 반복 연산을 이용한 에러 정정 방식을 채용한 ECC2 인코더(제2 ECC 인코더; 27)를 구비한다. ECC1 디코더(30)는 CRC 신드롬(syndrome) 연산 회로(31) 및 BCH 디코더(32)를 구비한다. ECC2 디코더(40)는 LDPC 반복 처리 회로(41), 중간-값 메모리로서의 버퍼(42), LLR(로그 사후 확률비; log posterior probability ratio; Ln)를 연산하여 기억하도록 구성된 LLR 연산/기억 섹션(43), 섹터 에러 플래그들을 설정하여 기억하도록 구성된 섹터 에러 플래그(EF) 섹션(44), 데이터 메모리로서의 버퍼(47), CRC 신드롬 연산 회로(45) 및 패리티 체크 회로(46)를 구비한다.

이제, 도 6 및 도 7을 이용하여, 시스템(1)의 인코딩 처리를 상세히 설명한다. 이하에서는, 도 6의 순서도에 따라 설명된다. 도 7에서, "uk"는 리셋 이전의 미정 상태를 의미하고, "all0"는 버퍼가 리셋된 상태를 의미하고, "Valid"는 처리가 완료되어 출력 결과가 유효한 상태를 의미한다.

<스텝 S10>

호스트(2)의 CPU(3)는 NAND 메모리 섹션(15)에 기억될 프레임 데이터를 섹터 기반으로 인터페이스(12 및 22)를 통하여 데이터 버퍼인 버퍼(23)로 기입한다. 즉, 프레임 데이터는 ECC(20)에 입력되어 섹터 데이터의 8 조각으로 분할된다.

<스텝 S11>

섹터 수 K가 초기화된다.

<스텝 S12>

ECC1 인코더(26)는 섹터 K의 CRC 패리티를 생성한다. ECC1 인코더(26)의 CRC 패리티 생성과, ECC1 디코더(30)의 CRC 신드롬 연산 회로(31)는 메모리 시스템(1)의 필수 구성 요소가 아니라는 점을 주목해야 한다.

<스텝 S13>

ECC1 인코더(26)는 섹터 K의 BCH 패리티를 생성한다.

<스텝 S14 및 스텝 S15>

ECC1 인코더(26)에 의해 처리되는 인코딩은 전체 8개의 섹터의 패리티가 생성될 때까지 수행된다.

<스텝 S16>

ECC2 인코더(27)는 프레임 데이터의 LDPC 패리티를 생성한다. 후술될 바와 같이, ECC1 인코더(26)에 의한 처리 및 ECC2 인코더(27)에 의한 처리는 병렬로 수행된다.

<스텝 S17>

ECC 제어 섹션(21)은 버퍼(23)에 기억된 데이터를 인코더(25)에서 연산된 패리티에 따라 인터페이스(24)로 전송하여 이 데이터를 NAND 메모리 섹션(15)에 기입한다.

여기서, 도 7에 도시된 타이밍 챠트에 도시된 바와 같이, ECC1 인코더(26)에 의한 인코딩 처리와 ECC2 인코더(27)에 의한 인코딩 처리가 병렬 처리로 수행된다. 섹터 0이, 예컨대 ECC2 인코더(27)에서 인코딩될 때, 섹터 0의 데이터(512 바이트)가 우선 ECC2 인코더(27)에 입력된 다음, CRC 패리티(4 바이트)가 입력된다. 필요에 따라, 인코딩 처리는, CRC 패리티가 유효하게 될 때까지 일시적으로 중단된다. 「데이터 + 8개의 섹터의 CRC 패리티」가 ECC2 인코더(27)에 입력된 후에, ECC2 인코더(27)의 패리티 연산이 완료된다.

이제, 도 8, 도 9 및 도 10을 이용하여, 메모리 시스템(1)에서의 디코딩 처리를 상세히 설명한다. 우선, ECC1 디코더(30)에 의한 디코딩 처리를 도 8의 순서도에 따라 설명한다.

<스텝 S20>

ECC 제어 섹션(21)은 인터페이스(24)를 통하여 NAND 메모리 섹션(15)에 기억된 코딩된 프레임 데이터를 판독하여, 이 프레임 데이터를 8개의 섹터로 분할하여 상기 섹터들을 버퍼(23)에 기억시킨다.

<스텝 S21>

프레임 수 K 및 섹터 에러 플래그(EF(1) 내지 EF(7))를 초기화한다.

<스텝 S22>

ECC1 디코더(30)의 CRC 신드롬 연산 회로(31) 및 BCH 디코더(32)는 에러 체크를 위하여 CRC 및 BCH 신드롬을 연산한다. 즉, BCH 코드의 대수 디코딩에서, 에러 위치 다항식(error locator polynominal)이 디코딩 결과로서 출력된다. 에러 위치 다항식의 출력에 의해 에러가 존재하는지, 바꿔 말하면 에러의 존재 유무 만을 검출한다. 에러 위치 다항식의 해를 구함으로써, 에러 비트가 BCH 코드 내에 위치될 수 있으므로, 이 에러는 정정될 수 있다. 에러가 없다면, 출력 신드롬은 "0" 이다.

<스텝 S23 및 스텝 S24>

에러가 검출되면(S23: 예), ECC1 디코더(30)는 S24에서 섹터 기반으로 BCH 디코더(32)에 의한 에러 정정 처리를 수행한다. 에러가 없다면(S23: 아니오), ECC1 디코더(30)는 다음 섹터의 처리로 이동한다.

<스텝 S25>

BCH 디코더(32)에 의한 에러 정정이 성공("예")되었다면, ECC1 디코더(30)는 다음 섹터의 처리로 이동한다.

<스텝 S26>

BCH 디코더(32)에 의한 에러 정정이 실패("아니오")하였다면, ECC1 디코더(30)는 다음 섹터의 처리로 이동한다. 이후, "1"이 EF 섹션(44)에 설정되며, 상기 EF 섹션(44)은, ECC1 디코더(30)가 에러를 정정할 수 없었던 섹터(에러 섹터)에 대응하는 섹터 에러 플래그(EF(K))를 설정하여 기억하도록 구성된다.

<스텝 S27 및 스텝 S28>

ECC1 디코더(30)는, 8개의 섹터(K = 0 내지 7)의 에러 체크 및 정정 처리가 완료될 때까지 S22로부터의 처리를 반복한다.

<스텝 S29>

8개의 섹터에서의 에러 체크 및 정정 처리의 완료 시에 8개의 섹터에 대한 에러 플래그가 모두 "0"이라면("예"), ECC 제어 섹션(21)은 디코딩 처리를 완료하여 호스트(2)의 CPU(3)에 통지를 송신한다. 통지에 대해 응답하여, CPU(3)는 버퍼(23)로부터 NAND 판독 데이터를 판독하여, 예컨대 이 데이터를 메인 메모리로 전송한다. 8개의 섹터에 대한 에러 플래그들 중의 적어도 하나가 "1"로 설정된다면("아니오"), ECC 제어 섹션(21)은「I」, 즉, 도 10에 도시된 ECC2 디코더(40)에 의한 LDPC 에러 정정 처리를 수행한다.

도 9의 타이밍 챠트에 도시된 바와 같이, CRC 신드롬 연산 회로(31), BCH 디코더(32) 및 ECC2 디코더(40)에 의한 디코딩 처리는 적시에 병렬로 수행된다.

다음으로, ECC2 디코더(40)에 의한 디코딩 처리를 도 10의 순서도에 따라 설명한다.

<스텝 S40>

ECC2 디코더(40)에서의 디코딩 처리에서, 우선, 반복의 최대 횟수 Mitr 및 반복 횟수를 나타내는 파라미터 Itr가 "0"으로 설정된다. 반복의 최대 횟수는 매번 설정될 필요가 없으므로, 현재 값이 사용되어도 좋다. 반복 최대 횟수는 특정 횟수, 예컨대 50회이어도 좋으며, 또는, 예컨대 1/90 초로 제한되어도 좋다.

<스텝 S41>

ECC2 디코더(40)는 프레임 데이터로부터 각각의 비트의 본래 대수 우도비 LLR을 생성한다.

<스텝 S42>

ECC 제어 섹션(21)은 EF 섹션(44)에 기억되는 에러 플래그들을 체크한다. 섹터 K에 대한 에러 플래그, 즉 EF(K)가 "0"인 경우, 즉 섹터 K에 에러가 없는 경우, 섹터 데이터의 신뢰도는 본래 대수 우도비에 무관하게 증가된다. 예컨대, 로그 사후 확률 비 Ln의 절대값은 최대로 업데이트된다.

<스텝 S43>

ECC 제어 섹션(21)에 의해 ECC2 디코더(40)는, 전체 섹터 데이터를 이용하여 제1 라운드의 반복 처리를 수행한다.

<스텝 S44>

ECC2 디코더(40)는 패리티 체크를 수행하는 동시에, Itr의 값을 하나씩 증가시키는 동작인 일 증분(one increment)을 수행한다.

<스텝 S45 및 스텝 S46>

패리티 체크 결과가 OK로 되면("예"), 디코딩 처리는 종료되며 S46에서 호스트(2)의 CPU(3)에 통지된다. 통지에 응답하여, CPU(3)는 버퍼(23)로부터 NAND 판독 데이터를 판독하여, 이 데이터를, 예컨대 메인 메모리에 전송한다.

<스텝 S47>

ECC2 디코더(40)는 반복 처리의 횟수(라운드의 수), 즉 Itr의 값을 체크한다.

<스텝 S48>

반복 처리의 횟수, 즉 Itr의 값이 반복의 최대 횟수 Mitr에 도달하면("아니오"), ECC2 디코더(40)는 반복 처리를 더 수행함 없이 디코딩 처리를 완료하여, 디코딩 처리의 실패를 호스트(2)의 CPU(3)에 통지한다.

<스텝 S49>

반복 처리의 횟수, 즉 Itr의 값이 반복 최대 횟수 Mitr보다 작다면(S48: 예), ECC2 디코더(40)는 LLR을 업데이트한다.

<스텝 S50>

기본적으로, ECC 제어 섹션(21)은 제2 LDPC 디코딩 처리를 선택하는 것이 바람직하다. 따라서, 제2 라운드 및 이 이후의 라운드의 반복 처리에서, ECC2 디코더(40)는 EF = 0, 즉, 에러 없는 섹터 데이터를 제외한 제2 반복 처리를 수행한다. 바꿔 말하면, EF = 0인 섹터 데이터에 대한 Ln 연산을 생략한다. 구체적으로, Ln 연산에 필요한, β 연산에 이용된 외부 정보 α의 연산(행 처리)과 사후 확률 β의 연산(열 처리)을 생략한다. 즉, 행 처리/열 처리는 에러 플래그가 설정되지 않은(EF = 0) 섹터 데이터에 대해 생략된다.

ECC2 디코더(40)는 S44로부터의 처리를 반복한다.

상술된 바와 같이, 메모리 시스템(1)의 제어 방법은, 전체 섹터 데이터를 이용하여 반복 처리가 수행되는 제1의 LDPC 디코딩을 수행하는 단계와, 에러 데이터가 포함되지 않는 것으로 섹터 에러 플래그가 설정되지 않은 섹터 데이터를 이용하지 않고 반복 처리가 수행되는 제2 LDPC 디코딩을 수행하는 단계와, 제1 LDPC 디코딩 및 제2 LDPC 디코딩 중의 하나가 선택되는 LDPC 처리 선택을 수행하는 단계를 포함한다.

본 실시예의 메모리 시스템(1) 및 메모리 시스템(1)의 제어 방법에서는, 예컨대, 8개의 섹터 중에서 4개의 섹터에 에러가 없다면, 제1 LDPC 디코딩을 선택하여 수행하는 것보다, 제2 LDPC 디코딩을 선택하여 수행하는 것이 바람직하다. 이는 라운드 당 행 처리/열 처리 시간을 대략 절반으로 감소시킨다. 그래서, 처리 속도가 높은 메모리 시스템 및 메모리 시스템의 제어 방법이 실현된다.

본 실시예의 메모리 시스템(1)에 포함되는 메모리 카드(10)(NAND 메모리를 구비한 반도체 기억 장치), 메모리 컨트롤러(50) 또는 에러 정정 섹션(에러 정정 회로; 20)를 다른 부재와 조합하여 사용하더라도, 본 실시예의 메모리 시스템(1)과 동일한 이점이 달성된다는 것은 명백하다. 즉, 상기 구성요소들의 각각은 본 발명의 이점을 갖는다.

<제2 실시예>

이제, 본 발명의 제2 실시예에서의 메모리 시스템(1B) 및 메모리 시스템(1B)의 제어 방법을 설명한다. 본 실시예에서의 메모리 시스템(1B) 및 메모리 시스템(1B)의 제어 방법은 제1 실시예에서의 메모리 시스템(1) 및 메모리 시스템(1)의 제어 방법과 유사하며, 동일 구성요소에는 동일한 참조부호를 부여하며, 이들 동일 구성요소에 대한 설명은 생략한다.

도 11에 도시된 바와 같이, 본 실시예에서의 메모리 시스템(1B)의 메모리 카드(10B)의 메모리 컨트롤러(50B)의 ECC(20B)의 ECC2 디코더(40B)는 정정된 비트의 수를 카운팅하는 기능을 갖는 정정 비트 카운터(48)를 구비한다. 각각의 반복 처리가 왼료될 시에, 정정 비트 카운터(48)는 반복 처리(라운드)에서 에러 정정된 정정된 비트의 수를 카운트한다. 메모리 컨트롤러(50B)에서는, 기본적으로 제2 LDPC 디코딩 처리가 선택되는 것이 바람직하다. 그러나, 정정 비트 카운터(48)의 카운트 결과에 기초하여, 에러 정정된 비트의 수가 미리 정해진 값을 초과하여 증가되지 않아, 정정 처리가 정체되고 있다고 검출되면, 행 처리/열 처리(반복 처리)로부터 배제된 에러 없는 섹터 데이터를 포함하는 모든 섹터 데이터를 사용하거나, 바꿔 말하면 제1 LDPC 디코딩 처리를 선택함으로써, 다음의 라운드를 수행한다.

이하에서는, 도 12의 순서도에 따라 설명한다. 도 12의 스텝 S60 내지 S69는 도 10의 상술된 스텝 S40 내지 S49와 동일하기 때문에, 설명을 생략한다.

<스텝 S70>

정정 비트 카운터(48)는 에러 정정된 비트의 수를 카운트한다. 즉, 이전 반복 처리의 완료시의 에러 비트의 수와 현재 반복 처리의 완료시의 에러 비트의 수의 차이로부터, 현재 반복 처리에서 성공적으로 정정된 에러 비트의 수를 카운트한다.

<스텝 S71>

에러 정정된 비트의 수가 그다지 증가되지 않은 경우, 예컨대, 에러 정정된 비트의 수가 미리 정해진 값 N 비트 이하인 경우("아니오"), 이는 정정 처리가 정체되고 있다는 것을 의미한다. 이러한 경우에는, 반복 처리를 단순히 반복하는 것으로서는 디코딩 처리를 완료하는데 시간이 많이 소요되게 된다. 다른 한편, 에러 정정된 비트의 수가 미리 정해진 값 N 비트를 초과하는 경우("예"), ECC 제어 섹션(21)은 스텝 S63으로부터 반복 처리를 반복한다.

<스텝 S72>

에러 정정된 비트의 수가 미리 정해진 값 N 비트 이하인 경우에, ECC 제어 섹션(21)은 모든 섹터 데이터를 사용하는 제1 LDPC 디코딩 처리를 선택하여, 다음 라운드를 처리한다. 이에 대한 이유는 다음과 같다. LDPC 디코딩 처리는 높은 신뢰도를 지닌 α 및 β 데이터가 메시지로서 낮은 신뢰도를 지닌 데이터로 확산되어, 에러 데이터의 신뢰도가 증가되도록 에러 정정을 수행하는 것을 필수로 한다. 메시지 확산 루프로부터 높은 신뢰도를 지닌 모든 섹터 데이터를 배제하면, 에러 데이터로 이루어진 루프 내에서 처리가 봉쇄될 수 있어, 에러 정정 처리의 수렴을 방해하게 된다.

따라서, 처리는 스텝 S64로부터 계속된다.

회로 크기를 감소시키기 위해서, 각각의 라운드의 완료 시에 에러가 없는 섹터들의 수의 증가를 검출하는 수단이, 정정 비트 카운터(48)를 사용하는 대신에 제공되어도 좋다. 이는, 섹터 당 에러 비트가 많은 경우에 정정 비트 카운터(48)를 사용하는 것과 등가의 효과를 달성할 수도 있다.

상술된 바와 같이, 본 실시예에서의 메모리 시스템(1B)의 제어 방법은, 전체 섹터 데이터를 이용하여 반복 처리가 수행되는 제1 LDPC 디코딩을 수행하는 단계와, 섹터 에러 플래그가 설정되지 않은 섹터 데이터를 이용하지 않고 반복 처리를 수행하는 제2 LDPC 디코딩을 수행하는 단계와, 제1 LDPC 디코딩 및 제2 LDPC 디코딩 중의 하나를 선택하는 LDPC 처리 선택을 수행하는 단계를 포함하며, 디코딩 처리를 선택하는 단계는 각각의 반복 처리에서 정정된 에러 비트의 수를 카운트하도록 구성된 정정된 비트 카운트 섹션의 카운트 결과에 기초하여 선택하는 단계를 포함한다.

본 실시예에서의 메모리 시스템(1B)은, 이러한 처리 이외에도 높은 신뢰도를 지닌 섹터 데이터를 사용함으로써, 처리 부하가 일시적으로 증가되더라도, 정정 처리가 정체되고 있을 때에 에러 정정 처리의 효율을 증가시킬 수 있다. 따라서, 제1 실시예에서의 메모리 시스템(1) 및 메모리 시스템(1)의 제어 방법의 이점 외에도, 메모리 시스템(1B) 및 메모리 시스템(1B)의 제어 방법은 작은 회로 크기 및 높은 처리 속도를 실현한다.

<제3 실시예>

이제, 본 발명의 제3 실시예에서의 메모리 시스템(1C) 및 메모리 시스템(1C)의 제어 방법을 설명한다. 본 실시예에서의 메모리 시스템(1C) 및 메모리 시스템(1C)의 제어 방법은 제1 실시예에서의 메모리 시스템(1) 및 메모리 시스템(1)의 제어 방법과 유사하기 때문에, 동일 구성요소에 대해서는 동일 참조부호를 부여하며, 이들 구성요소에 대한 설명을 생략한다.

도 13에 도시된 바와 같이, 본 실시예에서의 메모리 시스템(1C)의 메모리 카드(10C)의 메모리 컨트롤러(50C)의 ECC(20C)의 ECC2 디코더(40C)에는 체크 행렬을 이용하여 에러 정정의 종료를 검출하는 패리티 체크 회로(46)가 없으므로, 대신 CRC 신드롬 연산 회로(45)가 에러 정정의 성공 또는 실패를 체크한다. 대신, ECC1 디코더(30)의 CRC 신드롬 연산 회로(31)가 에러 정정의 성공 또는 실패를 체크할 수 있으므로, CRC 신드롬 연산 회로(45)는 없어도 좋다.

또한, ECC2 디코더(40C)는 어떤 에러 섹터가 코드가 변경된 데이터를 가지는 지를 ECC 제어 섹션(21)에 통지하는 기능을 갖는 섹터 변경 플래그(이하, "변경 플래그(modifier flag; MF)" 라고도 함) (49)를 구비한다. 섹터 변경 플래그(49)는 코드가 변경된 데이터, 즉 "0"이 "1"로 또는 "1"이 "0"으로 변경된 데이터를 포함하는 에러 섹터(EF = 1)에 대해 "1"을 설정한다.

그래서, ECC2 디코더(40C)에 의해 ECC1 디코더(30)의 BCH 디코더(32)에 의한 에러 정정 처리가 ECC2 디코더(40C)에 의한 LDPC 디코딩 처리와 연계하여 수행되도록 하여, 에러 정정 처리를 가속화시킬 수 있다. 이하에서는, 도 14의 순서도에 따라 설명한다. 도 14의 스텝 S80 내지 S89는 상술된 도 10의 스텝 S40 내지 S49와 동일하기 때문에, 그 설명을 생략한다.

<스텝 S90>

ECC 제어 섹션(21)은, 섹터 변경 플래그(49)에 기초하여, BCH 디코더(32)에 의한 에러 정정 처리가 에러 섹터(EF = 1)이며 섹터 변경 플래그(MF) = 1을 갖는 섹터 상에서 다시 수행되도록 제어한다.

복수의 에러 섹터가 동시에 1로 설정된 섹터 변경 플래그를 가진다면, 하나의 에러 섹터가 미리 정해진 알고리즘으로 선택되어 BCH 디코더(32)에 의한 에러 정정 처리를 수행하여도 좋다.

<스텝 S91 및 스텝 S92>

BCH 디코더(32)에 의한 에러 정정이 성공되면(S91: 예), 에러 정정된 섹터와 관련된 대수 우도비와 같은 데이터가 업데이트되고, 대응 섹터 에러 플래그가 ECC2 디코더(40C)에 의한 처리와 충돌하지 않는 타이밍(예컨대, 일 반복 처리의 완료시)으로 클리어된다.

BCH 디코더(32)에 의한 에러 정정이 실패하였다면(S91: 아니오), 정상 처리가 반복된다.

여기서, 메모리 시스템(1C)의 제어 방법을 도 15의 타이밍 챠트를 예로서 취하여 더 설명한다. 도 15는 섹터 1 및 섹터 3에 대한 ECC1 디코더(30)에서의 에러 정정이 실패할 때의 동작을 나타낸다. ECC1 디코더(30)에 의한 처리가 완료된 후에, ECC2 디코더(40C)에 의한 LDPC 디코딩 처리가 시작된다. 이러한 처리의 시작 시에, NAND 메모리 섹션(15)으로부터 판독된 데이터는 대수 우도비로 변경된다. 이 시점에서, 에러 없는 섹터들 0, 2 및 4 내지 7의 신뢰도를 증가시켜, 예컨대 Ln의 절대값을 최대로 설정하여 변환을 수행한다. LDPC 디코딩 처리의 제1 반복 처리(라운드 1)를 전체 8개의 섹터에 대해 수행한다. 도 15의 예에서, 에러 섹터 1에 대한 변경 플래그는 라운드 1의 종료 시에 "1"로 설정된다. 따라서, 라운드 2에서, BCH 디코더(32)에 의한 디코딩 처리를 섹터 1에서 다시 수행한다. 이후, 섹터 1이 BCH 디코더(32)에 의해 성공적으로 디코딩되어, 섹터 1의 신뢰도가 최대로 업데이트되고, 섹터 1에 대한 에러 플래그는 "0"으로 클리어된다. 이후, 섹터 3은 라운드 3에서의 처리에 의해 성공적으로 에러 정정되어, 디코딩 처리는 종료된다.

상기 설명에서는 일례로서, ECC1 - ECC2의 일련의 디코딩 처리 방식을 채용하는 메모리 시스템(1C)을 취하고 있으며, 여기서 ECC2 디코더(40C)는 도 15에 도시된 바와 같이 ECC1 디코더(30)에 의한 처리의 종료 후에 본 처리를 시작한다. 그러나, ECC1 - ECC2 병렬 디코딩 처리 방식이 채용되어도 좋으며, 여기서 ECC1 디코더(30) 및 ECC2 디코더(40C)는 디코딩 처리를 거의 동시에 시작한다. 이러한 경우에, ECC2 디코더(40C)에 의한 제1 라운드 반복 처리는 모든 섹터를 에러 섹터(EF = 1)로 고려하여 수행된다. ECC1 디코더(30)에 의한 처리 결과에 따라, ECC2 디코더(40C)에 의한 제1 라운드 반복 처리의 완료 후에, 섹터 에러 플래그가 설정되고/신뢰도 업데이트 처리가 수행된다. 이후의 처리는 상술된 바와 같다.

ECC1 - ECC2 병렬 디코딩 처리 방식에서는, ECC1 - ECC2의 일련의 디코딩 처리 방식에 비하여, 섹터 당 데이터 크기를 줄이고, 또한 ECC1 디코더(30) (ECC1 인코더(26))의 정정 처리 능력을 낮게 더 설정하는 것이 바람직하다. 이는 정정 처리 능력을 낮게 설정하면 패리티 크기를 줄일 수 있기 때문이며, 이로 인해 인코딩 비율의 축소를 회피할 수 있어, 처리 속도를 높이고 소비 전력을 줄일 수 있다. ECC1 - ECC2 병렬 디코딩 처리 방식에서는, 하나의 섹터가, 예컨대 4 비트의 정정가능한 패리티를 지닌 128 바이트로 이루어져도 좋다.

상술된 바와 같이, 메모리 시스템(1C)의 제어 방법은, 전체 섹터 데이터를 사용하여 반복 처리를 수행하는 제1 LDPC 디코딩을 수행하는 단계와, 섹터 에러 플래그가 설정되지 않은 섹터 데이터를 사용함 없이 반복 처리가 수행되는 제2 LDPC 디코딩을 수행하는 단계와, 제1 LDPC 디코딩 및 제2 LDPC 디코딩 중의 하나를 선택하는 LDPC 처리 선택을 수행하는 단계와, 제1 LDPC 디코딩 또는 제2 LDPC 디코딩에서 코드가 변경된 비트 데이터를 포함하는 섹터 데이터를 식별하기 위한 섹터 변경 플래그를 설정하는 단계와, 섹터 변경 플래그 및 섹터 에러 플래그가 설정되는 섹터 데이터의 에러 정정이 수행되도록 경 판정 코드 패리티를 사용하는 제2 경 판정 코드 디코딩을 수행하는 단계와, 제2 경 판정 코드 디코딩으로부터 기인한 에러 정정 섹터 데이터에 대한 섹터 에러 플래그를 리셋하는 단계를 더 포함한다.

메모리 시스템(1C)에서, BCH 디코더(32)는 ECC2 디코더(40C)의 디코딩 처리를 보완한다. 따라서, 제1 실시예에서의 메모리 시스템(1) 또는 메모리 시스템(1)의 제어 방법의 이점 이외에, 메모리 시스템(1C) 및 메모리 시스템(1C)의 제어 방법은 회로 크기를 작게할 수 있으며 처리 속도를 향상시킬 수 있다.

<제1 변형예>

본 발명의 상술된 실시예들에서의 메모리 시스템(1) 등 및 메모리 시스템(1) 등의 제어 방법에서, 반복 처리는, ECC1 디코더(30)에 의한 처리에서 에러가 없다고 식별된 섹터들을 생략하고, 바꿔 말하면 섹터 에러 플래그(EF) = 0 인 섹터들을 배제하여 수행된다.

한편, 도 16에 도시된 바와 같이, 본 변형예에서의 메모리 시스템에서, 섹터 에러 플래그(EF) = 0인 섹터들의 Ln의 절대값은 최대로 설정되며, 모든 섹터를 사용하여 반복 처리가 수행된다.

본 변형예에서의 메모리 시스템은 항시 높은 신뢰도를 지닌 데이터를 사용하여 LDPC 디코딩 처리를 수행함으로써, 빠른 처리가 가능하다.

<제2 변형예>

본 발명의 상술된 제3 실시예에서의 메모리 시스템(1C) 및 메모리 시스템(1C)의 제어 방법에서, 반복 처리는, ECC1 디코더(30)에 의한 처리에서 에러가 없다고 식별된 섹터들을 생략하고, 바꿔 말하면, 섹터 에러 플래그(EF) = 0인 섹터들을 배제하여 수행된다.

한편, 도 17에 도시된 바와 같이, 본 변형예에서의 메모리 시스템에서, 섹터 에러 플래그(EF) = 0인 섹터들의 신뢰도는 증가되며, 예컨대 섹터 에러 플래그(EF) = 0인 섹터들의 Ln의 절대값이 최대로 설정되며, 모든 섹터를 사용하여 반복 처리가 수행된다.

즉, 본 변형예에서의 메모리 시스템은, 복수의 조각의 섹터 데이터로 이루어진 인코딩 프레임 데이터로부터 기인한 코딩된 프레임 데이터를 기억하도록 구성된 기억 장치이며, 기억 장치와 프레임 데이터를 송수신하도록 구성된 호스트인 메모리 카드를 구비하는 메모리 시스템이며, 기억 장치는, 섹터 데이터 기준으로 경 판정 코드로 경 판정 인코딩 처리를 수행하도록 구성된 제1 ECC 인코더와, 프레임 데이터 기준으로 LDPC 코드로 LDPC 인코딩 처리를 수행하도록 구성된 제2 ECC 인코더와, 경 판정 코드 디코딩 처리를 수행하도록 구성된 제1 ECC 디코더와, 프레임 데이터 기준으로 LDPC 코드로 LDPC 디코딩 처리를 수행하도록 구성된 제2 ECC 디코더와, 경 판정 코드 디코딩 처리에서 에러 데이터의 유무에 관한 식별 정보를 각각의 섹터마다 기억하도록 구성된 섹터 에러 플래그 섹션과, 섹터 에러 플래그 섹션에서의 정보에 기초하여 에러 데이터가 없는 섹터 데이터의 신뢰도를 증가시키는 제어를 LDPC 디코딩 처리에서 수행하도록 구성된 ECC 제어 섹션을 포함한다.

본 변형예에서의 메모리 시스템의 제어 방법은, 프레임 데이터를 구성하는 섹터 데이터의 복수의 조각 각각의 CRC 패리티가 생성되어 추가되는 CRC 인코딩을 수행하는 단계와, 섹터 데이터의 각각의 조각의 경 판정 코드 패리티가 생성되어 추가되는 경 판정 인코딩을 수행하는 단계와, 코딩된 프레임 데이터가 생성되도록 CRC 패리티와 경 판정 코드 패리티를 포함하는 프레임 데이터의 LDPC 패리티가 생성되는 LDPC 인코딩을 수행하는 단계와, 코딩된 프레임 데이터를 NAND 메모리 섹션에 기억시키는 단계와, 코딩된 프레임 데이터를 NAND 메모리 섹션으로부터 판독하는 단계와, 코딩된 프레임 데이터로 구성된 섹터 데이터의 각각의 조각의 CRC 패리티로부터 섹터 데이터의 각각의 조각의 에러의 유무를 검출하는 CRC 에러 검출을 수행하는 단계와, CRC 에러 검출에서 에러가 검출된 섹터 데이터에 대한 경 판정 코드 패리티를 사용하여 에러 정정을 수행하는 경 판정 코드 디코딩을 수행하는 단계와, CRC 에러 검출 또는 경 판정 코드 디코딩에서 에러를 포함하는 것으로 발견된 섹터 데이터를 식별하기 위한 섹터 에러 플래그를 설정하는 단계와, 코딩된 프레임 데이터가 LDPC 패리티로의 디코딩 처리하에 있을 때에 설정되는 섹터 에러 플래그 없이 섹터 데이터의 신뢰도가 증가되는 LLR 변경을 수행하는 단계를 포함한다.

본 변형예에서의 메모리 시스템 및 메모리 시스템의 제어 방법은 항시 높은 신뢰도를 지닌 데이터를 사용하여 LDPC 디코딩 처리를 수행함으로써, 처리 속도가 향상된다.

<제3 변형예>

본 발명의 상술된 실시예에서의 메모리 시스템(1) 등 및 메모리 시스템(1) 등의 제어 방법에서, 반복 처리는, ECC1 디코더(30)에 의한 처리에서 에러가 없다고 식별된 섹터들을 생략하고, 바꿔 말하면, 섹터 에러 플래그(EF) = 0인 섹터들을 배제하여 수행된다.

한편, 도 18에 도시된 바와 같이, 본 변형예에서의 메모리 시스템은 라운드의 수(반복 수: Itr)가 기수(odd number)일 경우에 모든 섹터를 사용하여 반복 처리를 수행한다.

본 변형예에서의 메모리 시스템은 두번의 반복 처리 중에 한번, 높은 신뢰도를 지닌 데이터를 사용하여 LDPC 디코딩 처리를 수행함으로써, 처리 속도를 향상시킬 수 있다.

모든 섹터를 사용하는 대신에, 에러 섹터들(EF = 1)과 에러 섹터들(EF = 1)에 인접한 에러 없는 섹터들(EF = 0)을 사용하여도 좋다. LDPC 디코딩 처리는 또한, 예컨대 3번의 반복 처리중에 한번, 높은 신뢰도를 지닌 데이터를 사용하여 수행되어도 좋다.

그래서, 본 발명은 상술된 실시예들 및 변형예들에 한정되지 않고, 본 발명의 요지를 벗어남 없이 다양한 변경 및 대체가 있을 수 있다. 예컨대, BCH 코드 대신에, RS 코드가 경 결정 코드로서 사용되어도 좋다. 또한, 상술된 실시예들 및 변형예들은 적절히 조합되어도 좋다. 예컨대, 제1 실시예의 메모리 시스템(1)은 제3 변형예의 제어 방법과 조합되어도 좋고, ECC1 - ECC2 병렬 디코딩 처리 방식이 채용되어도 좋다.

첨부 도면들을 참조로 하여 본 발명의 바람직한 실시예들을 설명하였지만, 본 발명은 이들 정확한 실시예들로 한정되지 않는 것으로 이해되어야 하며, 청구범위에 규정된 바와 같이 본 발명의 요지 또는 범위를 벗어남 없이 당업자에 의한 다양한 변형 및 변경이 이루어질 수 있다.

1: 메모리 시스템
2: 호스트
4: 버스
10: 메모리 카드
11: CPU

Claims

복수의 섹터 데이터로 이루어진 프레임 데이터를 인코딩하여 얻어진 코딩된 프레임 데이터를 기억하도록 구성된 기억 장치와, 상기 기억 장치와 상기 프레임 데이터를 송수신하도록 구성된 호스트를 구비하는 메모리 시스템으로서,
상기 기억 장치는
섹터 데이터를 기준으로 하여 경 판정 코드(hard decision code)로 경 판정 코드 디코딩 처리를 수행하도록 구성된 제1 ECC 디코더와,
프레임 데이터를 기준으로 하여 LDPC 코드로 LDPC 디코딩 처리를 수행하도록 구성된 제2 ECC 디코더와,
상기 경 판정 코드 디코딩 처리에서의 에러 데이터의 유무에 관한 정보를 기억하는 섹터 에러 플래그를 각각의 섹터마다 설정하도록 구성된 섹터 에러 플래그 섹션과,
상기 섹터 에러 플래그 섹션에서의 상기 정보에 기초하여, 에러 데이터를 포함하지 않는 섹터 데이터의 신뢰도를 증가시키는 제어를 상기 LDPC 디코딩 처리에서 수행하도록 구성된 ECC 제어 섹션
을 포함하는, 메모리 시스템.
제1항에 있어서,
상기 ECC 제어 섹션은 모든 상기 섹터 데이터를 이용하여 반복 처리가 수행되는 제1 LDPC 디코딩 처리와, 에러 데이터를 포함하지 않는 상기 섹터 데이터를 이용하지 않고 반복 처리가 수행되는 제2 LDPC 디코딩 처리 중의 하나를 선택함으로써 상기 LDPC 디코딩 처리를 수행하는, 메모리 시스템.
제2항에 있어서,
상기 ECC 제어 섹션은 우선적으로 상기 제2 LDPC 디코딩 처리를 선택하는, 메모리 시스템.
제3항에 있어서,
상기 ECC 제어 섹션은 각각의 반복 처리시 새롭게 정정된 에러 비트들의 수를 카운트하고, 상기 카운트 결과에 기초하여, 새롭게 정정된 에러 비트들의 수가 미리 정해진 값 미만인 경우에 상기 제1 LDPC 디코딩 처리를 선택하는, 메모리 시스템.
제4항에 있어서,
상기 LDPC 디코딩 처리에서, 상기 ECC 제어 섹션은, 코드가 변경된 섹터 데이터에 대하여 경 판정 코드를 이용하는 에러 정정 처리를 다시 수행하여, 그 에러 정정된 섹터 데이터에 대한 상기 섹터 에러 플래그를 리셋하는, 메모리 시스템.
제5항에 있어서,
상기 ECC 제어 섹션은 에러 데이터를 포함하지 않는 섹터 데이터의 신뢰도를 최대로 설정하는, 메모리 시스템.
제6항에 있어서,
상기 기억 장치는 NAND 메모리 섹션을 구비한 메모리 카드인, 메모리 시스템.
메모리 시스템의 제어 방법으로서,
프레임 데이터를 구성하는 복수의 섹터 데이터 각각의 CRC 패리티를 생성하여 부가하는 CRC 인코딩을 수행하는 단계와,
각각의 상기 섹터 데이터의 경 판정 코드 패리티를 생성하여 부가하는 경 판정 인코딩을 수행하는 단계와,
상기 CRC 패리티와 상기 경 판정 코드 패리티를 포함하는 상기 프레임 데이터의 LDPC 패리티를 생성하여 코딩된 프레임 데이터를 생성하는 LDPC 인코딩을 수행하는 단계와,
상기 코딩된 프레임 데이터를 NAND 메모리 섹션에 기억시키는 단계와,
상기 코딩된 프레임 데이터를 상기 NAND 메모리 섹션으로부터 판독하는 단계와,
각각의 상기 섹터 데이터의 에러의 유무가 상기 코딩된 프레임 데이터를 구성하는 각각의 상기 섹터 데이터의 상기 CRC 패리티로부터 검출되는 CRC 에러 검출을 수행하는 단계와,
상기 코딩된 프레임 데이터를 구성하는 각각의 상기 섹터 데이터의 상기 경 판정 코드 패리티를 이용하여 에러 정정을 수행하는 경 판정 코드 디코딩을 수행하는 단계와,
상기 CRC 에러 검출 또는 상기 경 판정 코드 디코딩에서 에러를 포함하는 것으로 발견된 상기 섹터 데이터를 식별하기 위한 섹터 에러 플래그를 설정하는 단계와,
상기 코딩된 프레임 데이터가 상기 LDPC 패리티로 디코딩 처리될 때, 설정되는 섹터 에러 플래그 없이 상기 섹터 데이터의 신뢰도를 증가시키는 LLR 변경을 수행하는 단계와,
상기 LDPC 디코딩 처리를 수행하는 단계
를 포함하는, 메모리 시스템의 제어 방법.
제8항에 있어서,
상기 LDPC 디코딩에서 수행되는 상기 디코딩 처리는
전체 섹터 데이터를 이용하여 반복 처리가 수행되는 제1 LDPC 디코딩과, 에러 데이터를 포함하지 않는 상기 섹터 데이터를 이용하지 않고 반복 처리가 수행되는 제2 LDPC 디코딩 중의 하나를 선택하는 LDPC 처리 선택을 수행하는 단계를 포함하는, 메모리 시스템의 제어 방법.
제9항에 있어서,
상기 제2 LDPC 디코딩 처리가 우선적으로 선택되는, 메모리 시스템의 제어 방법.
제10항에 있어서,
새롭게 정정된 에러 비트들의 수는 각각의 반복 처리시 카운트되며, 상기 카운트의 결과에 기초하여, 상기 새롭게 정정된 에러 비트들의 수가 미리 정해진 값 미만인 경우에 상기 제1 LDPC 디코딩 처리를 선택하는, 메모리 시스템의 제어 방법.
제11항에 있어서,
상기 제1 LDPC 디코딩 또는 제2 LDPC 디코딩시 코드가 변경된 비트 데이터를 포함하는 섹터 데이터를 식별하기 위한 섹터 변경 플래그를 설정하는 단계와,
상기 섹터 변경 플래그 및 상기 섹터 에러 플래그가 설정되는 섹터 데이터의 에러 정정이 수행되도록 상기 경 판정 코드 패리티가 사용되는 제2 경 판정 코드 디코딩을 수행하는 단계와,
상기 제2 경 판정 코드 디코딩으로부터 얻어진 에러 정정된 상기 섹터 데이터에 대한 상기 섹터 에러 플래그를 리셋하는 단계
를 더 포함하는, 메모리 시스템의 제어 방법.
제12항에 있어서,
에러 데이터를 포함하지 않는 상기 섹터 데이터의 신뢰도는 최대로 설정되는, 메모리 시스템의 제어 방법.
제13항에 있어서,
상기 기억 장치는 NAND 메모리 섹션을 구비한 메모리 카드인, 메모리 시스템의 제어 방법.
복수의 섹터 데이터로 이루어진 프레임 데이터를 인코딩하여 얻어진 코딩된 프레임 데이터를 기억하도록 구성된 NAND 메모리 섹션을 갖는 메모리 카드와, 메모리 카드와 상기 프레임 데이터를 송수신하도록 구성된 호스트를 구비한 메모리 시스템으로서,
상기 메모리 카드는
섹터 데이터를 기준으로 하여 경 판정 코드로 경 판정 인코딩 처리를 수행하도록 구성된 제1 ECC 인코더와,
프레임 데이터를 기준으로 하여 LDPC 코드로 LDPC 인코딩 처리를 수행하도록 구성된 제2 ECC 인코더와,
경 판정 코드 디코딩 처리를 수행하도록 구성된 제1 ECC 디코더와,
프레임 데이터를 기준으로 하여 상기 LDPC 코드로 LDPC 디코딩 처리를 수행하도록 구성된 제2 ECC 디코더와,
상기 경 판정 코드 디코딩 처리에서의 에러 데이터의 유무에 관한 식별 정보를 각각의 섹터마다 기억시키도록 구성된 섹터 에러 플래그 섹션과,
상기 섹터 에러 플래그 섹션에서의 상기 정보에 기초하여 상기 LDPC 디코딩 처리에서 에러 데이터를 포함하지 않는 섹터 데이터의 신뢰도를 최대로 설정하고, 전체의 섹터 데이터를 사용하여 반복 처리를 수행하는 제1 LDPC 디코딩 처리 이외에 에러 데이터를 포함하지 않는 상기 섹터 데이터를 사용하지 않고 반복 처리가 수행되는 제2 LDPC 디코딩 처리를 우선적으로 선택함으로써, 상기 LDPC 디코딩 처리를 수행하도록 구성된 ECC 제어 섹션
을 포함하는, 메모리 시스템.