KR20110030766A - 전자파 차폐 및 열방출 수단을 갖는 반도체 패키지 - Google Patents
전자파 차폐 및 열방출 수단을 갖는 반도체 패키지 Download PDFInfo
- Publication number
- KR20110030766A KR20110030766A KR1020090088352A KR20090088352A KR20110030766A KR 20110030766 A KR20110030766 A KR 20110030766A KR 1020090088352 A KR1020090088352 A KR 1020090088352A KR 20090088352 A KR20090088352 A KR 20090088352A KR 20110030766 A KR20110030766 A KR 20110030766A
- Authority
- KR
- South Korea
- Prior art keywords
- electromagnetic shielding
- molding resin
- substrate
- heat dissipation
- heat
- Prior art date
Links
Images
Classifications
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K9/00—Screening of apparatus or components against electric or magnetic fields
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
- H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/17—Structure, shape, material or disposition of the bump connectors after the connecting process of a plurality of bump connectors
- H01L2224/171—Disposition
- H01L2224/1718—Disposition being disposed on at least two different sides of the body, e.g. dual array
- H01L2224/17181—On opposite sides of the body
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/153—Connection portion
- H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
- H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Power Engineering (AREA)
- Cooling Or The Like Of Semiconductors Or Solid State Devices (AREA)
- Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
- Shielding Devices Or Components To Electric Or Magnetic Fields (AREA)
Abstract
본 발명은 전자파 차폐 및 열방출 수단을 갖는 반도체 패키지에 관한 것으로서, 더욱 상세하게는 관통 실리콘 비아(TSV)를 통해 여러개의 칩이 적층된 패키지에서 몰딩수지 관통 비아(TMV)를 이용하여 히트스프레더를 설치하고, 이종간 칩간에 전자파 차단구조물을 설치하여, 전자파 차폐 및 열방출 효과를 극대화시킬 수 있도록 한 전자파 차폐 및 열방출 수단을 갖는 반도체 패키지에 관한 것이다.
상기한 목적을 달성하기 위한 본 발명의 일 구현예는 기판과; 상기 기판상에 전기적으로 접속되며 부착되는 로직 칩과; 다수의 관통 실리콘 비아를 통해 전기적으로 연결되며 로직 칩상에 수직방향으로 적층되되, 로직 칩보다 작은 크기를 갖는 다수개의 메모리 칩과; 상기 로직 칩 및 메모리 칩들을 봉지하도록 기판상에 몰딩된 몰딩수지와; 상기 몰딩수지의 상면에서 로직 칩의 테두리 상면 부위까지 관통 형성된 몰딩수지 관통 비아와; 상기 몰딩수지 관통 비아에 충진되는 전도성물질과; 전자파 차폐물질로 코팅된 것으로서, 상기 전도성물질과 접촉되면서 몰딩수지의 상면에 부착되는 전자파 차폐 및 열방출 수단; 을 포함하여 구성된 것을 특징으로 하는 전자파 차폐 및 열방출 수단을 갖는 반도체 패키지를 제공한다.
반도체 패키지, 기판, 관통 실리콘 비아, 전자파, 차폐, 열방출
Description
본 발명은 전자파 차폐 및 열방출 수단을 갖는 반도체 패키지에 관한 것으로서, 더욱 상세하게는 관통 실리콘 비아(TSV)를 통해 여러개의 칩이 적층된 패키지에서 몰딩수지 관통 비아(TMV)를 이용하여 히트스프레더를 설치하고, 이종간 칩간에 전자파 차단구조물을 설치하여, 전자파 차폐 및 열방출 효과를 극대화시킬 수 있도록 한 전자파 차폐 및 열방출 수단을 갖는 반도체 패키지에 관한 것이다.
잘 알려진 바와 같이, 각종 전자기기에는 다양한 구조로 제조된 다수개의 반도체 패키지 뿐만아니라, 각종 신호 교환용 전자소자들이 한꺼번에 설치되는 바, 이러한 반도체 패키지와 전자소자들은 전기적인 작동중에 전자파를 발산시키는 것으로 알려져 있다.
통상, 전자파는 전계(電界)와 자계(磁界)의 합성파로 정의되는데, 도체를 통하여 전류가 흐르게 되면, 이 전류에 의하여 형성되는 전계와 자계를 합쳐서 전자 파라고 부른다.
이러한 전자파들은 인체에 유해한 것으로 밝혀지고 있고, 특히 각종 전자기기의 마더보드에 좁은 간격으로 실장된 반도체 패키지와 기기들로부터 전자파가 발산되면, 그 주변에 실장된 반도체 패키지에까지 직간접으로 영향이 미치게 되어, 칩 회로에 손상을 입히는 것으로 밝혀지고 있다.
즉, 마더보드와 같은 기판상의 각 반도체 패키지 및 회로기기들은 전자파를 발생하게 되고, 이러한 전자파의 간섭으로 인하여 전자장치 자체에 회로기능 약화 및 동작 불량 등의 기능 장애 및 고장을 유발하게 된다.
최근에는 반도체 제품의 고속화, 고성능화 추세에 따라, 더욱이 시스템-인-패키지(system-in-package; SIP), 멀티 스택 패키지(multi stack package)와 같이 시스템 자체가 패키지 안에 집적되는 구조가 제안되면서 패키지 레벨에서도 전자파 장해 문제가 발생하고 있다.
이러한 전자파 장애를 해결하기 위하여, 디커플링 커패시터(decoupling capacitor)를 사용하거나, 차동 회선(differential line) 구조를 채택하거나, 전원/접지 배선의 배치를 최적화하는 등 여러가지 방안 등이 모색되고 있으나, 이러한 방안을 다양해지면서도 복잡해지고 있는 패키지 구조에 적용하는데 한계가 있다.
본 발명은 상기와 같은 점을 감안하여 안출한 것으로서, 관통 실리콘 비 아(TSV)를 통해 복수개의 칩이 적층된 패키지에 있어서, 전자파 차폐물질이 코팅된 히트스프레더를 몰딩수지에 관통 형성시킨 몰딩수지 관통 비아(TMV)를 통해 기판 또는 칩과 접하도록 탑재하여, 전자파 차폐 효과 뿐만아니라 열방출 효과도 크게 얻어낼 수 있도록 한 전자파 차폐 및 열방출 수단을 갖는 반도체 패키지를 제공하는데 그 목적이 있다.
또한, 본 발명의 다른 목적은 관통 실리콘 비아(TSV)를 통해 여러개의 칩이 적층된 패키지에서 수평선상에 위치되는 이종 칩간을 전자파 차폐시킬 수 있는 전자파 차폐 및 열방출 수단을 갖는 반도체 패키지를 제공하는데 있다.
상기한 목적을 달성하기 위한 본 발명의 일 구현예는 기판과; 상기 기판상에 전기적으로 접속되며 부착되는 로직 칩과; 다수의 관통 실리콘 비아를 통해 전기적으로 연결되며 로직 칩상에 수직방향으로 적층되되, 로직 칩보다 작은 크기를 갖는 다수개의 메모리 칩과; 상기 로직 칩 및 메모리 칩들을 봉지하도록 기판상에 몰딩된 몰딩수지와; 상기 몰딩수지의 상면에서 로직 칩의 테두리 상면 부위까지 관통 형성된 몰딩수지 관통 비아와; 상기 몰딩수지 관통 비아에 충진되는 전도성물질과; 전자파 차폐물질로 코팅된 것으로서, 상기 전도성물질과 접촉되면서 몰딩수지의 상면에 부착되는 전자파 차폐 및 열방출 수단; 을 포함하여 구성된 것을 특징으로 하는 전자파 차폐 및 열방출 수단을 갖는 반도체 패키지를 제공한다.
상기한 목적을 달성하기 위한 본 발명의 다른 구현예는 기판과; 상기 기판상 에 전기적으로 접속되며 적층되되, 다수의 관통 실리콘 비아를 통해 전기적으로 연결되며 수직방향으로 적층된 다수개의 메모리 칩과; 상기 메모리 칩들을 봉지하도록 기판상에 몰딩된 몰딩수지와; 상기 몰딩수지의 상면에서 기판의 접지용패턴까지 관통 형성된 몰딩수지 관통 비아와; 상기 몰딩수지 관통 비아에 충진되는 전도성물질과; 전자파 차폐물질로 코팅된 것으로서, 상기 전도성물질과 접촉되면서 몰딩수지의 상면에 부착되는 전자파 차폐 및 열방출 수단; 을 포함하여 구성된 것을 특징으로 하는 전자파 차폐 및 열방출 수단을 갖는 반도체 패키지를 제공한다.
바람직하게는, 상기 메모리 칩들중 가장 위쪽 칩의 상면을 노출시켜, 상기 전자파 차폐 및 열방출 수단의 저면과 접촉되도록 한 것을 특징으로 한다.
특히, 상기 전자파 차폐 및 열방출 수단은 구리 재질의 히트스프레더이고, 이 히트 스프레더의 표면에는 전자파 차폐물질로서 금이 도금된 것을 특징으로 한다.
또한, 상기 몰딩수지로 봉지되며 적층된 상태의 로직 칩 및 메모리 칩의 외측면 및 상면에는 전자파 차폐물질로 코팅된 것을 특징으로 한다.
상기한 목적을 달성하기 위한 본 발명의 다른 구현예는 기판과; 상기 기판상에 전기적으로 접속되며 적층되되, 다수의 관통 실리콘 비아를 통해 전기적으로 연결되며 수직 및 수평방향으로 적층되는 이종 칩과; 상기 이종 칩간에 전자파 차폐를 하고, 동시에 열방출을 위해 탑재되는 전자파 차폐 및 열방출 수단; 을 포함하여 구성된 것을 특징으로 하는 전자파 차폐 및 열방출 수단을 갖는 반도체 패키지를 제공한다.
바람직하게는, 상기 전자파 차폐 및 열방출 수단은 전도성의 전자파 차폐물질이 코팅된 필름인 것을 특징으로 한다.
특히, 상기 전도성의 전자파 차폐물질이 코팅된 필름에는 수평방향으로 적층되는 이종칩을 서로 분리시킬 수 있도록 이종칩의 갯수, 크기, 높이와 일치하는 다수개의 독립된 차폐홀이 형성된 것을 특징으로 한다.
상기한 과제 해결 수단을 통하여, 본 발명은 다음과 같은 효과를 제공한다.
본 발명에 따르면, 관통 실리콘 비아 및 전도성범프를 통해 수직방향으로 적층된 칩 적층형 패키지에 있어서, 전자파 차폐물질로 코팅된 히트스프레더를 기판과 전기적으로 연결시키는 동시에 칩과 접촉되게 실장시킴으로써, 외부에서 전달되는 전자파를 용이하게 차폐할 수 있을 뿐만아니라, 패키지 내부에서 발생되는 전자파가 밖으로 내보내어지지 않고 반사되는 전자파 노이즈(NOISE)를 접지시켜 제거할 수 있다.
또한, 각 칩에서 발생되는 열을 히트스프레더를 통해 기판 또는 외부로 용이하게 방출시켜 열방출 효과를 극대화시킬 수 있다.
특히, 각 칩의 측면부에도 전자파 차폐물질을 코팅하여 줌으로써, 칩의 측면부로부터 발산되는 전자파도 차폐할 수 있다.
이하, 본 발명의 바람직한 실시예를 첨부도면을 참조로 상세하게 설명하기로 한다.
첨부한 도 1은 본 발명에 따른 전자파 차폐 및 열방출 수단을 갖는 반도체 패키지의 제1실시예를 나타내는 단면도이다.
먼저, 인쇄회로기판 또는 회로필름 등과 같은 기판(10)상에 로직(logic) 칩(12)이 플립칩(40) 등과 같은 전기적 매개수단을 통하여 부착된다.
또한, 상기 로직 칩(12)상에는 이종 칩인 다수개의 메모리 칩(16)이 전기적으로 연결되며 적층된다.
즉, 다수의 관통 실리콘 비아(14) 및 전도성범프(38)를 통해 전기적으로 연결되며 로직 칩(12)상에 보다 작은 크기를 갖는 다수개의 메모리 칩(16)이 적층된다.
보다 상세하게는, 상기 로직 칩(12)에 형성된 관통 실리콘 비아(14)의 상면과 메모리 칩(16)중 가장 아래쪽 칩의 관통 실리콘 비아(14) 하면이 전도성범프(38)로 연결되고, 계속해서 가장 아래쪽 칩의 관통 실리콘 비아(14) 상면과 그 위쪽에 적층되는 칩의 관통 실리콘 비아(14)의 하면이 전도성범프(38)로 연결되는 등의 방식을 순차 진행하여, 원하는 갯수의 메모리 칩(16)이 적층될 수 있다.
이렇게 기판(10)상에 적층된 로직 칩(12) 및 메모리 칩(16)들은 전체면이 몰딩수지(18)에 의하여 감싸여지며 몰딩되는 바, 바람직하게는 가장 위쪽에 적층된 메모리 칩(16n)의 상면을 열방출을 위해 노출시킬 수 있다.
또한, 기판(10)상에 적층된 로직 칩(12) 및 메모리 칩(16)들은 몰딩하기 전 에 적층된 상태의 로직 칩(12) 및 메모리 칩(16)의 사방 측면 및 상면(가장 위쪽의 메모리 칩 상면)에 걸쳐 전자파 차폐물질(24)로 코팅하게 된다.
이때, 상기 몰딩수지(18)의 상면에서 로직 칩(12)의 테두리 상면 부위까지 레이저 드릴링과 같은 가공 공정에 의하여 몰딩수지 관통 비아(20)가 관통 형성된다.
또한, 상기 몰딩수지(18)의 상면, 그리고 몰딩수지 관통 비아(20)의 내벽면에 걸쳐 열전도성이 우수한 알루미늄, 구리와 같은 열전도성 금속물질을 도금한 다음, 상기 몰딩수지 관통 비아(20)내에 금속 페이스트와 같은 전도성물질(22)을 충진하게 된다.
특히, 상기 몰딩수지(18)의 상면에 걸쳐 구리 재질로 만들어져 그 표면이 전자파 차폐물질(24)로 코팅된 전자파 차폐 및 열방출 수단(30)이 적층 부착되는 바, 이 전자파 차폐 및 열방출 수단(30)의 저면 일부가 몰딩수지 관통 비아(20)내에 충진된 전도성물질(22)과 접촉되는 상태가 된다.
이때, 상기 전자파 차폐 및 열방출 수단(30)은 구리 재질의 히트스프레더(32)이고, 이 히트 스프레더(32)의 표면에는 전자파 차폐물질(24)로서 금이 도금된 것으로 채택된다.
한편, 상기 메모리 칩(16)들중 가장 위쪽 칩(16n)의 상면을 노출시키는 경우에는 상기 전자파 차폐 및 열방출 수단(30)인 히트 스프레더(32)의 저면과 직접 접촉되도록 하여 열방출 효과를 더 크게 얻어낼 수 있다.
이렇게 완성된 제1실시예에 따른 패키지에서, 그 열방출 경로를 보면, 로직 칩(12)에서 발생된 열은 로직 칩(12)의 상면 테두리에 접촉하고 있는 몰딩수지 관통 비아(20)내의 전도성물질(22)과, 이 전도성물질(22)과 접촉하고 있는 히트스프레더(32)를 통하여 용이하게 방출될 수 있고, 각 메모리 칩(16)들도 로직 칩(12)과 관통 실리콘 비아(14)를 통하여 연결된 상태이므로 메모리 칩(16)들에서 발생된 열도 로직 칩(12)의 열방출 경로를 따라 방출될 수 있다.
또한, 상기한 제1실시예에 따른 패키지에서, 그 전자파 차폐 동작을 보면, 일단 외부로부터 전달되어 온 전자파를 전자파 차폐 및 열방출 수단(30) 즉, 전자파 차폐물질(24)이 코팅된 히트 스프레더(32)에서 차폐하게 되고, 내부에 존재하는 로직 칩(12)과 각 메모리 칩(16)은 그 표면이 전자파 차폐물질(24)로 코팅된 상태이므로 외부로 방사되는 전자파를 차폐할 수 있다.
여기서, 본 발명의 제2실시예에 따른 전자파 차폐 및 열방출 수단을 갖는 반도체 패키지를 살펴보면 다음과 같다.
첨부한 도 2는 본 발명에 따른 전자파 차폐 및 열방출 수단을 갖는 반도체 패키지의 제2실시예를 나타내는 단면도이다.
본 발명의 제2실시예에 따른 패키지는 상기한 제1실시예의 패키지와 동일한 구조로 제작되되, 로직 칩을 배제한 채 메모리 칩들만이 적층된 점, 그리고 전자파 접지 구조 등에서 차이가 있다.
먼저, 상기 기판(10)상에 관통 실리콘 비아(20)를 갖는 다수개의 메모리 칩(16)들이 수직방향으로 적층되는 바, 각 메모리 칩(16)은 관통 실리콘 비아(20)간에 연결되는 전도성범프(38)를 통해 전기적으로 연결된다.
이때, 상기 기판(10)상에 적층된 메모리 칩(16)들을 몰딩수지(18)에 의하여 봉지되도록 몰딩되는 바, 메모리 칩(16)들중 가장 위쪽의 칩(16n) 상면은 노출되는 상태가 된다.
또한, 상기 몰딩수지(18)의 상면에서 기판(10)의 접지용패턴(26)까지 몰딩수지 관통 비아(20)가 형성되고, 몰딩수지(18)의 상면, 그리고 몰딩수지 관통 비아(20)의 내벽면에 걸쳐 열전도성이 우수한 알루미늄, 구리와 같은 열전도성 금속물질을 도금된 후, 상기 몰딩수지 관통 비아(20)내에 금속 페이스트와 같은 전도성물질(22)이 충진된다.
특히, 상기 몰딩수지(18)의 상면에 걸쳐 구리 재질로 만들어져 그 표면이 전자파 차폐물질(24)로 코팅된 전자파 차폐 및 열방출 수단(30)이 적층 부착되는 바, 이 전자파 차폐 및 열방출 수단(30)의 저면 일부가 몰딩수지 관통 비아(20)내에 충진된 전도성물질(22)과 접촉되는 상태가 되고, 동시에 가장 위쪽의 메모리 칩(16n)과도 접촉되는 상태가 된다.
제1실시예와 같이, 상기 전자파 차폐 및 열방출 수단(30)은 구리 재질의 히트스프레더(32)이고, 이 히트 스프레더(32)의 표면에는 전자파 차폐물질(24)로서 금이 도금된 것으로 채택된다.
이렇게 완성된 제2실시예에 따른 패키지에서, 그 열방출 경로를 보면, 메모리 칩(16)들에서 발생된 열은 가장 위쪽의 메모리 칩(16n) 및 히트스프레더(32)를 통하여 용이하게 방출될 수 있다.
또한, 상기한 제2실시예에 따른 패키지에서, 그 전자파 차폐 동작을 보면, 일단 외부로부터 전달되어 온 전자파는 전자파 차폐 및 열방출 수단(30) 즉, 전자파 차폐물질(24)이 코팅된 히트 스프레더(32)에서 차폐하는 동시에 몰딩수지 관통 비아(20)의 전도성물질(22)을 경유하여 기판(10)의 접지용 패턴(26)으로 접지 제거될 수 있다.
물론, 몰딩수지내에 존재하는 각 메모리 칩(16)들은 그 표면이 전자파 차폐물질(24)로 코팅된 상태이므로 외부로 방사되는 전자파를 차폐할 수 있다.
여기서, 본 발명의 제3실시예에 따른 반도체 패키지를 살펴보면 다음과 같다.
첨부한 도 3은 본 발명에 따른 전자파 차폐 및 열방출 수단을 갖는 반도체 패키지의 제3실시예를 나타내는 평면도 및 단면도이다.
본 발명의 제3실시예에 따른 패키지는 서로 적층되는 이종 칩을 독립된 공간으로 차폐하여 상호간에 전자파 영향을 주지 않도록 한 점에 특징이 있다.
기판(10)상에 관통 실리콘 비아(20)를 갖는 MPU 칩(42)이 부착된 상태에서, 그 위에 관통 실리콘 비아(20)를 갖는 보다 작은 크기의 이종 칩(16a,16b) 즉, 메모리 칩과 DSP 칩이 각각 수평방향으로 이격되며 적층된다.
이때, MPU 칩(42)과 이종 칩(16a), 그리고 MPU 칩(42)과 이종 칩(16b)은 서로 관통 실리콘 비아(20)간에 연결되는 전도성범프(38)를 통해 전기적으로 연결된다.
특히, 상기 이종 칩(16a,16b)간에 전자파 차폐를 하고, 동시에 열방출을 위해 탑재되는 전자파 차폐 및 열방출 수단(30)가 구비되는 바, 이 전자파 차폐 및 열방출 수단(30)은 전도성의 전자파 차폐물질(24)이 코팅된 필름(34)을 사용한다.
상기 전도성의 전자파 차폐물질(24)이 코팅된 필름(34)은 직사각틀 구조로서, 그 안쪽에는 수평방향으로 적층되는 이종칩(16a,16b)을 서로 분리시킬 수 있도록, 이종칩의 갯수, 크기, 높이와 일치하는 다수개의 독립된 차폐홀(36)이 관통 형성된다.
따라서, 상기 필름(34)을 이종 칩(16a,16b)상에 부착시키되, 독립된 차폐홀(36)내에 각각 이종 칩(16a,16b)이 내재되도록 함으로써, 이종 칩(16a,16b)은 서로 차폐되는 상태가 되어, 상호간에 전자파 영향을 주지 않게 되어 칩 성능을 유지시킬 수 있다.
도 1은 본 발명에 따른 전자파 차폐 및 열방출 수단을 갖는 반도체 패키지의 제1실시예를 나타내는 단면도,
도 2는 본 발명에 따른 전자파 차폐 및 열방출 수단을 갖는 반도체 패키지의 제2실시예를 나타내는 단면도,
도 3은 본 발명에 따른 전자파 차폐 및 열방출 수단을 갖는 반도체 패키지의 제3실시예를 나타내는 평면도 및 단면도,
<도면의 주요 부분에 대한 부호의 설명>
10 : 기판 12 : 로직 칩
14 : 관통 실리콘 비아 16 : 메모리 칩
18 : 몰딩수지 20 : 몰딩수지 관통 비아
22 : 전도성물질 24 : 전자파 차폐물질
26 : 접지용패턴 30 : 전자파 차폐 및 열방출 수단
32 : 히트스프레더 34 : 필름
36 : 차폐홀 38 : 전도성범프
40 : 플립칩 42 : MPU 칩
Claims (8)
- 기판(10)과;상기 기판(10)상에 전기적으로 접속되며 부착되는 로직 칩(12)과;다수의 관통 실리콘 비아(14)를 통해 전기적으로 연결되며 로직 칩(12)상에 수직방향으로 적층되되, 로직 칩(12)보다 작은 크기를 갖는 다수개의 메모리 칩(16)과;상기 로직 칩(12) 및 메모리 칩(16)들을 봉지하도록 기판(10)상에 몰딩된 몰딩수지(18)와;상기 몰딩수지(18)의 상면에서 로직 칩(12)의 테두리 상면 부위까지 관통 형성된 몰딩수지 관통 비아(20)와;상기 몰딩수지 관통 비아(20)에 충진되는 전도성물질(22)과;전자파 차폐물질(24)로 코팅된 것으로서, 상기 전도성물질(22)과 접촉되면서 몰딩수지(18)의 상면에 부착되는 전자파 차폐 및 열방출 수단(30);를 포함하여 구성된 것을 특징으로 하는 전자파 차폐 및 열방출 수단을 갖는 반도체 패키지.
- 기판(10)과;상기 기판(10)상에 전기적으로 접속되며 적층되되, 다수의 관통 실리콘 비 아(20)를 통해 전기적으로 연결되며 수직방향으로 적층된 다수개의 메모리 칩(16)과;상기 메모리 칩(16)들을 봉지하도록 기판(10)상에 몰딩된 몰딩수지(18)와;상기 몰딩수지(18)의 상면에서 기판(10)의 접지용패턴(26)까지 관통 형성된 몰딩수지 관통 비아(20)와;상기 몰딩수지 관통 비아(20)에 충진되는 전도성물질(22)과;전자파 차폐물질(24)로 코팅된 것으로서, 상기 전도성물질(22)과 접촉되면서 몰딩수지(18)의 상면에 부착되는 전자파 차폐 및 열방출 수단(30);를 포함하여 구성된 것을 특징으로 하는 전자파 차폐 및 열방출 수단을 갖는 반도체 패키지.
- 청구항 1 또는 청구항 2에 있어서,상기 메모리 칩(16)들중 가장 위쪽 칩(16n)의 상면을 노출시켜, 상기 전자파 차폐 및 열방출 수단(30)의 저면과 접촉되도록 한 것을 특징으로 하는 전자파 차폐 및 열방출 수단을 갖는 반도체 패키지.
- 청구항 1 또는 청구항 2에 있어서,상기 전자파 차폐 및 열방출 수단(30)은 구리 재질의 히트스프레더(32)이고, 이 히트 스프레더의 표면에는 전자파 차폐물질(24)로서 금이 도금된 것을 특징으로 하는 전자파 차폐 및 열방출 수단을 갖는 반도체 패키지.
- 청구항 1 또는 청구항 2에 있어서,상기 몰딩수지(18)로 봉지되며 적층된 상태의 로직 칩(12) 및 메모리 칩(16)의 외측면 및 상면에는 전자파 차폐물질(24)로 코팅된 것을 특징으로 하는 전자파 차폐 및 열방출 수단을 갖는 반도체 패키지.
- 기판(10)과;상기 기판(10)상에 전기적으로 접속되며 적층되되, 다수의 관통 실리콘 비아(20)를 통해 전기적으로 연결되며 수직 및 수평방향으로 적층되는 복수개의 이종 칩(16a,16b)과;상기 이종 칩(16a,16b)간에 전자파 차폐를 하고, 동시에 열방출을 위해 탑재되는 전자파 차폐 및 열방출 수단(30);을 포함하여 구성된 것을 특징으로 하는 전자파 차폐 및 열방출 수단을 갖는 반도체 패키지.
- 청구항 5에 있어서,상기 전자파 차폐 및 열방출 수단(30)은 전도성의 전자파 차폐물질(24)이 코팅된 필름(34)인 것을 특징으로 하는 전자파 차폐 및 열방출 수단을 갖는 반도체 패키지.
- 청구항 6에 있어서,상기 전도성의 전자파 차폐물질(24)이 코팅된 필름(34)에는 수평방향으로 적층되는 이종칩(16a,16b)을 서로 분리시킬 수 있도록, 이종칩의 갯수, 크기, 높이와 일치하는 다수개의 독립된 차폐홀(36)이 형성된 것을 특징으로 하는 전자파 차폐 및 열방출 수단을 갖는 반도체 패키지.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020090088352A KR101099577B1 (ko) | 2009-09-18 | 2009-09-18 | 전자파 차폐 및 열방출 수단을 갖는 반도체 패키지 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020090088352A KR101099577B1 (ko) | 2009-09-18 | 2009-09-18 | 전자파 차폐 및 열방출 수단을 갖는 반도체 패키지 |
Publications (2)
Publication Number | Publication Date |
---|---|
KR20110030766A true KR20110030766A (ko) | 2011-03-24 |
KR101099577B1 KR101099577B1 (ko) | 2011-12-28 |
Family
ID=43936153
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR1020090088352A KR101099577B1 (ko) | 2009-09-18 | 2009-09-18 | 전자파 차폐 및 열방출 수단을 갖는 반도체 패키지 |
Country Status (1)
Country | Link |
---|---|
KR (1) | KR101099577B1 (ko) |
Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR101355054B1 (ko) * | 2012-02-27 | 2014-01-24 | 브로드콤 코포레이션 | 통합된 전자기 차폐를 구비한 반도체 패키지 |
KR20150030023A (ko) * | 2013-09-11 | 2015-03-19 | 삼성전자주식회사 | 반도체 패키지 및 그 제조방법 |
WO2015047350A1 (en) * | 2013-09-27 | 2015-04-02 | Intel Corporation | Dual-sided die packages |
KR20170016026A (ko) * | 2012-06-08 | 2017-02-10 | 히타치가세이가부시끼가이샤 | 반도체 장치의 제조 방법 |
KR20200026610A (ko) * | 2018-09-03 | 2020-03-11 | 삼성전자주식회사 | 우수한 열 방출 특성 및 전자기 차폐 특성을 갖는 반도체 패키지 |
WO2020218768A1 (ko) * | 2019-04-26 | 2020-10-29 | 주식회사 아모센스 | 열차단부재를 구비한 반도체 소자 패키지 어셈블리 및 이를 포함하는 전자기기 |
Families Citing this family (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR102653893B1 (ko) | 2018-03-22 | 2024-04-02 | 삼성전자주식회사 | 반도체 패키지 |
KR102519530B1 (ko) | 2018-07-20 | 2023-04-10 | 삼성전자주식회사 | 반도체 패키지 |
US10879225B2 (en) | 2018-10-24 | 2020-12-29 | Samsung Electronics Co., Ltd. | Semiconductor package and method of manufacturing semiconductor package |
Family Cites Families (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2005158985A (ja) | 2003-11-26 | 2005-06-16 | Sony Corp | 磁気メモリ装置の実装構造及び実装基板 |
JP4454388B2 (ja) * | 2004-05-20 | 2010-04-21 | 日本電気株式会社 | 半導体モジュール |
-
2009
- 2009-09-18 KR KR1020090088352A patent/KR101099577B1/ko active IP Right Grant
Cited By (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR101355054B1 (ko) * | 2012-02-27 | 2014-01-24 | 브로드콤 코포레이션 | 통합된 전자기 차폐를 구비한 반도체 패키지 |
KR20170016026A (ko) * | 2012-06-08 | 2017-02-10 | 히타치가세이가부시끼가이샤 | 반도체 장치의 제조 방법 |
KR20150030023A (ko) * | 2013-09-11 | 2015-03-19 | 삼성전자주식회사 | 반도체 패키지 및 그 제조방법 |
WO2015047350A1 (en) * | 2013-09-27 | 2015-04-02 | Intel Corporation | Dual-sided die packages |
US9711428B2 (en) | 2013-09-27 | 2017-07-18 | Intel Corporation | Dual-sided die packages |
KR20200026610A (ko) * | 2018-09-03 | 2020-03-11 | 삼성전자주식회사 | 우수한 열 방출 특성 및 전자기 차폐 특성을 갖는 반도체 패키지 |
US10797021B2 (en) | 2018-09-03 | 2020-10-06 | Samsung Electronics Co., Ltd. | Semiconductor packages having improved thermal discharge and electromagnetic shielding characteristics |
US11205637B2 (en) | 2018-09-03 | 2021-12-21 | Samsung Electronics Co., Ltd. | Semiconductor packages having improved thermal discharge and electromagnetic shielding characteristics |
WO2020218768A1 (ko) * | 2019-04-26 | 2020-10-29 | 주식회사 아모센스 | 열차단부재를 구비한 반도체 소자 패키지 어셈블리 및 이를 포함하는 전자기기 |
KR20200125233A (ko) * | 2019-04-26 | 2020-11-04 | 주식회사 아모센스 | 열차단부재를 구비한 반도체 소자 패키지 어셈블리 및 이를 포함하는 전자기기 |
Also Published As
Publication number | Publication date |
---|---|
KR101099577B1 (ko) | 2011-12-28 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
KR101099577B1 (ko) | 전자파 차폐 및 열방출 수단을 갖는 반도체 패키지 | |
US9818680B2 (en) | Scalable semiconductor interposer integration | |
TWI515844B (zh) | 具一高功率晶片和一低功率晶片的低互連寄生現象的系統 | |
US7960827B1 (en) | Thermal via heat spreader package and method | |
US10354984B2 (en) | Semiconductor assembly with electromagnetic shielding and thermally enhanced characteristics and method of making the same | |
US8861221B2 (en) | Integrated circuit packaging system with a shield and method of manufacture thereof | |
US20140048326A1 (en) | Multi-cavity wiring board for semiconductor assembly with internal electromagnetic shielding | |
US20140133105A1 (en) | Method of embedding cpu/gpu/logic chip into a substrate of a package-on-package structure | |
US20140021591A1 (en) | Emi shielding semiconductor element and semiconductor stack structure | |
KR101046252B1 (ko) | Tsv를 이용한 적층 칩 패키지 | |
KR20170113743A (ko) | 반도체 패키지 | |
KR20070115877A (ko) | 내포된 집적 회로 패키지 온 패키지 시스템 | |
KR20140057982A (ko) | 반도체 패키지 및 반도체 패키지의 제조 방법 | |
US11107769B2 (en) | Semiconductor package and a method of fabricating the same | |
US9202742B1 (en) | Integrated circuit packaging system with pattern-through-mold and method of manufacture thereof | |
KR20110135629A (ko) | 열적 특성을 개선하는 패키지 온 패키지 | |
US11037913B2 (en) | Semiconductor package | |
KR101056750B1 (ko) | Tsv를 이용한 적층 칩 패키지 | |
KR101004684B1 (ko) | 적층형 반도체 패키지 | |
KR101088086B1 (ko) | 전자파 차폐 및 열방출 수단을 갖는 반도체 패키지 | |
TW202117949A (zh) | 半導體封裝 | |
KR20110029541A (ko) | 전자파 차폐수단을 갖는 반도체 패키지 | |
KR20110044963A (ko) | Tsv를 이용한 적층 칩 패키지 | |
KR20230027367A (ko) | 반도체 패키지 | |
TWI543311B (zh) | 半導體封裝基座的製造方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A201 | Request for examination | ||
E902 | Notification of reason for refusal | ||
E701 | Decision to grant or registration of patent right | ||
GRNT | Written decision to grant | ||
FPAY | Annual fee payment |
Payment date: 20141202 Year of fee payment: 4 |
|
FPAY | Annual fee payment |
Payment date: 20151208 Year of fee payment: 5 |
|
FPAY | Annual fee payment |
Payment date: 20161202 Year of fee payment: 6 |
|
FPAY | Annual fee payment |
Payment date: 20171208 Year of fee payment: 7 |
|
FPAY | Annual fee payment |
Payment date: 20191223 Year of fee payment: 9 |