KR20110030665A - 분산형 액티브 트랜스포머 전력 제어 기술 - Google Patents

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Abstract

반도체 기판 상에 분산형 액티브 트랜스포머가 제공된다. 분산형 액티브 트랜스포머는 외부 1차 코일, 외부 1차 코일에 인접하여 배치된 2차 코일, 및 외부 1차 코일과 2차 코일에 인접하여 배치된 내부 1차 코일을 포함한다. 복수의 제1 세 개의 단자 장치는 외부 1차 코일에 복수의 위치에서 연결된다. 복수의 제2 세 개의 단자 장치는 내부 1차 코일에 복수의 위치에서 연결되고, 각각의 제2 세 개의 단자 장치는 복수의 제1 세 개의 단자 장치 중 하나의 맞은편에 배치되어 연결된다. 또한, 복수의 전력 제어 액츄에이션 회로가 제공되고, 각각의 전력 제어 액츄에이션 회로도 제공되고, 각각의 전력 제어 액츄에이션 회로는 제1 세 개의 단자 장치와 제2 세 개의 단자 장치 중 하나에 연결된다.

Description

분산형 액티브 트랜스포머 전력 제어 기술{DISTRIBUTED ACTIVE TRANSFORMER POWER CONTROL TECHNIQUES}
발명의 분야
본 발명은 분산형 액티브 트랜스포머(DAT; distributed active transformer)에 관한 것으로, 더욱 상세하게는, DAT 동작에 이점을 제공하는 DAT용 전력 제어 액츄에이션 회로에 관한 것이다.
관련 출원
본 출원은 2004년 3월 31일 출원된 미국 가특허 출원 60/558,179의 우선권을 주장하며, 이는 모든 목적을 위해 여기서 참조로서 병합된다.
배경
대부분의 전력 증폭기 응용에서는 전력 제어를 필요로 한다. 통상, 이는, 2 레벨 푸시-풀 P 및 N 증폭기 구성과 같은, 전력 증폭기 코어와 전원 간의 전력 제어 액츄에이션 회로를 이용하여 달성된다. 서로 다른 전력 레벨의 경우, 상부 및 하부 증폭 실체(amplifying entities)는 전력 제어 전압의 함수로서 서로 다른 dc 및 ac 신호 레벨을 경험하게 된다. 이들 ac 및 dc 신호 레벨은 전압 레벨을 잠재적으로 손상하는 것을 피하기 위해 신중히 제어되어야 한다.
전력 제어 액츄에이션 회로(power control actuation circuits)에서의 전압 강하를 조절함으로써, 이에 따라, 전력 증폭기 코어로의 전원 전압을 변경할 수 있다. 전력 제어 액츄에이션 회로에는 낮은 온-저항이 제공되어, 그 전력 손실을 줄일 수 있지만, 통상, 상기 장치는 크고, 집적 회로의 더 많은 표면 영역을 이용한다. 큰 장치 크기로 인해, 큰 기생 용량이 발생할 수 있고, 전력 제어 액츄에이션 회로 노드 상에 큰 전압 변동과 고주파수도 존재하는 경우, 기판 손실이 더 커질 수도 있다. 또한, 큰 장치 크기는, 그 중에서도 특히 바람직하지 않은 고조파 왜곡을 유도할 수 있다.
발명의 개요
본 발명에 따르면, 전력 제어 액츄에이션 회로가 갖고 있는 공지된 문제를 해결하는 DAT의 전원 회로가 제공된다.
특히, 큰 장치를 필요로 하지 않고, 전력 제어 액츄에이션 회로의 온 저항도 최소화하는, DAT의 전력 제어 액츄에이션 회로가 제공된다.
본 발명의 예시적인 실시예에 따르면, 반도체 기판상의 DAT가 제공된다. DAT는 외부 1차 코일, 외부 1차 코일에 인접하여 배치된 2차 코일, 및 외부 1차 코일과 2차 코일에 인접하여 배치된 내부 1차 코일을 포함한다. 복수의 제1 세 개의 단자 장치는 복수의 위치에서 외부 1차 코일에 연결된다. 복수의 제2 세 개의 단자 장치는 복수의 위치에서 내부 1차 코일에 연결되고, 각 제2 세 개의 단자 장치는 복수의 제1 세 개의 단자 장치 중 하나의 맞은편에 배치되어 연결된다. 또한, 복수의 전력 제어 액츄에이션 회로가 제공되고, 각 전력 제어 액츄에이션 회로는 제1 세 개의 단자 장치와 제2 세 개의 단자 장치 중 하나에 연결된다.
본 발명은 많은 중요한 기술적인 이점을 제공한다. 본 발명의 하나의 중요한 기술적인 이점은, 동작 손실이 감소하고 전압 브레이크다운 성능이 향상된 DAT를 제공한다는 것이다.
또한, 당해 기술분야의 당업자는, 도면과 함께 다음 상세한 설명을 참조함으로써, 본 발명의 다른 중요한 태양과 함께 본 발명의 이점과 우수한 특징을 이해할 수 있다.
도면의 간단한 설명
도 1은 본 발명의 예시적인 실시예에 따른 전력 제어 액츄에이션 회로를 갖는 DAT의 도면.
도 2a 내지 도 2g는 본 발명의 예시적인 실시예에 따른 전력 제어 액츄에이션 회로의 도면.
도 3a 내지 도 3e는 본 발명의 예시적인 실시예에 따른 증폭 실체의 도면.
도 4는 본 발명의 예시적인 실시예에 따른 전력 제어 액츄에이션 회로를 갖는 DAT의 도면.
도 5는 본 발명의 예시적인 실시예에 따른 전력 제어 액츄에이션 회로를 갖는 DAT의 도면.
도 6a, 6b 및 도 6c는 본 발명의 예시적인 실시예에 따른 대표적인 전압 파형도.
도 7은 본 발명의 예시적인 실시예에 따른 DAT의 도면.
도 8은 본 발명의 예시적인 실시예에 따른 대표적인 전압 파형도.
도 9는 본 발명의 예시적인 실시예에 따른 이중 전력 제어 액츄에이션 회로를 갖는 DAT의 도면.
도 10은 본 발명의 예시적인 실시예에 따른 DAT의 도면.
도 11a는 본 발명의 예시적인 실시예에 따른, 전력 제어 기능이 증폭 실체 내부의 캐스코드 트랜지스터에 의해 수행되는, DAT의 도면.
도 11b는 본 발명의 예시적인 실시예에 따른 N-채널 증폭 실체의 도면.
도 11c는 본 발명의 예시적인 실시예에 따른 제어 선형성이 향상된 N-채널 증폭 실체의 도면.
도 12는 본 발명의 예시적인 실시예에 따른 전력 제어 피드백 루프의 도면.
도 13은 본 발명의 예시적인 실시예에 따른 전력 제어 액츄에이션 회로의 도면.
도 14는 본 발명의 예시적인 실시예에 따른 이중 피드백 루프를 갖는 전력 제어 액츄에이션 회로의 도면.
도 15는 본 발명의 예시적인 실시예에 따른, 제2 센서가 전력 증폭기 내부의 전압이나 전류와 같은, 내부 전력 증폭기 동작 조건을 측정하는, 이중 피드백 루프를 갖는 전력 제어 액츄에이션 회로(1500)의 도면.
도 16은 본 발명의 예시적인 실시예에 따른 VSWR 보호 회로의 도면.
도 17은 본 발명의 예시적인 실시예에 따른 VSWR 보호 회로의 도면.
도 18은 본 발명의 예시적인 실시예에 따른 Vramp 유지 해제 회로를 갖는 VSWR 보호 회로의 도면.
도 19는 본 발명의 예시적인 실시예에 따른 파워 백 오프를 갖는 판정 회로의 도면.
도 20은 본 발명의 예시적인 실시예에 따른 dc 전류 검출을 수반하는 전력 증폭기 전력 제어 액츄에이션 회로의 도면.
바람직한 실시예의 상세한 설명
다음 설명에 있어서, 명세서와 도면 전체에서 유사 부분은 각각 같은 참조 부호로 표시된다. 도면 부호는 반드시 축척으로 그리지는 않았고, 일정한 구성 요소는 명확 및 간결을 위해 일반 명칭으로 식별되고, 일반화된 및 개략적인 형태로 도시될 수 있다.
본 문맥에서 "상부" 또는 다른 상대적인 방향의 의미를 사용하는 경우, 이는 Vdd로부터 dc 접지까지의 dc 전류 경로에서 전력 제어 액츄에이션 회로의 상대적인 위치를 지칭한다. 상기 방향 표시법은, 통상 DAT 2차 코일에 대한 상대적인 배치를 지칭하는 "내부"와 "외부" 표시법과는 별개로 취급되어야 한다. 통상, "내부" 또는 "외부" 1차 코일에 회로를 연결하는 선택은, 회로가 전원의 "상부" 부분 또는 "하부"에 연결되어야 하는지에 관하여 독립적인 결정으로서 취급되어야 한다.
도 1은 본 발명의 예시적인 실시예에 따른 전력 제어 액츄에이션 회로를 갖는 DAT(100)의 도면이다. DAT(100)는 내부 1차 권선 세그먼트(inner primary winding segments)(102a 내지 102d)를 갖는 내부 1차 권선(102), 외부 1차 권선 세그먼트(104a 내지 104d)를 갖는 외부 1차 권선(104), 및 양쪽 1차 권선에 자기적으로 연결되도록 배치된 2차 권선(105)을 포함한다. 각각의 유도성 소자는 직사각형 형상, 사다리꼴 형상, 계단형 구조, 곡선형 구조, 또는 다른 적당한 구조를 갖는 슬랩(slab)일 수 있다. 또한, 각각의 유도성 소자는 다른 유도성 소자와 동일하거나, 맞은편 유도성 소자와 대등하거나, 각각의 다른 유도성 소자와 서로 다를 수 있고, 또는 2 이상 정수의 유도성 소자와 대응하는 수의 드라이버를 포함한 권선 유도성 소자의 다른 적당한 구성을 이용할 수 있지만, 이에 한정되지는 않는다. DAT의 유도성 소자가 전력 결합기로서 행동할 수 있도록, 내부 1차 권선(102)은 증폭 실체(108a 내지 108d)에 의해 구동되고, 외부 1차 권선(104)은 증폭 실체(106a 내지 106d)에 의해 구동된다.
DAT(100)는 전력 제어 액츄에이션 회로(110a 내지 110d)를 포함하고, 이는 트랜지스터, 세 개의 단자 장치, 다른 적당한 장치 또는 적당한 장치의 결합으로서 구현될 수 있다. 전력 제어 액츄에이션 회로(110a 내지 110d)는 증폭 실체(106a 내지 106d)에 제공되는 전력을 제어하고, 온-저항이 낮은 큰 장치를 갖는, 전력 제어 액츄에이션 회로 온-저항을 최소화하고, 전력 제어 액츄에이션 회로로부터 증폭 실체와 전원까지의 거리를 최소화하고, 기판 손실을 줄이기 위해 전력 제어 액츄에이션 회로 노드 상의 전압 변동(swing)이나 튐(bounce)을 최소화하고, 브레이크다운 성능을 향상시키기 위해 전력 제어 액츄에이션 회로 상의 전압 응력을 최소화한다.
각각 증폭 실체(108a 내지 108d 및 106a 내지 106d)에 의해 구동되어 2차 권선(105)에 전력 출력을 제공하는, 내부 1차 권선 세그먼트(102a 내지 102d)와 외부 1차 권선 세그먼트(104a 내지 104d)를 갖는, 예시적인 DAT(100)가 도시되어 있다.
상기 구성에 있어서, 증폭 실체(106a 내지 106d 및 108a 내지 108d)는, 전압원과 dc 접지에 관하여 직렬로 연결되고, 그 각각의 1차 코일(primaries)을 교류를 이용하여 병렬로 구동한다. 증폭 실체(106a 내지 106d 및 108a 내지 108d)의 출력은 대응하는 내부 1차 권선 세그먼트(102a 내지 102d)와 외부 1차 권선 세그먼트(104a 내지 104d)의 말단에서 서로 연결되므로, 내부 1차 권선 세그먼트(102a 내지 102d)에 의해 수신된 ac 신호는 외부 1차 권선 세그먼트(104a 내지 104d)에 의해 수신된 ac 신호와 같고, 각각 양쪽 증폭 실체(106a 내지 106d 및 108a 내지 108d) 집합에 의해 동시에 구동된다. 그러나, dc 전류는 증폭 실체(106a 내지 106d)를 통하여, 1차 코일 세그먼트 간의 연결을 통하여, 그 다음에, 증폭 실체(108a 내지 108d)를 통하여 dc 접지까지 전도한다. 예시적인 dc 전류 경로는 증폭 실체(106d 및 108d)를 통한 전류 흐름을 표시한 점선에 의해 표시된다. 상기 구성으로 인해, 증폭 실체(106a 내지 106d 및 108a 내지 108d)는, 두 개 그룹의 증폭 실체가 각각 전압원으로부터 별개로 공급받는 경우보다 낮은 동작 전압을 가질 수 있다.
증폭 실체에 공급하는 예시적인 dc 전류 경로가 전력 제어 액츄에이션 회로(110a 내지 110d)를 포함하므로, 각각의 증폭 실체(106a 내지 106d)는, 그 전원 포트와 외부 전원 전압 간에, 각각 대응하는 전력 제어 액츄에이션 회로(110a 내지 110d)를 갖는다. 전력 제어 액츄에이션 회로(110a 내지 110d)는 증폭 실체(106a 내지 106d 및 108a 내지 108d)를 통하여 전류를 제어함으로써 2차 권선(105)에 전달되는 전력을 제어한다. 예를 들어, 증폭 실체가 포화된 전력 증폭 회로로서 동작하면, 그 출력에서 각각 제공하는 출력 신호는, 각각 소비하는 전원 전류에 대략 선형으로 관련될 수 있다. 그 전류를 제어함으로써, 출력 레벨을 바꿀 수 있다. 2차 권선(105)에서의 출력이, 증폭 실체가 내부 1차 권선 세그먼트(102a 내지 102d)와 외부 1차 권선 세그먼트(104a 내지 104d)에 전달하는 출력에 의해 결정되므로, 전체 출력 전력을 제어할 수 있다. 다른 방법으로는, 통상, 포화된 증폭기가 수신하는 전원 전압과 생성하는 출력 간에 거의 선형인 관계도 존재하므로, 전력 제어 액츄에이션 회로(110a 내지 110d)는 그 출력, 즉, 노드(114a 내지 114d)에서의 전압을 각각 조절할 수 있다.
통상, 출력 전력에서의 감소는, 제어가 전압이나 전류를 변경함으로써 달성되는지에 관계없이, 노드(114a 내지 114d)에서 dc 전압의 감소와 전력 제어 액츄에이션 회로(110a 내지 110d)에서의 더 큰 전압 강하를 수반한다. 따라서, 전력이 높은 경우에는, 전력 제어 액츄에이션 회로(110a 내지 110d)에서의 전압 강하가 전체 전원 전압의 단지 작은 부분일 수도 있지만, 전력 레벨이 작은 경우에는, 전력 제어 액츄에이션 회로(110a 내지 110d)에서의 dc 전원 전압 강하의 가장 큰 성분이 발생할 수도 있다.
상부-접속된, 분산형 전력 제어 토폴로지를 이용하면, 전력 제어 액츄에이션 회로(110a 내지 110d)를 dc로 Vdd에 연결할 수 있어, PMOS 패스 장치를 이용하는 경우와 같이, dc 접지로 지칭되는 신호를 이용하여 쉽게 제어할 수 있다. 또한, 전력 제어 액츄에이션 회로(110a 내지 110d)는, 단일의 더 큰 장치를 이용하는 경우 발생할 수도 있는 것과 같은 금속 라우팅을 통한 전류 흐름으로부터 달리 생성되는 더 낮은 dc 손실을 생성하기 위해, 증폭 실체(106a 내지 106d)에 가깝게 배치될 수 있다. 또한, 그 각각의 dc 접지에 관련된 바이어스 지점만을 필요로 하도록 증폭 실체(108a 내지 108d)를 구현하면, 상기 전력 제어 구조는, dc 접지까지 전원에서의 dc 전압 강하가 거의 0이지만 전원 전압으로부터 직접 적당한 바이어스 전압을 계속 생성할 수 있는 지점까지 전력을 감소시킬 수 있다.
도 2a는 본 발명의 예시적인 실시예에 따른 전력 제어 액츄에이션 회로(200a)의 도면이다. 점선 화살표로 표시한 바와 같이, 패스 트랜지스터(202a)의 게이트에 인가된 제어 전압은, 증폭 실체에 전도되는 전류를 조절한다.
도 2b는 본 발명의 일 실시예에 따른 전력 제어 액츄에이션 회로(200b)의 도면이다. 상기 구성에서, 패스 트랜지스터(202b)를 위한 게이트 전압은, 제어 신호가 전류로서 인가되는 다이오드-접속된 트랜지스터(204b)에 의해 제공된다. 선택적인 스케일링 배수를 제외하고, 트랜지스터(204b)와 트랜지스터(202b)가 동일하면, 두 개의 트랜지스터는 전류 미러로서 동작하게 된다. 이와 같이, 전력 제어 액츄에이션 회로를 통하여 흐르는 전류가 제어 신호의 선형 함수이므로, 출력 전력을 측정하고 이를 조절하기 위해 제어 전류를 변경하는 폐루프 시스템에서 전력 제어 액츄에이션 회로를 이용하면, 일정한 루프 이득을 유지할 수 있다. 개루프 시스템의 경우, 선형화는, 제어 신호로부터 출력 레벨까지의 전달 함수를 더 선형으로 만들고, 프로세스 변동으로 인한 변화를 최소화하는데 도움이 된다.
도 2c 및 도 2d는 본 발명의 예시적인 실시예에 따른 NMOS 전력 제어 액츄에이션 회로(200c)의 도면이다. NMOS 전력 제어 액츄에이션 회로(200c 및 200d)는, 전력 제어 액츄에이션 회로(200a 및 200b)의 PMOS 트랜지스터를 NMOS 트랜지스터(202c, 202d, 및 204d)로 대체한다는 것을 제외하고는, 각각 전력 제어 액츄에이션 회로(200a 및 200b)와 같은 방법으로 기능을 한다.
도 2e는 본 발명의 예시적인 실시예에 따른 전력 제어 액츄에이션 회로(200e)의 도면이다. 트랜지스터(204e 및 202e)는 트랜지스터(202b 및 204b)와 같은 방법으로 동작하고, 패스 트랜지스터(202e)와 직렬로 배치된 캐스코드 트랜지스터(206e)에는 바이어스 전압(208e)으로부터 게이트 전압이 공급된다. 상기 회로에서, 패스 트랜지스터(202e)는 전류를 제어하지만, 트랜지스터(206e)는 전력 제어 액츄에이션 회로(200e)의 브레이크다운 전압과 출력 저항을 증가시킨다. 출력 저항의 증가는, 출력 전류의 정확도를 제어 신호에 비례하도록 할 뿐만 아니라 제조 공정 변화로 인해 덜 변하도록 하는 이점을 갖는다. 브레이크다운 전압의 증가는, 전원 전압이 단일 트랜지스터 장치에서 허용 가능한 전압보다 높을 수 있는 경우, 중요할 수 있다. 전력 제어 액츄에이션 회로가, 낮은 출력 전력을 필요로 하는 경우, 전원 전압 대부분을 떨어뜨리는 것을 필요로 할 수도 있기 때문에, 전체 전원 전압을 견딜 수 있는 전원과 출력 간의 일정한 장치의 결합을 이용하는 것이 필요하다. 캐스코드 구성을 이용함으로써, 각 트랜지스터(202e 및 206e)는 전력 제어 액츄에이션 회로에 의해 떨어진 전체 전압의 각 부분을 떨어뜨리는 것을 필요로 한다. 충분한 장치를 적층함으로써, 더 큰 전원 전압을 지원할 수 있다.
도 2f는 본 발명의 예시적인 실시예에 따른 전력 제어 액츄에이션 회로(200f)의 도면이다. 직렬 다이오드(210f)는, 바이어스 전압을 공급하는데 이용되고, 각 장치가 하위-임계 영역(sub-threshold region)에서 동작하도록 구성되므로, 모든 다이오드에 대한 바이어스 전류는 전력 손실과 누설 전류를 최소화하도록 낮게 유지된다. 또한, 커패시터(212f)는, 트랜지스터(206f)의 게이트 전압을 달리 저하할 수도 있는 ac 신호를 필터링하는데 이용된다. 상기 커패시터는, 고주파수 전류가 게이트에서 증가하는 것을 일으킬 수도 있는, 하위-임계 다이오드의 고임피던스 때문에 특히 중요할 수 있다.
도 2g는 본 발명의 예시적인 실시예에 따른 전력 제어 액츄에이션 회로(200g)의 도면이다. 패스 트랜지스터(202g)는, 관련 전력 제어 액츄에이션 회로의 출력 전압을 제어하는 에러 증폭기(214g)에 의해 구동되어, 제어 신호의 출력 전압과 같아진다. 이는, 출력 전류와는 다르게 전력 제어의 출력 전압을 조절하기를 원하는 경우, 제어 전압으로부터 출력 전압까지의 전달 함수를 더 선형으로 만들고, 공정에 따라 덜 변하도록 만드는 이점을 갖는다.
도 3a는 본 발명의 예시적인 실시예에 따른 증폭 실체(300a)의 도면이다. 증폭 실체(300a)는 적어도 두 개의 출력 노드(302a 및 302b)를 생성할 수 있고, 노드(302b)에서 생성된 전압의 위상은 노드(302a)에서 생성된 전압에 대하여 대체로 180° 위상이 다르다. 증폭 실체(300a)는 각각 출력(302a 및 302b)에 연결되는 신호원(306a 및 306b)에 의해 표현될 수 있으므로, 생성된 신호는 대체로 서로 위상이 다르고 통상 실질적으로 같은 진폭을 갖는다. 또한, 신호원(306a 및 306)은, 두 개의 출력 신호가 생성되는 곳에 관하여 공통 지점인 추가 단자(304)를 갖는다. 상기 노드는 증폭 실체(300a)에 dc 전류를 전도하는데 이용될 수 있다.
도 3b는 본 발명의 예시적인 실시예에 따른 상보 출력을 갖는 증폭 실체(300b)의 도면이다. 상기 회로에서, NMOS 트랜지스터(308a 및 308b)는 대체로 180° 위상이 다른 제어 신호(즉, MOSFET 게이트에 인가된 신호)로 구동될 수 있으므로, 마찬가지로 위상이 다른 출력 전압(즉, MOSFET 드레인으로부터의 출력)을 생성하게 된다.
도 3c는 본 발명의 예시적인 실시예에 따른 증폭 실체(300c)의 도면이다. 증폭 실체(300c)는, 각각 도시된 바와 같이 MOSFET이거나 다른 적당한 트랜지스터일 수 있는, NMOS 트랜지스터(308a 및 308b)에 연결된 공통 게이트 접속을 갖는, NMOS 트랜지스터(310a 및 310b)를 갖는 차동 캐스코드 증폭기(differential cascode amplifier)를 이용한다. 동작시, 트랜지스터(310)의 공통 게이트 전압에는 바이어스 전압이 제공될 수 있지만, 트랜지스터(308)에는 증폭되는 신호를 표현한 상보 구동 신호(complementary drive signals)가 제공될 수 있다. 캐스코드 증폭기는, 동일한 트랜지스터를 이용한 비캐스코드 증폭기가 견딜 수 있는 전원 전압과 비교하여 더 높은 전원 전압을 이용하는 것을 허용한다. 또한, 통상, 캐스코드 증폭기는 동일한 트랜지스터를 이용한 비캐스코드 증폭기보다 높은 전력 이득을 생성할 수 있다.
도 3d 및 도 3e는 본 발명의 예시적인 실시예에 따른 PMOS 트랜지스터를 이용한 예시적인 증폭 실체(300d 및 300e)이다. 증폭 실체(300d)는 증폭 실체(300b)의 구성과 유사한 구성을 이용하고, 증폭 실체(300e)는 증폭 실체(300c)의 구성과 유사한 구성을 이용하고, 양쪽 실시예에서, PMOS 트랜지스터는 NMOS 트랜지스터를 대체한다.
도 4는 본 발명의 예시적인 실시예에 따른 전력 제어 액츄에이션 회로를 갖는 DAT(400)의 도면이다. DAT(400)는 DAT(100)의 토폴로지와 유사한 토폴로지를 이용하지만, "하부" 전력 제어 액츄에이션 회로 토폴로지를 이용한다. 상기 구성에서, 증폭 실체(106a 내지 106d 및 108a 내지 108d)는 DAT(100)와 같은 전원 공유 특징을 갖고, 증폭 실체(106a 내지 106d 및 108a 내지 108d)는 전원 전류를 직렬로 가지면서, 1차 코일을 병렬로 구동한다. 전력 제어 액츄에이션 회로(110a 내지 110d)는 증폭 실체(108a 및 108d)와 공통 전압 간의 dc 전류 경로에 배치된다. 상기 배열은, 두 개 집합의 증폭 실체(106a 내지 106d 및 108a 내지 108d) 중 어느 하나가 개별적으로 동작할 수 있는 것보다 높은 전원 전압으로부터 동작할 수 있다.
상기 구성에서, 2차 권선(105)에 전달된 전력은, 예를 들어, 전달된 전류를 제어함으로써 또는 노드(116a 내지 116d) 상의 전압을 제어함으로써, 전력 제어 액츄에이션 회로(110a 내지 110d)를 이용하여 제어될 수 있다. 일반적으로, 제어되는 것이 전압이든 전류이든, 통상, 출력 전력의 감소는, 노드(116a 내지 116d)에서 dc 전압의 증가에 의해, 및 이에 따른 전력 제어 액츄에이션 회로(110a 내지 110d)에서의 더 큰 전압 강하를 수반한다. 따라서, 높은 전력 레벨에서는, 전력 제어 액츄에이션 회로(110a 내지 110d)에서의 전압 강하가 전체 전원 전압의 작은 부분만을 떨어뜨릴 수 있지만, 낮은 전력 레벨에서는, 전력 제어 액츄에이션 회로가 dc 전원 전압의 대부분을 떨어뜨릴 수 있으므로, 노드(116a 내지 116d)에서의 전압은 전원 전압에 매우 가깝게 된다.
상기 구현에서는, 전력 제어 액츄에이션 회로(110a 내지 110d)가 dc 접지에 연결되고, 통상, 상기 구성에서는 N-형 패스 트랜지스터 장치를 구동하는데 필요한 제어 전압이 전원과 dc 접지 전압 간의 전압이 되므로, 전력 제어 액츄에이션 회로(110a 내지 110d)로서 N-형 트랜지스터를 이용함으로써 추가 이점을 얻을 수 있다. 한편, 통상, DAT(100)는, 패스 트랜지스터에 N-형 장치를 이용하는 경우 효율적인 동작을 위한 전원 전압보다 높은 제어 전압을 필요로 하게 된다. 통상의 실리콘 공정 기술에서는, N-형 트랜지스터가 동등한 P-형 트랜지스터보다 작은 기생 용량과 낮은 온-저항을 가질 수 있기 때문에, 더 높은 전력 레벨에서 전력 제어 액츄에이션 회로의 효율을 증가시킬 수 있고 손실을 줄일 수 있다.
이와 같이, DAT(400)는, 전력 제어 액츄에이션 회로(110a 내지 110d)가 dc 접지로 참조되는 신호를 이용하여 제어되는 것을 허용하고, 분산형으로 배치될 수 있고, 증폭 실체(106a 내지 106d)가 그 각각의 전원에 대하여 음인 바이어스 지점만을 필요로 하도록 구현되는 경우, DAT(400)는, 증폭 실체(106a 내지 106d)에서의 dc 전압 강하가 거의 0이 되지만 dc 접지로부터 직접 적당한 바이어스 전압을 계속 생성할 수 있는 지점까지 전력이 감소되는 것을 허용한다.
도 5는 본 발명의 예시적인 실시예에 따른 전력 제어 액츄에이션 회로(110a 내지 110d 및 112a 내지 112d)를 갖는 DAT(500)의 도면이다. DAT(500)는 DAT(100)의 토폴로지와 유사한 토폴로지를 이용하지만, "상부" 전력 제어 액츄에이션 회로(110a 내지 110d)와 "하부" 전력 제어 액츄에이션 회로(112a 내지 112d)를 포함한다. 상기 구성에서, 증폭 실체(106a 내지 106d 및 108a 내지 108d)는, DAT(100)와 같은 전원 공유 특징을 갖고, 전원 전류를 직렬로 가지면서 1차 코일을 병렬로 구동한다. 전력 제어 액츄에이션 회로(110a 내지 110d)는 전원 전압과 증폭 실체(106a 내지 106d) 간의 dc 전류 경로에 배치되고, 전력 제어 액츄에이션 회로(112a 내지 112d)는 증폭 실체(108a 내지 108d)와 dc 접지 간의 dc 전류 경로에 배치된다. 상기 구성은, 증폭 실체(106a 내지 106d 및 108a 내지 108d)가, 두 개 중 어느 하나가 개별적으로 동작할 수 있는 것보다 높은 전원 전압으로부터 동작하는 것을 허용한다.
상기 구성에서, 2차 권선(105)에 전달된 출력 전력은, 예를 들어, 전력 제어 액츄에이션 회로를 통하는 전류를 제어함으로써 또는 각각 노드(114a 내지 114d 및 116a 내지 116d) 상의 전압을 제어함으로써, 전력 제어 액츄에이션 회로(110a 내지 110d 및 112a 내지 112d)를 이용하여 제어될 수 있다. 상술한 바와 같이, 통상, 출력 전력의 감소는, 노드(114a 내지 114d)에서 dc 전압의 증가 및/또는 노드(114a 내지 114d)에서 dc 전압의 감소, 및 이에 따른 전력 제어 액츄에이션 회로(110a 내지 110d)에서의 더 큰 전압 강하를 수반한다. 따라서, 높은 전력 레벨에서는, 전력 제어 액츄에이션 회로 모두가 전체 공급 전압의 작은 부분만을 떨어뜨릴 수도 있지만, 낮은 전력 레벨에서는, 전력 제어 액츄에이션 회로가 dc 전원 전압의 대부분을 떨어뜨릴 수도 있으므로, 노드(114a 내지 114d 및 116a 내지 116d)에서 전압은 서로 거의 같게 된다.
상기 구현에서, dc 접지에 전력 제어 액츄에이션 회로를 연결하는 것은, N-형 트랜지스터가 전력 제어 액츄에이션 회로(112a 내지 112d)로서 이용되는 것을 허용한다. 통상의 실리콘 공정 기술에서는, N-형 트랜지스터가 상보 P-형 트랜지스터보다 더 작은 기생 용량과 더 낮은 온-저항을 갖기 때문에, 이들 구성 요소에 대한 전력 손실과 트랜지스터 영역을 줄일 수 있다. 또한, DAT(500)는 전력 제어 액츄에이션 회로가 dc 접지로 참조된 신호를 이용하여 제어되는 것을 허용하고, 분산형으로 배치될 수 있다.
일 실시예에 있어서, 임의의 소정의 출력 전력 레벨에서 각각의 전력 제어 액츄에이션 회로가 다른 전력 제어 액츄에이션 회로와 유사한 dc 전압을 떨어뜨리도록, 전력 제어 액츄에이션 회로(110a 내지 110d 및 112a 내지 112d)를 제어할 수 있으면, 증폭 실체(106a 내지 106d 및 108a 내지 108d)에는 모든 전력 레벨에서 적당한 바이어스를 제공하는 간단한 바이어스 회로가 각각 제공될 수 있다. 본 실시예에서, 증폭 실체(106a 내지 106d)는, 예를 들어, 이들 증폭 실체가 PMOS 장치를 이용하여 구현되는 경우, 노드(114a 내지 114d)에 연결된 그 공통 단자에 대하여 음인 바이어스 지점만을 필요로 하도록 구현된다. 이와 유사하게, 증폭 실체(108a 내지 108d)는, 예를 들어, 이들 증폭 실체를 NMOS 장치를 이용하여 구현함으로써, 노드(116a 내지 116d)에 연결된 그 공통 단자에 대하여 양인 바이어스 지점만을 필요로 하도록 구현될 수 있다. 이와 같이, 각 증폭 실체는 모든 전력 레벨에서 전원 전압의 절반까지 바이어스 전압을 생성할 수 있다.
도 6a, 도 6b 및 도 6c는 본 발명의 예시적인 실시예에 따른 대표적인 전압 파형(600a, 600b 및 600c)이다. 전압 파형(600a)은, DAT(100)에서 구현된 것과 같은 "상부" 전력 제어 구성에 따른, 저전력에서 고전력까지의 고속 전력 램프를 나타낸 시간-영역 전압을 표현한다. DAT(100)의 증폭 실체 공통 노드(114a 내지 114d)와 그 dc 전압에 대한 파형은, 파형(600a)에서, 각각 참조번호 602와 607로 표시된다. 전력 제어 액츄에이션 회로에서의 dc 전압 강하는, 파형(600a)에서 점선(607)과 dc 전압(608)으로 도시된, 전원의 dc 전압 간의 차이이다. 통상, 참조번호 606과 602 간의 ac 차이는 접합 배선과 같은 전원 접속 인덕턴스와 전력 제어 액츄에이션 회로(110a 내지 110d)에 의해 같이 떨어질 수 있다. 통상, 여러 도면에서 도시되지 않은 배선 접합을 통하여 dc 접지에 연결될 수도 있는, 증폭 실체(108a 내지 108d)의 공통 노드의 전압 파형은, 전압 파형(600a)의 참조번호 606에 도시되어 있다.
전압 파형(600b)은, DAT(400)에서와 같은, "하부" 전력 제어 구성에 따른 저전력에서 고전력까지의 고속 전력 램프를 나타낸 시간-영역 전압을 표현한다. 증폭 실체(106a 내지 106d)의 노드(116a 내지 116d)에서 전압과 그 dc 전압에 대한 파형은 파형(600b)에서 각각 참조번호 606과 607로 표시된다. DAT(400)의 증폭 실체(108a 내지 108d)의 노드(114a 내지 114d)에서 전압과 그 dc 전압에 대한 파형은 파형(600b)에서 각각 참조번호 602와 608로 표시된다. 전력 제어 액츄에이션 회로에서의 dc 전압 강하는 참조번호 607과 dc 접지 간의 차이이다.
전압 파형(600c)은 DAT(500)에서 구현된 것과 같은 "상부 및 하부" 전력 제어 구성에 따른 저전력에서 고전력까지의 고속 전력 램프를 나타낸 시간-영역 전압을 표현한다. 증폭 실체(106a 내지 106d)의 노드(114a 내지 114d)에서 전압과 그 dc 전압에 대한 파형은 파형(600c)에서 각각 참조번호 602와 607로 표시된다. DAT(400)의 증폭 실체(108a 내지 108d)의 노드(116a 내지 116d)에서 전압과 그 dc 전압에 대한 파형은 파형(600c)에서 각각 참조번호 606과 610으로 표시된다. 전력 제어 액츄에이션 회로에서의 dc 전압 강하는 참조번호 607과 전원 전압(608) 간의 차이이지만, 전력 제어 액츄에이션 회로(112a 내지 112d)에서의 dc 전압 강하는 참조번호 610과 dc 접지 간의 차이이다.
도 6a 내지 도 6c에서 알 수 있는 바와 같이, 참조번호 600c에 대한 파형에서 전력 제어 액츄에이션 회로(110a 내지 110d 및 112a 내지 112d)에서의 전압 강하는, 각각 임의의 소정의 전력 레벨에 대한 파형(600a 및 600b)에서 전력 제어 액츄에이션 회로(110a 내지 110d)의 전압 강하의 절반일 수 있다. 따라서, DAT(500)에서 "상부 및 하부" 전력 제어로 인해, DAT(100)에서 상부 전력 제어 액츄에이션 회로(110a 내지 110d)의 이용, 또는 DAT(400)에서 하부 전력 제어 액츄에이션 회로(110a 내지 110d)의 이용 중 어느 하나와 비교하여, 전력 제어 액츄에이션 회로(110a 내지 110d 및 112a 내지 112d) 상의 전압 응력이 작아질 수 있다. DAT(500)의 전력 제어 액츄에이션 회로에 인가된 전압 응력의 감소는 브레이크다운에 대한 내성과 다른 신뢰성 인자를 향상시킨다. 다른 방법으로는, "상부 및 하부" 전력 제어 액츄에이션 회로는, "상부" 또는 "하부" 전력 제어가 구현된 경우 적층된 패스 트랜지스터를 필요로 할 수도 있는 설계에서 전력 제어 액츄에이션 회로(110a 내지 110d 및 112a 내지 112d)를 위한 단일 패스 트랜지스터로 구현될 수 있다.
도 7은 본 발명의 예시적인 실시예에 따른 DAT(700)의 도면이다. DAT(700)는, 각각, 증폭 실체(108a 내지 108d 및 106a 내지 106d)에 의해 구동되어, 2차 권선(105)에 전력 출력을 제공하는, 내부 1차 권선(102)과 외부 1차 권선(104)을 갖는 것으로 도시되어 있다. 증폭 실체(106a 내지 106d 및 108a 내지 108d)는, 그 dc 전류 경로가 직렬이 되도록 구성된다. 증폭 실체(106a 내지 106d 및 108a 내지 108d) 간의 dc 전류 경로는, DAT 슬랩 인덕터를 통하여, 또한, 내부 1차 권선(102)과 외부 1차 권선(104)의 유도성 슬랩 간의 제어된 전류를 전도하도록 구성된 전력 제어 액츄에이션 회로(110a 내지 110d)를 통하여 이루어진다. 상기 dc 전류 경로는 증폭 실체(106d 및 108d)를 통하는 전류 경로를 표시한 점선으로 표시된다. 전력 제어 액츄에이션 회로(110a 내지 110d)는, 예를 들어, 이를 통하는 전류를 제어함으로써, 그 단자 상의 전압을 제어함으로써, 또는 다른 적당한 방법에 의해 2차 권선(105)에 전달되는 출력 전력을 제어할 수 있다. 통상, 출력 전력의 감소는, 전력 제어 액츄에이션 회로(110a 내지 110d)에서의 dc 전압 양의 증가와 이에 따른 증폭 실체(106a 내지 106d 및 108a 내지 108d)에서의 dc 전압 감소를 수반하게 된다.
DAT(700)는, 전력 제어 액츄에이션 회로(110a 내지 110d)가 ac 경로에서 가상 접지 지점에 배치되는 것을 허용하므로, 전력 제어 액츄에이션 회로(110a 내지 110d)를 통하여 전도된 ac 전류를 줄일 수 있고, 이들 회로를 통한 전도 손실을 줄일 수 있다. 또한, 가상 접지에서의 상기 배치는, 기판에 대한 ac 전압 리플(ripple)이 감소하는 것을 허용할 수 있으므로, 기판에 대한 응력과 같은, 전력 제어 액츄에이션 회로(110a 내지 110d) 상의 전압 응력을 감소시킴으로써 전압 브레이크다운 성능을 향상시킬 수 있다.
또한, DAT(700)는, 증폭 실체(106a 내지 106d 및 108a 내지 108d)가, 모든 전력 레벨에서 적당한 바이어스를 제공하는데 적당한 간단한 바이어스 회로를 각각 갖는 것을 허용하는 이점을 갖는다. 본 실시예에서, 증폭 실체(106a 내지 106d)는, 예를 들어, 이들 증폭 실체가 PMOS 장치를 이용하여 구현되는 경우, 전원에 연결된 그 공통 단자에 대하여 음인 바이어스 지점만을 필요로 하도록 구현될 수 있다. 이와 유사하게, 증폭 실체(108a 내지 108d)는, 예를 들어, 이들 증폭 실체가 NMOS 장치를 이용하여 구현되는 경우, 접지에 연결된 그 공통 단자에 대하여 양인 바이어스 지점만을 필요로 하도록 구현될 수 있다. 이와 같이, 각각의 증폭 실체(106a 내지 106d 및 108a 내지 108d)는, 모든 전력 레벨에서 전원 전압까지 바이어스 전압을 생성할 수 있다. 예를 들어, 증폭 실체(106a 내지 106d)는, 예를 들어, 출력 전력이 낮은 경우, 전원과 외부 1차 권선(104) 간의 그 dc 전압이 거의 0일 수 있더라도, 접지같이 낮은 dc 레벨로 생성된 바이어스 레벨을 가질 수 있다.
도 8은 본 발명의 예시적인 실시예에 따른 대표적인 전압 파형(800)을 나타낸다. 전압 파형(800)은 DAT(700)에서 구현된 것과 같은 전력 제어 구성에 따른 저전력에서 고전력까지의 고속 전력 램프를 나타낸 시간-영역 전압을 표현한다. 증폭 실체(106a 내지 106d)의 공통 노드와, 전원 전압인 그 dc 전압에 대한 파형은, 파형(800)에서 각각 참조번호 602와 608로 표시된다. DAT(400)의 증폭 실체(108a 내지 108d)의 공통 노드에 대한 파형은 참조번호 606으로 표시된다. 통상, 각 공통 지점 상의 ac 리플은 접합 배선과 같은 인덕턴스에 의해 발생하지만, 증폭 실체 공통 지점과 전원과 접지 전압 간의 전도성 경로에 존재할 수도 있다.
도 9는 본 발명의 예시적인 실시예에 따른 이중 전력 제어 액츄에이션 회로를 갖는 DAT(900)의 도면이다. 증폭 실체(106a 내지 106d 및 108a 내지 108d)는, 그 dc 전류 경로가 직렬이 되도록 구성된다. 증폭 실체(106a 내지 106d 및 108a 내지 108d) 간의 dc 전류 경로는, 내부 1차 권선(102)과 외부 1차 권선(104)의 유도성 슬랩 간에 제어된 전류를 전도하도록 구성되는, 전력 제어 액츄에이션 회로(110a 내지 110h)를 통하여, 또한 DAT 슬랩 인덕터를 통하여 이루어진다. 이들 전력 제어 액츄에이션 회로는, 내부 1차 권선(102)의 각각의 슬랩 인덕터가, 다수의 전력 제어 액츄에이션 회로를 통하여 외부 1차 권선(104)의 인접한 슬랩에 연결되도록, 배치된다. 예시적인 dc 전류 경로는 증폭 실체(106d 및 108d)를 통하는 점선으로 표시된다.
일 실시예에서, 전력 제어 액츄에이션 회로(110a 내지 110h)는 내부 1차 권선(102)과 외부 1차 권선(104) 상의 가상 접지 지점에 대하여 대칭으로 가까운 지점에 배치될 수 있다. 상기 가상 접지에 가까운 구성 요소의 배치는, 전력 제어 소자(110a 내지 110h)를 통하는 ac 전류를 줄일 수 있고, 기판에서 ac 손실을 줄일 수 있고, 전력 제어 액츄에이션 회로(110a 내지 110h) 상의 전압 응력을 감소시킴으로써 전압 브레이크다운 성능을 향상시킬 수 있다. 전력 제어 액츄에이션 회로(110a 내지 110h)를 가상 접지에서 단일 소자보다는 다수의 부분으로 나누는 것은, 예를 들어, 다른 회로도 가상 접지 지점에 가깝게 배치되어야 하는 경우, 레이아웃시 더 많은 유연성을 허용할 수 있다. 또한, 현재 전력 제어 액츄에이션 회로가 증폭 실체(106a 내지 106d 및 108a 내지 108d)에 더 가까워질 수 있기 때문에, dc 전류가 내부 1차 권선(102)과 외부 1차 권선(104)을 통하여 차지하는 경로가 더 짧아지므로 dc 손실을 줄일 수 있다.
도 10은 본 발명의 예시적인 실시예에 따른 DAT(1000)의 도면이다. 예시적인 DAT(1000)는, 각각 증폭 실체(108a 내지 108d 및 106a 내지 106d)에 의해 구동되어, 명확한 설명을 위해 도면에서 생략된 2차 권선에 전력 출력을 제공하는, 내부 1차 권선(102)과 외부 1차 권선(104)을 갖는 것으로 도시되어 있다.
상기 구성에서, 증폭 실체(106a 내지 106d 및 108a 내지 108d)는, 그 각각의 1차 코일을 ac에서 병렬로 구동함과 동시에 전원 전압에 대하여 서로 직렬이 되도록 구성된다. 이는, 내부 1차 권선(102) 상의 각 슬랩 인덕터의 가상 접지에 또는 근방에 증폭 실체(106a 내지 106d)의 공통 지점을 연결함으로써 달성되고, 다른 위치에서 상기 연결을 이루는 것과 비교할 때, 상기 연결을 통하여 증폭 실체(108a 내지 108d 및 106a 내지 106d) 간의 상호 작용을 줄일 수 있고, 상호 작용을 거의 0으로 줄일 수 있다. 그 결과, 증폭 실체(106a 내지 106d 및 108a 내지 108d)는 그 각각의 1차 코일을 각각 구동하면서 dc 전류를 공유하므로, dc 전원에 대하여 직렬로 된다. DAT(1000)는, 증폭 실체(106a 내지 106d 및 108a 내지 108d)가, 두 개 중 어느 하나가 개별적으로 동작할 수 있는 것보다 높은 전원 전압으로부터 같이 동작하는 것을 허용한다.
DAT(1000)가, 그 출력 노드보다 낮은 dc 전위에 있는 공통 노드를 갖는 증폭 실체를 이용할 때, DAT(1000)는, 일부는 NMOS 장치를 갖고 일부는 PMOS 장치를 갖는 경우와 다르게, NMOS 장치로 이루어진 증폭 실체를 이용하는 이점을 가질 수 있다. DAT(1000)로 인해, 통상, 소정의 제조 공정에서 PMOS 장치보다 유리한 NMOS 장치의 유리한 특성 때문에 효율이 높아지고 가능한 동작 주파수가 높아질 수 있다. 또한, DAT(1000)는 감소한 기판 손실, 향상된 전압 브레이크다운 특성, 및 향상된 동작 효율을 나타낸다.
일 실시예에서, 전력 제어 액츄에이션 회로(110a 내지 110d 및 112a 내지 112d)는, 각 전력 제어 액츄에이션 회로가 임의의 소정의 출력 전력 레벨에서 다른 전력 제어 액츄에이션 회로와 유사한 dc 전압을 떨어뜨리도록 구성된다. 이는, 증폭 실체(106a 내지 106d 및 108a 내지 108d)가, 모든 전력 레벨에서 적당한 바이어스를 제공하는데 적합한 간단한 바이어스 회로를 각각 갖는 것을 허용하는 이점을 가질 수 있다. 본 실시예에서, 증폭 실체(106a 내지 106d)는, 예를 들어, 이들 증폭 실체가 NMOS 장치를 이용하여 구현되는 경우, 노드(114a 내지 114d)에 연결된 그 공통 단자에 대하여 양인 바이어스 지점만을 필요로 하도록 구현된다. 이와 유사하게, 증폭 실체(108a 내지 108d)는, 예를 들어, 이들 증폭 실체가 NMOS 장치를 이용하여 구현되는 경우, 노드(116a 내지 116d)에 연결된 그 공통 단자에 대하여 양인 바이어스 지점만을 필요로 하도록 구현된다. 또한, 증폭 실체(106a 내지 106d 및 108a 내지 108d)는, 임의의 소정의 dc 전원 전류에 대하여 거의 같은 dc 전압을 각각 떨어뜨리도록 구성된다. 이와 같이, 증폭 실체(106a 내지 106d 및 108a 내지 108d)는 모든 전력 레벨에서 전원 전압의 절반까지 바이어스 전압을 각각 생성할 수 있다. 이는, 증폭 실체(106a 내지 106d)의 공통 지점이 전력 레벨에 관계없이 전원 전압의 절반에 가깝게 유지되므로, 이용 가능한 전원 전압으로부터 공통 노드 위의 전원 전압의 거의 절반까지 전압을 쉽게 생성할 수 있다는 것을 주목함으로써, 쉽게 알 수 있다.
도 11a는 본 발명의 예시적인 실시예에 따른, 증폭 실체(106a 내지 106d 및 108a 내지 108d) 내부의 캐스코드 트랜지스터에 의해 전력 제어 기능을 수행하는, DAT(1100)의 도면이다. 개별적인 전력 제어 액츄에이션 회로를 이용하는 대신, 캐스코드 트랜지스터를 이용하여 전력 증폭기의 출력 전력 레벨을 제어하고 큰 전원 전압에 적응할 수 있다. 개별적인 전력 제어 소자를 이용하는 전력 제어 구조에 비해, 전력 제어 소자로서 캐스코드 트랜지스터의 이용은 전력 제어 액츄에이션 회로의 dc 손실과 기판 손실을 모두 줄일 수 있고, 또한, 특히, 브레이크다운과 같은 일정한 추가적인 이유로 캐스코드 트랜지스터를 필요로 하는 경우, DAT의 성능을 향상시킬 수 있다.
도 11a에는 도 10의 DAT(1000)의 구성과 유사한 DAT 구성이 도시되어 있지만, 내부 캐스코드 전력 제어 기능을 갖는 증폭 실체의 이용은 도 7의 DAT(700)와 같은, 다른 DAT 구성에 유사하게 이용될 수 있다. DAT(1000)에서 주목한 이점에 더하여, DAT(1100)는, 통상 증폭 실체의 일부로서 이미 구현될 수도 있는 캐스코드 트랜지스터 이상의 전력 제어 기능을 구현하기 위해, 증폭 실체의 dc 전원 경로에서 추가 회로를 필요로 하지 않는다.
도 11b는 본 발명의 예시적인 실시예에 따른 N-채널 증폭 실체(1100b)의 도면이다. 트랜지스터(308)는, 스위치로도 이용될 수도 있는 증폭 실체이고, 트랜지스터(310)는, 전력 제어 소자로서 기능을 할 수 있는, 출력과 트랜지스터(308) 간에 배치된 캐스코드 장치이다. 소정의 dc 전압에 대하여 증폭 실체에 의해 생성된 출력 전력은 게이트 전압(1102)을 적당한 레벨로 조절함으로써 제어될 수 있다. 예를 들어, NMOS 장치를 이용하는 경우, 통상, dc 게이트 전압(1102)의 감소로 인해, 증폭 장치(308)에서의 전압 감소 때문에 출력 전력이 감소하고, 캐스코드 장치(310) 상의 게이트 소스 간 전압이 감소하고, 또는 상기 두 개 효과의 조합이 발생하게 된다. 예를 들어, 허용 가능한 레벨 아래로 유지하기 위해, 전압(1102)에 대한 적당한 제한을 하는 경우, 캐스코드 트랜지스터(310)는, 증폭 장치(308)에 부과되는 전압을 줄일 수 있어, 이들 장치에서 전압 브레이크다운에 대한 강건성(robustness)의 향상을 허용할 수 있는 이점도 가질 수 있다.
도 11c는 본 발명의 예시적인 실시예에 따른 제어 선형성이 향상된 N-채널 증폭 실체(1100c)의 도면이다. 트랜지스터(308)는, 스위치로도 이용될 수도 있는, 증폭 장치이고, 공통 노드에 연결된다. 트랜지스터(310)는, 선택적으로 브레이크다운 보호 소자에도 이용될 수도 있는, 캐스코드 전력 제어 장치이다.
증폭 실체의 출력 전력을 제어할 수 있는, 트랜지스터(308 및 310)의 게이트 전압은, 선택적인 스케일링 지수를 제외하고는 선택적으로 캐스코드 장치(310)에 정합하도록 만들 수 있는 다이오드-접속된 장치(1104)를 통하여 구동되는 제어 전류(1102)에 의해 생성된다. 상기 배열은 제어 신호와 AC 출력 신호 레벨 간의 선형성을 증가시키는 이점을 가질 수 있다. 예를 들어, 통상, 전압과 전류와 같은, 트랜지스터(310)의 dc 게이트 전압과 출력 신호 레벨은, 이들 간의 제곱 법칙 관계를 가질 수 있다. 제어 전류(1102)와 게이트 전압 간에 반비례 관계를 가질 수 있는 다이오드 접속된 장치(1104)를 배치함으로써, 제어 전류와 출력 신호 간의 관계를 더 선형으로 만들 수 있다.
도 12는 본 발명의 예시적인 실시예에 따른 전력 제어 피드백 루프(1200)의 도면이다. 전력 증폭기(1202)의 출력은 전력 센서(1204)에 의해 검출된다. 측정된 결과는 에러 증폭기(1206)에 피드백되어, 원하는 출력 레벨을 표현한, 기준 신호(Vramp)와 출력을 비교한다. 증폭된 에러 신호는, 전력 제어 액츄에이션 회로를 이용하여, 또는, 예를 들어, 캐스코드 바이어스 지점을 변경하는 다른 적당한 방법에 의해, RF 출력의 출력 전력을 조절하는데 이용된다. 전력 증폭기(1202)에는, 참조번호 1202에서 "PAC"로서 도시되는 그 기능을 달성하기 위한 하나 이상의 구동기 회로, 또는 적당한 회로가 존재하고, 이에 의해 전력 증폭기 출력 전력을 변경할 수 있다. 상기 전력 제어 루프는 DAT(100), DAT(400), DAT(500), DAT(700), DAT(900), DAT(1000), DAT(1100), 다른 DAT 증폭기 또는 다른 적당한 증폭기와 함께 이용될 수 있다.
도 13은 본 발명의 예시적인 실시예에 따른 전력 제어 액츄에이션 회로(1300)의 도면이다. 본 구현에서, 전력 센서(1204)는, 그 ac 입력의 피크 전압에 관한 신호를 출력할 수 있는, 피크 검출기(1306)가 다음에 오는 커패시터(1302 및 1304)로 이루어진 용량성 전압 분배기를 이용하여 구현된다. 상기 검출 방법은, 전력 증폭기 부하 임피던스가 정확히 알려지는 경우, 높은 정확도의 이점을 가질 수 있다. 이는, 검출된 레벨이 커패시터(1302 및 1304)의 비율, 피크 전압을 정확하게 보고 감지하는 피크 검출기의 능력, 및 피크 검출기 출력을 비교하는 정확한 dc 전압 레벨에 의존하기 때문이다. 많은 경우, 이들 세 개의 구성 요소를 공정, 온도, 및 전원 전압과 같은 제조 변수에서 아주 정확히 제어할 수 있기 때문에, 루프는 전력 증폭기의 출력 ac 전압 변동을 정확히 검출할 수 있다.
도 14는 본 발명의 예시적인 실시예에 따른 이중 피드백 루프를 갖는 전력 제어 액츄에이션 회로(1400)의 도면이다. 상기 회로에서, 전력 센서(1204)는 비정밀 전력 센서(coarse power sensor)(1402)로 보강되었다. 전력 센서(1204)는, 출력 전력이 높은 경우에는 전력 레벨을 정확히 검출할 수 있지만, 전력 증폭기 출력이 낮은 경우에는 전력을 정확히 검출할 수 없는 부족한 능력을 가질 수도 있는 센서이다. 비정밀 전력 센서(1402)는, 참조번호 1204보다 더 넓은 범위에서 전력 레벨을 검출할 수 있지만, 높은 전력 레벨에서는 낮은 정확도를 가질 수 있는 센서이다. 판정 회로(1404)는, 에러 증폭기(1206)의 입력에 두 개 전력 센서의 출력을 다중화하거나, 달리 결합하는데 이용된다.
출력 전력 레벨이 낮은 경우, 비정밀 센서(1402)에 의해 검출된 전력 증폭기(1202)의 출력은 판정 회로(1404)에 의해 선택된다. 측정된 결과는 에러 증폭기(1206)에 피드백된다. 필요한 출력 전력(Vramp)을 표현한 기준 신호와 출력을 비교한 후, 증폭된 에러 신호를 이용하여 출력 전력(RF OUTPUT)을 조절한다. 출력 전력 레벨이 높은 경우, 전력 센서(1204)에 의해 검출된 전력 증폭기(1202)의 출력은 판정 회로(1404)에 의해 선택된다. 측정된 결과는 에러 증폭기(1206)에 피드백된다. 필요한 출력 전력(Vramp)을 표현한 기준 신호와 출력을 비교한 후, 증폭된 에러 신호를 이용하여 출력 전력(RF OUTPUT)을 조절한다. 전력 증폭기(1202)는, 전력 증폭기 출력 전력을 변경할 수 있는, 참조번호 1202에서 PAC로서 도시된 구동기 회로를 포함한다.
상기 전력 제어 방법은, 전체 전력 제어 범위에서 동작할 수 있는 정밀 전력 센서를 만들어야 하는 요구 조건 없이 높은 전력에서 정확하게 전력 레벨을 제어할 수 있는 이점을 갖는다. 하나는 정확하지만 제한된 범위를 갖고, 다른 하나는 넓은 범위와 제한된 정확도를 갖는, 두 개의 센서를 이용함으로써, 넓은 범위와 높은 정확도를 동시에 요구할 수도 있는 단일 전력 센서를 이용하는 것에 비해, 전력 제어의 설계 요구 조건을 단순화할 수 있다.
일 실시예에서는, 판정 회로가 다중화 스위치일 수 있으므로, 전력 센서(1204)와 비정밀 전력 센서(1402)의 출력 중 하나만을 임의의 소정의 시간에서 이용한다. 다른 방법은, 전력 센서(1204)와 비정밀 전력 센서(1402)가 그 전력 추정치가 서로 평균되는, 레벨 범위를 가질 수 있는 "소프트 스위치"를 이용하는 것이다. 전력 레벨이 더 높아지면 평균 기능의 가중치를 적당히 변경하여 전력 센서(1204)를 우선시키고, 전력 레벨이 더 낮아지면 비정밀 전력 센서(1402)를 우선시킴으로써, 두 개 센서 간의 스위칭시 임의의 불연속 영향을 줄일 수 있다.
도 15는 본 발명의 예시적인 실시예에 따른, 전력 증폭기 내부의 전압이나 전류와 같은, 내부 전력 증폭기 동작 조건을 측정하는 제2 센서를 갖는 이중 피드백 루프(1500)를 갖는 전력 제어 액츄에이션 회로(1500)의 도면이다.
출력 전력 레벨이 낮은 경우, 비정밀 센서(1504)는, 출력 전력을 표시하는데 이용될 수 있는 dc 전류, 피크 전류, dc 전압, 피크 전압 또는 일정한 다른 적당한 조건일 수 있는 내부 전력 증폭기 동작 조건을 측정함으로써 전력 증폭기 출력 전력을 추정하는데 이용된다.
한 예시적인 실시예에서, 비정밀 센서(1504)는, DAT(100)에서 노드(114a 내지 114d)의 전압과 같은, 증폭 장치에서의 dc 전압을 감시할 수 있다. 포화된 증폭기에서 증폭 장치에 부과된 dc 전압 간의 관계가 출력 신호에 대하여 거의 선형이므로, 상기 dc 레벨을 이용하여, 예를 들어, 시뮬레이션 또는 측정 데이터를 이용함으로써, 대략적인 선형 계수가 알려진 경우 출력 전력을 추정할 수 있다. 다른 방법으로는, 증폭 장치에 의해 얻은 dc 전류와 출력 레벨 간의 유사한 관계로 인해, 증폭 장치를 통하는 dc 전류를 이용할 수 있다. 또한, 증폭 실체의 출력 상의 피크 ac 전압과 같은 다른 표시도 이용할 수 있다.
전력 제어 액츄에이션 회로(1400)와 유사하게, 다수의 전력 센서(1204 및 1504)의 이용은, 높은 전력 레벨에서 필요한 정확도를 달성하면서 전체 출력 전력 범위를 포함하는 것을 허용한다. 또한, 비정밀 센서(1504)의 이용은 더 높은 정확도와 더 쉬운 구현과 같은 추가 이점을 가져올 수 있다.
도 16은 본 발명의 예시적인 실시예에 따른 VSWR 보호 회로(1600)의 도면이다. VSWR 이벤트는, 전력 증폭기의 부하가, 일정한 환경 변화(예를 들어, 안테나에서의 단락 회로)나 다른 원인에 기인할 수 있는, 공칭 경우(통상, ~ 50 옴)로부터 멀리 그 임피던스를 변경하는 이벤트를 포함한다. 전력 증폭기는, 더 높은 피크 전압과 더 높은 전류와 같은 증폭기 상의 공칭 응력보다 대체로 높아질 수 있는, VSWR 이벤트로부터 보호되고 VSWR 이벤트를 견디어야 한다. 이들 응력으로부터 증폭기를 보호하기 위해서는, VSWR 이벤트 또는 관련된 응력의 신속한 검출 또는 신속한 보정 행동을 요구하는 것이 필요할 수 있다.
본 예시적인 실시예에서, VSWR 이벤트 검출은, 각각, 동작하는 전력 증폭기 전압과 전류를 보고하는, 표시 신호(1604 및 1602)를 감시하는 판정 회로(1606)에 의해 달성될 수 있다. 이들 표시 신호는 적당한 회로에 의해 측정된 것과 같은 응력을 받은 증폭 장치에 의해 나타난 피크 전압과 전류를 보고할 수 있다. 다른 방법으로는, 전압과 전류 중 하나 또는 모두는 dc 레벨로서 측정될 수 있으므로, 덜 강건한 보호를 희생하여 구현 용이성을 향상시킬 수 있다.
판정 회로(1606)는, VSWR 표시 신호(1602 및 1604)가 허용 가능한 응력 레벨을 표시하는 경우, 루프가 Vramp 신호에 의해 요구된 전력을 달성할 수 있도록, 에러 증폭기(1206)에 연결된 그 출력을 조절한다. 표시(1602 및/또는 1604)가 미리 설정된 한계값보다 높은 응력을 보고하는 경우, 판정 회로(1606)는, 응력 표시가 허용 가능한 동작 조건을 보고할 때까지 요구된 전력을 줄일 수 있다.
GSM과 같은, TDMA(time division multiple access) 시스템에서, 전력 증폭기로부터 요구된 출력 전력은, 시간슬롯의 처음에서 제어된 전력이 램프 업하고, 시간슬롯의 끝에서 전력을 램프 다운하기 전 일정한 전력 주기가 뒤따르는, 전력의 버스트일 수 있다. 이 경우, 판정 회로는, 표시 신호(1602 및/또는 1604)로부터 과응력의 제1 표시가 수신될 때까지 에러 증폭기(1206)를 통하여 Vramp를 전달하도록 구성될 수도 있고, 이때, 마지막으로 알려진 Vramp의 좋은 값에서 에러 증폭기로의 출력을 유지할 수도 있으므로, 전력 증폭기에 대한 낮은 응력 조건을 제공하는 유지된 Vramp 값이나 레벨과 같은, 일정한 미리 결정된 값보다 Vramp 입력이 낮아질 때까지, 또는 슬롯의 끝까지 Vramp 입력 신호를 효과적으로 무시하게 된다. 상기 구현은, 예를 들어, VSWR 이벤트가 검출되기 전뿐만 아니라 VSWR 이벤트가 유지되고 있는 후에도 전력 증폭기로의 작은 신호 루프 이득 신호(1604 및 1602)가 0일 수 있는, 설계에 의해 신호(1604 및 1602)를 포함한 피드백 루프를 제공할 수 있기 때문에, TDMA 시스템에서 VSWR 보호 회로를 단순화할 수 있다.
도 17은 본 발명의 예시적인 실시예에 따른 VSWR 보호 회로(1700)의 도면이다. 본 예시적인 실시예에서, VSWR 이벤트 검출은, 과전압 입력(1604), 과전류 입력(1602), 과전압 비교기(1706), 과전류 비교기(1708), 조합 논리(1704), Vramp 전압 유지 커패시터(1702), 및 패스게이트(1710)를 포함한 판정 회로(1606)에 의해 달성될 수 있다.
전압 및 전류 표시 신호(1604 및 1602)는, 피크 전압, 피크 전류, dc 전압, 또는 dc 전류와 같은, 증폭기 전압 및 전류 동작 레벨의 아날로그 표시로서 기능을 하도록 구성된다. 이들 표시 신호를 비교기(1706 및 1708)에 제공하여, 표시 신호가 VSWR 과-이벤트(over-event) 판정에 해당하는 미리 설정된 값 위 또는 아래에 있는지를 표시하는 디지털 신호를 출력한다. 전력 증폭기(1202)가, 전력 증폭기의 출력 전력이 증가하고 있는 동안 그 신호에 대한 미리 정의된 한계값보다 위에 있는 전압 및 전류 표시 신호(1602 및 1604)에 대한 표시 신호 레벨에 대응하는 응력 레벨에 도달하면, 패스게이트(1710)를 이용하여 판정 회로(1606)에서 유지 커패시터(1702)로부터 Vramp 신호를 분리함으로써 출력 전력의 추가 증가를 차단한다. 상기 이벤트가 일어난 후, 전력 제어(1700)가 리셋될 때까지, 마지막으로 알려진 좋은 출력 전력 레벨을 커패시터(1702)에 의해 유지할 수 있다. 그 스스로 리셋하는 VSWR 보호 회로에 대한 여유를 선택적으로 증가시켜, VSWR 보호 루프에서 완화 발진(relaxation oscillation)을 가능하게 하기 위해서는, 비교기(1706 및 1708)를 슈미트 트리거(Schmidt triggers)로서 구현할 수 있다.
판정 회로(1606)의 출력은 기준 신호로서 에러 증폭기(1206)에 전송된다. 에러 증폭기(1206)를 위한 피드백 신호는, 전력 증폭기(1202)의 출력 피크 전압을 측정하는 피크 검출기(1306) 및 용량성 감쇠기(1302 및 1304)를 포함한 피크 검출기 블록(1204)에 의해 얻어진다. 이와 같이 얻은 에러 신호는 에러 증폭기(1206)에 의해 증폭되어, 상술한 바에 따라 전력 증폭기(1202)의 출력 전력(RF OUTPUT)을 조절하는데 이용된다.
도 18은 본 발명의 예시적인 실시예에 따른 Vramp 유지 해제 회로를 갖는 VSWR 보호 회로(1800)의 도면이다. 본 예시적인 실시예에서, VSWR 이벤트 검출은, 과전압 입력(1602), 과전류 입력(1604), 과전압 검출 비교기(1708), 과전류 검출 비교기(1706), 조합 논리(1704 및 1804), Vramp 비교기(1802), dc 비교기 오프셋, 패스게이트(1710) 및 Vramp 전압 유지 커패시터(1702)를 포함한 판정 회로(1606)에 의해 달성될 수 있다.
전압 및 전류 표시 신호(1604 및 1602)는, 피크 전압, 피크 전류, dc 전압, 또는 dc 전류와 같은, 증폭기 전압 및 전류 동작 레벨의 아날로그 표시로서 기능을 하도록 구성된다. 이들 표시 신호를 비교기(1706 및 1708)에 제공하여, VSWR 오버-이벤트 판정에 해당하는 미리 설정된 값 위 또는 아래에 있는지를 표시하는 디지털 신호를 출력한다. 전력 증폭기(1202)가, 전력 증폭기의 출력 전력이 증가하고 있는 동안 그 신호에 대한 미리 정의된 한계값 보다 위에 있는 전압 및 전류 표시 신호(1602 및 1604)에 대한 표시 신호 레벨에 대응하는 응력 레벨에 도달하면, 패스게이트(1710)를 이용하여 판정 회로(1606)에서 유지 커패시터(1702)로부터 Vramp 신호를 분리함으로써 출력 전력의 추가 증가를 차단한다. 상기 이벤트가 발생하기 전에는, 패스게이트(1710)를 닫아, 커패시터(1702) 상의 전압을 Vramp와 같게 하고, 비교기(1802)의 출력을 오프셋(1806)으로 인해 높게 한다. 따라서, 검출된 VSWR 이벤트의 발생 전, 패스게이트(1710)는 비교기(1706 및 1708)에 의해 제어된다.
VSWR 이벤트의 검출시에는, 패스게이트(1710)를 개방하고, 마지막으로 알려진 좋은 출력 전력 레벨을 커패시터(1702)에 의해 유지할 수 있다. 상기 조건은, Vramp 레벨이 오프셋 전압(1806)과 같은 양만큼 유지 커패시터(1702) 상의 전압 아래로 떨어질 때까지 유지된다. 상기 내용이 발생하면, 패스게이트(1710)를 닫고, 유지 커패시터(1702)의 전압은, 다른 VSWR 이벤트가 검출되지 않는 한, Vramp 전압을 다시 추적한다.
판정 회로(1606)의 출력은 기준 신호로서 에러 증폭기(1206)에 전송된다. 에러 증폭기(1206)를 위한 피드백 신호는, 전력 증폭기(1202)의 출력 피크 전압을 측정하는 피크 검출기(1306), 용량성 감쇠기(1302 및 1304)를 포함한 피크 검출기 블록(1204)에 의해 얻어진다. 이와 같이 얻은 에러 신호는 에러 증폭기(1206)에 의해 증폭되어, 상술한 바에 따라 전력 증폭기(1202)의 출력 전력(RF OUTPUT)을 조절하는데 이용된다.
또한, 본 예시적인 실시예는, 일단 Vramp 전압이 VSWR 이벤트를 일으키게 되는 전압보다 낮은 것으로 알려지면, 시간슬롯의 끝에서 출력 전력 램프-다운이, Vramp 전압에 의해 제어되는 것을 허용함으로써 추가 이점을 제시할 수 있다. 갑작스런 또는 제어되지 않은 전력 셧 다운은, 예를 들어, 시간슬롯 내의 소정의 시간에서 허용되는 것보다 높은 전력의 전송, 일정 회로의 브레이크다운, 및 응용 요구 조건에서 벗어난 전력 셧 다운 특성 등의, 스펙트럼 확산, 시간-마스크 문제와 같은 바람직하지 않은 행동을 일으킬 수도 있다.
도 19는 본 발명의 예시적인 실시예에 따른 파워 백 오프를 갖는 판정 회로(1900)의 도면이다. 본 예시적인 실시예에서, VSWR 보호 회로(1800)의 판정 회로(1606)는 추가 커패시터(1902)뿐만 아니라 추가 패스게이트(1904 및 1906)로 보강되었다. 이들 추가 소자는, VSWR 이벤트가 검출된 후 유지된 전력이 제어된 방법으로 감소하는 것을 허용하여, 과응력 조건에 대한 추가 여유를 제공한다. VSWR 이벤트가 검출되기 전, 패스게이트(1906)는 단락되어, 커패시터(1902)를 접지로 방전한다. 이때, 패스게이트(1904)는 개방되어, 커패시터(1702) 상의 전압이 Vramp를 추적하게 된다. 이벤트의 검출시, 패스게이트(1710 및 1906)가 개방되는 동안, 패스게이트(1904)는 닫힌다. 이는, 커패시터(1902)를 커패시터(1702)와 병렬로 연결하여, 커패시터(1702)에서 전하 일부가 커패시터(1902)에 전송되도록 함으로써, 요구된 전력 증폭기 출력 레벨을 제어하는 커패시터(1702) 상의 전압을 감소시킨다. 이는, 커패시터(1702 및 1902)의 상대 크기에 의해 결정되는 양만큼 검출 비교기(1706 및 1708)가 트리거 온되는 전력 레벨보다 낮은 전력 레벨을 유지하는 효과를 갖는다. 비교기(1706 및 1708)의 히스테리시스는, 상기 전력 레벨의 감소가 비교기(1706 및 1708)의 출력 상태의 변화를 일으키지 않거나, 완화 발진이 일어날 수도 있도록 충분히 커야 한다. 이와 같이, 판정 회로(1900)는, VSWR 이벤트 동안 전력 증폭기의 출력 전력을 백 오프할 수 있고, VSWR에 관련된 문제에 대한 추가 보호를 제공할 수 있다.
도 20은 본 발명의 예시적인 실시예에 따른 dc 전류 검출을 수반한 전력 증폭기 전력 제어 액츄에이션 회로(2000)의 도면이다. 전력 제어 액츄에이션 회로(2000)는 캐스코드 트랜지스터(2060)를 갖는 패스 트랜지스터(2020), 캐스코드 트랜지스터(2004)를 갖는 센스 트랜지스터(2002), 다이오드-접속된 트랜지스터(2040), op-amp(2006), 및 전류 미러 트랜지스터(2008 및 2010)를 포함한다. 패스 트랜지스터(2020)는, 전력 증폭기 또는 DAT(100)의 증폭 실체 또는 다른 적당한 증폭 실체와 같은, 전력 증폭기의 하위 구성 요소에 인가된 전류를, 그 게이트 전압의 변화에 의해, 제어할 수 있다. 선택적인 캐스코드 트랜지스터(2060)는 전원 전압의 과변화와 같은 제어 정확도를 향상시키는데 또는 브레이크다운 전압을 향상시키는데 이용될 수 있다. 스케일링 지수를 제외하고는 패스 트랜지스터(2020)와 동일한 트랜지스터일 수 있는, 선택적인 다이오드-접속된 트랜지스터(2040)는, 전류로서 전달된 입력 신호와 전력 증폭기 내로 패스 트랜지스터에 의해 전도된 전류 간의 선형성을 증가시키는데 이용될 수 있다. 다른 방법으로는, 패스 트랜지스터(2020)의 게이트 신호는 직접 또는 다른 회로를 통하여 제어될 수 있다.
선택적인 스케일링 배수를 제외하고는 각각 트랜지스터(2020 및 2060)와 동일할 수 있는, 센스 트랜지스터(2002 및 2004)는, 그 참조번호 2002 및 2004의 게이트, 소스, 및 드레인 전압이 각각 참조번호 2020과 2060과 같게 유지되도록 구성된다. 게이트 전압은 이들을 직접 연결함으로써 같게 만들 수 있다. 참조번호 2060 및 2004의 드레인 전압은, 트랜지스터(2002 및 2004)를 통하여 전도되는 트랜지스터(2008) 내의 전류를 제어하는 op-amp(2006)를 이용함으로써 같게 만들 수 있다. 스케일링 지수를 제외하고는, 트랜지스터(2020 및 2060)를 트랜지스터(2002 및 2004)와 동일하게 만듦으로써, 그 드레인 상의 전압은 그 전류를 스케일링 지수의 비율로 만듦으로써 같게 된다. 그 다음에, op-amp(2006)는, 트랜지스터(2060 및 2004)의 드레인 간의 전압차를 측정하고, 트랜지스터(2002, 2004, 및 2008)를 통하는 전류를 계속 조절하여 전압차를 줄인다. 선택적인 캐스코드 트랜지스터(2060 및 2004)를 이용하지 않는 경우, 대신, 트랜지스터(2020 및 2002)의 드레인에 op-amp(2006)를 연결할 수 있다.
제2 선택적인 스케일링 배수를 제외하고는, 트랜지스터(2008 및 2010)를 서로 동일하게 만듦으로써, 그 전류를 같게 할 수 있다. 또한, 예를 들어, 추가 캐스코드 장치를 이들 트랜지스터에 추가함으로써, 또는 추가 피드백을 이용하여 그 드레인 전압이 서로 같아지도록 조절함으로써, 트랜지스터(2008 및 2010)에서 전류 간 관계의 정확도를 더 향상시킬 수 있다. 이들 회로를 이용함으로써, 트랜지스터(2010)가 얻은 전류는, 전력 제어 구동기가 전력 증폭기 회로에 제공하고 있는 전류의 정확한 배수일 수 있다.
상기 센스 전류는 도 16 내지 도 19에 도시된 것과 같은 VSWR 보호 회로를 위한 표시로서 이용될 수 있다. 다른 방법으로는, 또는 이에 더하여, 센스 전류는 비정밀 센서(1504)와 같은 전력 제어 루프를 위한, 또는 상기 센서를 제1 전력 센서로서 이용할 수도 있는 응용을 포함한 다른 루프를 위한 전력 센서로서 이용될 수 있다. 따라서, 상기 전류 센싱 방법은, 전원 전력을 소비하여 전력 증폭기의 효율을 감소시킬 수 있는, 전력 증폭기의 dc 전원 전류 경로와 직렬로 삽입된 센스 저항과 같은 추가 구성 요소에 대한 필요 없이 전류 레벨을 검출할 수 있기 때문에, 다른 방법보다 이점을 제시할 수 있다. 도 20에 도시된 구현은 PMOS 트랜지스터를 이용하지만, NMOS 패스 트랜지스터 장치 또는 다른 적당한 장치와 같은 다른 적당한 트랜지스터 타입을 이용할 수도 있다.
이상, 본 발명의 시스템 및 방법의 예시적인 실시예를 상세히 설명하였지만, 당해 기술분야의 당업자는, 첨부된 청구항의 범위 및 사상으로부터 벗어나지 않고 본 발명의 시스템 및 방법에 대하여 여러 치환 및 수정을 할 수 있음도 알 수 있다.

Claims (13)

  1. 반도체 기판상의 분산형 액티브 트랜스포머(distributed active transformer)로서,
    외부 1차 코일(primary);
    상기 외부 1차 코일에 인접하여 배치된 2차 코일(secondary);
    상기 외부 1차 코일 및 상기 2차 코일에 인접하여 배치된 내부 1차 코일;
    복수의 위치에서 상기 외부 1차 코일과 연결된 복수의 제1 증폭기;
    복수의 위치에서 상기 내부 1차 코일과 연결된 복수의 제2 증폭기 - 상기 제2 증폭기 각각은 상기 복수의 제1 증폭기 중 하나와 연결되고 맞은편에 배치됨 - ; 및
    상기 제1 증폭기들 중 하나와 고전압원 사이에 또는 상기 제2 증폭기들 중 하나와 전압 접지 사이에 각각 연결되는 복수의 전력 제어 액츄에이션 회로
    를 포함하는 분산형 액티브 트랜스포머.
  2. 제1항에 있어서,
    상기 복수의 전력 제어 액츄에이션 회로 각각은 상기 제1 증폭기들 중 하나와 전압원 사이에 연결되는, 분산형 액티브 트랜스포머.
  3. 제1항에 있어서,
    상기 복수의 전력 제어 액츄에이션 회로 각각은 상기 제2 증폭기들 중 하나와 공통 전압 사이에 연결되는, 분산형 액티브 트랜스포머.
  4. 제1항에 있어서,
    상기 복수의 전력 제어 액츄에이션 회로 각각은 상기 제1 증폭기들 중 하나와 상기 제2 증폭기들 중 하나 사이에 연결되고, 상기 제1 증폭기들 각각은 상기 전력 제어 액츄에이션 회로들 중 하나를 통하여 상기 제2 증폭기 중 하나와 연결되는, 분산형 액티브 트랜스포머.
  5. 제1항에 있어서,
    상기 복수의 전력 제어 액츄에이션 회로 각각은 상기 제1 증폭기들 중 하나와 상기 제2 증폭기들 중 하나 사이에서 상기 외부 1차 코일 및 상기 내부 1차 코일과 연결되고, 상기 제1 증폭기들 각각은 상기 전력 제어 액츄에이션 회로들 중 하나를 통하여 상기 제2 증폭기들 중 하나와 연결되는, 분산형 액티브 트랜스포머.
  6. 제1항에 있어서,
    상기 제1 증폭기들 중 하나와 전압원 사이에 연결된 복수의 제2 전력 제어 액츄에이션 회로를 더 포함하고,
    상기 복수의 전력 제어 액츄에이션 회로 각각은 상기 제2 증폭기들 중 하나와 공통 전압 사이에 연결되는, 분산형 액티브 트랜스포머.
  7. 제1항에 있어서,
    상기 복수의 제1 증폭기는 상기 외부 1차 코일의 두 개의 슬랩(slab) 인덕터들 사이에서 상기 외부 1차 코일과 각각 연결되고, 상기 복수의 제2 증폭기는 상기 내부 1차 코일의 두 개의 슬랩 인덕터 사이에서 상기 내부 1차 코일과 각각 연결되고,
    상기 복수의 전력 제어 액츄에이션 회로는,
    상기 외부 1차 코일과 전압원 사이에 연결된 복수의 제1 전력 제어 액츄에이션 회로; 및
    상기 내부 1차 코일과 상기 복수의 제1 증폭기 사이에 연결된 복수의 제2 전력 제어 액츄에이션 회로를 더 포함하는, 분산형 액티브 트랜스포머.
  8. 제1항에 있어서,
    상기 전력 제어 액츄에이션 회로들 중 하나 이상은,
    상기 전력 제어 액츄에이션 회로와 결합된 상기 증폭기의 출력과 연결된 입력 및 출력을 갖는 제1 센서;
    상기 전력 제어 액츄에이션 회로와 결합된 상기 증폭기의 출력과 연결된 입력 및 출력을 갖는 제2 센서;
    상기 제1 센서 및 상기 제2 센서의 출력들에 연결된 판정 회로 - 상기 판정회로는 제어 신호에 기초하여 상기 출력들 중 하나를 선택하고, 상기 판정 회로의 출력에 상기 선택된 출력을 제공함 -; 및
    상기 판정 회로의 상기 출력과 기준 신호 간의 차이에 기초하여 상기 전력 제어 액츄에이션 회로에 대한 제어 신호를 생성하는 에러 증폭기를 더 포함하는, 분산형 액티브 트랜스포머.
  9. 반도체 기판 상의 분산형 액티브 트랜스포머로서,
    1차 코일;
    상기 1차 코일에 인접하여 배치된 2차 코일;
    복수의 위치에서 상기 1차 코일과 연결된 복수의 증폭기;
    상기 제1 증폭기들 중 하나와 고압 소스 간에 또는 상기 제2 증폭기들 중 하나와 고압 접지 간에 각각 연결되는 복수의 전력 제어 액츄에이션 회로; 및
    상기 증폭기들 중 하나에 연결된 VSWR(voltage standing wave ratio) 검출기
    를 포함하는 분산형 액티브 트랜스포머.
  10. 제9항에 있어서,
    상기 VSWR 검출기는,
    출력을 생성하는 전력 증폭기 과전압 표시 회로;
    출력을 생성하는 전력 증폭기 과전류 표시 회로;
    상기 전력 증폭기 과전압 표시 회로의 출력 및 상기 전력 증폭기 과전류 표시 회로의 출력을 수신하고, 상기 전력 증폭기 과전압 표시 회로의 출력 및 상기 전력 증폭기 과전류 표시 회로의 출력에 기초하여 출력을 생성하는 판정 회로; 및
    상기 판정 회로의 출력을 수신하고, 상기 전력 증폭기의 전력 레벨을 조절하는 하나 이상의 전력 제어 액츄에이션 회로를 포함하는, 분산형 액티브 트랜스포머.
  11. 제10항에 있어서,
    상기 VSWR 검출기는,
    미리 결정된 전력 램프-업(ramp-up) 신호를 추적하는 램프(ramp) 신호를 더 포함하고,
    상기 판정 회로는 상기 램프 신호를 수신하고, 상기 전력 증폭기 과전압 표시 회로의 출력 및 상기 전력 증폭기 과전류 표시 회로의 출력에 기초하여 상기 램프 신호를 전달하는, 분산형 액티브 트랜스포머.
  12. 제10항에 있어서,
    상기 VSWR 검출기는,
    미리 결정된 전력 램프-업(ramp-up) 신호를 추적하는 램프 신호;
    전력 증폭기의 출력을 수신하고 피크 검출 신호를 생성하는 피크 검출 회로; 및
    상기 램프 신호 및 피크 검출 신호를 수신하고 상기 판정 회로의 출력을 생성하는 에러 증폭기를 더 포함하는, 분산형 액티브 트랜스포머.
  13. 제10항에 있어서,
    상기 VSWR 검출기는,
    미리 결정된 전력 램프-업 신호를 추적하는 램프 신호를 더 포함하고,
    상기 판정 회로는 상기 램프 신호를 수신하고, 상기 전력 증폭기 과전압 표시 회로의 출력과 상기 전력 증폭기 과전류 표시 회로의 출력에 기초하여 상기 램프 신호를 차단하는, 분산형 액티브 트랜스포머.
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