KR20110025472A - Semiconductor and metal contact manufacturing method of the same - Google Patents

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Abstract

PURPOSE: A semiconductor device and a metal contact forming method thereof are provided to improve the process margin of the contact by reducing the aspect ratio of the metal contact. CONSTITUTION: A first bit line pattern(120) is formed on the peripheral circuit region on the same plane with the bit line of the cell area. A second bit line pattern(150) is formed on the top of the first bit line pattern and is connected to the metal contact. An inter-layer insulating film(130) is formed between the first bit line pattern and the second bit line pattern.

Description

반도체 소자 및 그 메탈 콘택 형성 방법{Semiconductor and metal contact manufacturing method of the same}Semiconductor device and metal contact manufacturing method of the same

본 발명은 반도체 소자의 콘택 형성 방법에 관한 것으로서, 보다 상세하게는 셀 영역의 비트라인과 주변회로영역의 비트라인 사이에 단차를 주어 메탈 콘택의 종횡비를 감소시킴으로써 콘택 형성을 위한 공정 마진을 확보할 수 있도록 해주는 반도체 소자 및 그 메탈 콘택 형성 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for forming a contact in a semiconductor device, and more particularly, by providing a step between a bit line of a cell region and a bit line of a peripheral circuit region to reduce the aspect ratio of a metal contact to secure a process margin for forming a contact. The present invention relates to a semiconductor device and a method for forming a metal contact thereof.

메모리 소자의 고집적화, 소형화 및 고속화에 따라 캐패시터가 차지하는 면적이 감소하고 있는데, 반도체 소자가 고집적화 및 소형화되더라도 반도체 소자를 구동시키기 위한 캐패시터의 정전 용량은 최소한 확보되어야한다.The area occupied by the capacitor is decreasing with high integration, miniaturization and high speed of the memory device. Even if the semiconductor device is highly integrated and miniaturized, the capacitance of the capacitor for driving the semiconductor device should be at least secured.

최근에는 반도체소자의 크기가 nm급 극미세소자까지 작아짐에 따라 소자의 개발공정에서 캐패시터의 용량 확보를 위해 캐패시터의 높이가 점차 높아지고 있는 추세이다. 그런데 이처럼 캐패시터의 높이가 높아지면 주변회로영역에서 캐패시터의 상부전극과 비트라인을 연결시키기 위한 메탈 콘택(Metal contact)의 단차도 함께 높아지게 되므로 높은 종횡비(aspect ratio)로 인해 메탈 콘택을 형성하는 것이 점차 어려워지고 있다. 더욱이, 집적도가 높아질수록 콘택홀이나 비아의 직경이 작아지게 되므로 메탈 콘택을 형성하는 것이 더욱 어려워지고 있다.Recently, as the size of a semiconductor device is reduced to an ultra-fine nano device, the height of a capacitor is gradually increasing to secure the capacity of a capacitor in a device development process. However, as the height of the capacitor increases, the step of the metal contact for connecting the upper electrode of the capacitor and the bit line also increases in the peripheral circuit area, so that the metal contact is gradually formed due to the high aspect ratio. It's getting harder. Furthermore, as the degree of integration increases, the diameter of the contact holes or vias decreases, making it more difficult to form metal contacts.

도 1a 내지 도 1d는 종래 기술에 따른 반도체소자의 메탈 콘택 형성 방법을 도시한 공정 단면도들이다.1A to 1D are cross-sectional views illustrating a method for forming a metal contact of a semiconductor device according to the prior art.

도 1a을 참조하면, 셀영역 및 주변회로영역이 정의되며 트랜지스터와 같은 하부 구조가 형성된 반도체 기판(11) 상부에 층간 절연막(12)이 형성되고, 층간 절연막(12)을 관통하여 반도체 기판(11)과 연결되는 비트라인(13)이 형성된다. 이때, 비트라인(13)은 동일한 공정을 통해 셀영역과 주변회로영역에 동시에 형성된다.Referring to FIG. 1A, an interlayer insulating layer 12 is formed on a semiconductor substrate 11 on which a cell region and a peripheral circuit region are defined and a lower structure such as a transistor is formed, and penetrates the interlayer insulating layer 12 to form a semiconductor substrate 11. ) And a bit line 13 is formed. At this time, the bit line 13 is simultaneously formed in the cell region and the peripheral circuit region through the same process.

다음에, 비트라인(13) 상부에 층간 절연막(14)을 형성한 후, 층간 절연막(12, 14)을 관통하는 스토리지노드 콘택(15)을 셀영역에만 형성한다.Next, after the interlayer insulating layer 14 is formed on the bit line 13, the storage node contacts 15 penetrating the interlayer insulating layers 12 and 14 are formed only in the cell region.

다음에, 스토리지노드 콘택(15)을 포함하는 층간 절연막(14) 상에 층간 절연막(16)을 형성한 후, 층간 절연막(16)을 식각하여 스토리지노드 콘택(15) 표면을 노출시키는 홀(도시 생략)을 셀영역에 형성한다.Next, after forming the interlayer insulating film 16 on the interlayer insulating film 14 including the storage node contact 15, the hole for exposing the surface of the storage node contact 15 by etching the interlayer insulating film 16. Is omitted).

이어서, 홀의 내부에 캐패시터의 하부전극(17)을 형성하고, 하부전극(17)을 포함한 전면에 유전막(18)을 증착한 후 유전막(18) 상에 상부전극용 도전막(19)을 증착한다.Subsequently, the lower electrode 17 of the capacitor is formed in the hole, and the dielectric film 18 is deposited on the entire surface including the lower electrode 17, and then the conductive film 19 for the upper electrode is deposited on the dielectric film 18. .

도 1b을 참조하면, 상부전극용 도전막(19) 상에 감광막을 도포하고 노광 및 현상 공정으로 감광막을 패터닝함으로써 주변회로영역을 오픈시키는 감광막 패턴(20)을 형성한다. 다음에, 감광막 패턴(20)을 식각배리어로 하여 주변회로영역에 형성된 상부전극용 도전막(19)과 유전막(18)을 식각하여 셀영역에만 유전 막(18a)과 상부전극(19a)을 잔류시키고 주변회로영역에서는 층간 절연막(16)이 오픈되도록 한다.Referring to FIG. 1B, a photosensitive film pattern 20 is formed on the upper electrode conductive film 19 by opening the peripheral circuit region by applying the photosensitive film and patterning the photosensitive film by an exposure and development process. Next, using the photoresist pattern 20 as an etching barrier, the upper electrode conductive film 19 and the dielectric film 18 formed in the peripheral circuit region are etched so that the dielectric film 18a and the upper electrode 19a remain only in the cell region. In the peripheral circuit region, the interlayer insulating layer 16 is opened.

도 1c를 참조하면, 감광막 패턴(20)을 제거한 후, 결과물 상부에 층간 절연막(21)을 증착한 후 이를 평탄화한다. 이어서, 층간 절연막(21) 상에 감광막을 다시 도포한 후 노광 및 현상 공정을 통해 콘택 영역을 정의하는 감광막 패턴(22)을 형성한다.Referring to FIG. 1C, after removing the photoresist pattern 20, the interlayer insulating layer 21 is deposited on the resultant and then planarized. Subsequently, the photoresist film is again coated on the interlayer insulating film 21, and then a photoresist pattern 22 defining a contact region is formed through an exposure and development process.

다음에, 감광막 패턴(22)을 식각배리어로 층간 절연막(21)을 식각하여 주변회로영역의 비트라인(13)을 노출시키는 콘택홀(23)을 형성한다. 여기서, 비트라인(13)을 노출시키는 콘택홀(23)은 층간 절연막들(21, 16, 14)을 순차적으로 한꺼번에 식각하여 형성한다.Next, the interlayer insulating film 21 is etched using the photoresist pattern 22 as an etching barrier to form a contact hole 23 exposing the bit line 13 of the peripheral circuit region. Here, the contact hole 23 exposing the bit line 13 is formed by sequentially etching the interlayer insulating layers 21, 16, and 14 at once.

도 1d를 참조하면, 감광막 패턴(22)을 제거한 후, 콘택홀(23)에 금속막을 증착한 후 에치백 또는 화학적기계적연마를 통해 콘택홀(23)에 매립되는 메탈 콘택(24)을 형성한다.Referring to FIG. 1D, after removing the photoresist pattern 22, a metal film is deposited in the contact hole 23, and then a metal contact 24 embedded in the contact hole 23 is formed through etch back or chemical mechanical polishing. .

그러나, 이러한 종래의 메탈 콘택 형성 방법은 캐패시터의 용량 확보를 위해 층간 절연막(16)의 높이를 증가시키는 경우, 주변회로영역에 형성되는 메탈 콘택(24)의 매립을 위한 콘택홀(23)의 크기는 작아지고 종횡비는 커짐으로써 식각공정에서 콘택홀(23)이 정상적으로 오픈되지 않는 문제가 발생할 수 있다.However, in the conventional metal contact forming method, when the height of the interlayer insulating layer 16 is increased to secure the capacity of the capacitor, the size of the contact hole 23 for embedding the metal contact 24 formed in the peripheral circuit region is increased. As the size becomes smaller and the aspect ratio becomes larger, a problem may occur in which the contact hole 23 is not normally opened in the etching process.

본 발명의 목적은 반도체 소자의 콘택 형성 방법을 개선하여 콘택 형성을 위한 공정 마진을 향상시키는데 있다.An object of the present invention is to improve the process formation method for contact formation of a semiconductor device to improve the process margin for contact formation.

본 발명의 일 실시예에 따른 반도체 소자는 셀 영역의 비트라인과 같은 평면상의 주변회로영역에 형성되는 제 1 비트라인 패턴 및 제 1 비트라인 패턴 상부에 형성되며 메탈 콘택과 연결되는 제 2 비트라인 패턴을 포함한다.In an embodiment, a semiconductor device may include a first bit line pattern formed in a peripheral circuit area on a plane such as a bit line of a cell region, and a second bit line formed over a first bit line pattern and connected to a metal contact. Contains a pattern.

이처럼, 본 발명에서는 주변회로영역의 비트라인을 적층 구조로 형성하여 셀 영역의 비트라인 보다 주변회로영역의 비트라인을 높게 형성함으로써 주변회로영역에서 비트라인과 연결되는 메탈 콘택의 깊이(종횡비)를 감소시켜주어 콘택의 공정 마진을 향상시켜준다.As described above, in the present invention, the bit line of the peripheral circuit region is formed in a stacked structure to form a bit line of the peripheral circuit region higher than the bit line of the cell region, thereby reducing the depth (aspect ratio) of the metal contact connected to the bit line in the peripheral circuit region. This reduces the process margin of the contact.

이러한 본 발명의 반도체 소자는 제 1 비트라인 패턴과 제 2 비트라인 패턴 사이에 형성되며 셀 영역과 주변회로영역 사이에 단차를 갖는 층간 절연막을 더 포함할 수 있다. 본 발명에서는 층간 절연막의 단차를 이용하여 메탈 콘택의 깊이(종횡비)를 더욱 감소시킬 수 있다.The semiconductor device of the present invention may further include an interlayer insulating layer formed between the first bit line pattern and the second bit line pattern and having a step between the cell region and the peripheral circuit region. In the present invention, the depth (aspect ratio) of the metal contact can be further reduced by using a step of the interlayer insulating film.

본 발명의 반도체 소자에서 제 1 비트라인 패턴은 셀 영역의 비트라인이 형성될 때 함께 형성되며, 주변회로영역의 게이트 영역에 형성될 수 있다.In the semiconductor device of the present invention, the first bit line pattern is formed together when the bit line of the cell region is formed and may be formed in the gate region of the peripheral circuit region.

그리고, 제 2 비트라인 패턴은 주변회로영역에서 제 1 비트라인 패턴과 같은 위치에 형성될 수 있다.The second bit line pattern may be formed at the same position as the first bit line pattern in the peripheral circuit area.

또한, 본 발명의 반도체 소자에서 제 1 및 제 2 비트라인 패턴은 배리어층, 금속막 및 하드마스크막의 적층 구조를 포함할 수 있다.In addition, in the semiconductor device of the present invention, the first and second bit line patterns may include a stacked structure of a barrier layer, a metal film, and a hard mask film.

본 발명의 일 실시예에 따른 반도체 소자의 메탈 콘택 형성 방법은 셀 영역 및 주변회로영역에 제 1 비트라인 패턴을 형성하는 제 1 단계, 셀 영역의 제 1 비트라인 패턴 사이에 스토리지노드 콘택을 형성하는 제 2 단계, 주변회로영역의 제 1 비트라인 패턴 상부에 제 2 비트라인 패턴을 형성하는 제 3 단계 및 제 2 비트라인 패턴과 연결되는 메탈 콘택을 형성하는 제 4 단계를 포함한다.In the method for forming a metal contact of a semiconductor device according to an embodiment of the present invention, a first step of forming a first bit line pattern in a cell region and a peripheral circuit region, and forming a storage node contact between the first bit line pattern of the cell region And a third step of forming a second bit line pattern on the first bit line pattern of the peripheral circuit region, and a fourth step of forming a metal contact connected to the second bit line pattern.

이때, 제 2 단계는 제 1 비트라인 패턴이 매립되도록 층간 절연막을 형성하는 단계, 셀 영역의 층간 절연막을 일정 깊이로 식각하여 셀 영역과 주변회로영역 사이에 단차를 형성하는 단계, 셀 영역의 층간 절연막을 선택식각하여 스토리지노드 콘택홀을 형성하는 단계 및 스토리지노드 콘택홀에 콘택 물질을 매립하는 단계를 포함할 수 있다. 이러한 제 2 단계는 스토리지노드 콘택홀 내측벽에 스토리지노드 콘택 스페이서를 형성하는 단계를 더 포함할 수 있다.At this time, the second step is to form an interlayer insulating film so that the first bit line pattern is embedded, forming a step between the cell region and the peripheral circuit region by etching the interlayer insulating film of the cell region to a certain depth, the interlayer of the cell region The method may include forming a storage node contact hole by selectively etching the insulating layer, and filling a contact material in the storage node contact hole. The second step may further include forming a storage node contact spacer on an inner wall of the storage node contact hole.

본 발명은 메탈 콘택을 형성하기 전에 셀 영역과 주변회로영역에 단차를 형성하여 메탈 콘택의 종횡비를 감소시켜줌으로써 콘택의 공정 마진을 향상시켜줄 수 있다.The present invention can improve the process margin of the contact by reducing the aspect ratio of the metal contact by forming a step in the cell region and the peripheral circuit region before forming the metal contact.

이하, 첨부된 도면들을 참조하여 본 발명의 바람직한 실시예를 보다 상세하게 설명한다.Hereinafter, with reference to the accompanying drawings will be described in detail a preferred embodiment of the present invention.

도 2a 내지 도 2d는 본 발명의 일실시예에 따른 메탈 콘택 형성 방법을 설명하기 위한 공정 단면도들이다.2A through 2D are cross-sectional views illustrating a method of forming a metal contact according to an embodiment of the present invention.

도 2a를 참조하면, 먼저 게이트(미도시) 및 랜딩플러그(미도시)의 하부 구조를 포함하는 반도체 기판(100) 상부에 비트라인 콘택(미도시)을 포함하는 층간 절연막(110)을 형성한 후 층간 절연막(110) 상부에 비트라인 형성물질을 증착한다. 비트라인 형성물질은 배리어층(미도시), 텅스텐막(미도시) 및 하드마스크막(미도시)이 적층된 구조로 이루어질 수 있다. 이때, 배리어층은 Ti/TiN이 100 ∼ 1000 Å 정도의 두께로 형성될 수 있으며, 텅스텐막은 300 ∼ 1000 Å 정도의 두께로 형성될 수 있다. 그리고 하드마스크막은 1000 ∼ 2500 Å 정도의 두께를 갖는 질화막 또는 1000 ∼ 2000 Å 정도의 두께를 갖는 a-Carbon으로 형성될 수 있다.Referring to FIG. 2A, an interlayer insulating layer 110 including bit line contacts (not shown) is first formed on a semiconductor substrate 100 including a lower structure of a gate (not shown) and a landing plug (not shown). Thereafter, a bit line forming material is deposited on the interlayer insulating layer 110. The bit line forming material may have a structure in which a barrier layer (not shown), a tungsten film (not shown), and a hard mask film (not shown) are stacked. In this case, the barrier layer may be formed to a thickness of about 100 ~ 1000 Ti Ti / TiN, the tungsten film may be formed to a thickness of about 300 ~ 1000 Å. The hard mask film may be formed of a nitride film having a thickness of about 1000 to 2500 mm 3 or a-Carbon having a thickness of about 1000 to 2000 mm 3.

다음에, 비트라인 형성물질 상부에 비트라인을 정의하는 감광막 패턴(미도시)을 형성한 후 그 감광막 패턴을 식각 마스크로 비트라인 형성물질을 순차적으로 선택식각 함으로써 배리어층 패턴(122), 텅스텐막 패턴(124) 및 하드마스크막 패턴(126)이 순차적으로 적층된 제 1 비트라인 패턴(120)이 형성된다. 이때 비트라인 패턴(120)을 형성하기 위한 식각 공정으로, 하드마스크막에 대한 식각 공정은 20 ∼ 70 mT의 압력하의 CF4/CHF3/O2/Ar 가스분위기에서 300 ∼ 1000 W의 파워를 적용하여 이루어질 수 있으며, 텅스텐막에 대한 식각 공정은 20 ∼ 70 mT의 압력하의 SF6/BCl3/N2/Cl2 가스 분위기에서 300 ∼ 1000 W의 파워를 적용하여 이루어질 수 있다. 이러한 제 1 비트라인 패턴(120)은 셀 영역 및 주변회로영역 모두에 형성된 다. Next, a photoresist pattern (not shown) defining a bit line is formed on the bit line forming material, and the barrier layer pattern 122 and the tungsten film are sequentially etched using the photoresist pattern as an etch mask. A first bit line pattern 120 in which the pattern 124 and the hard mask layer pattern 126 are sequentially stacked is formed. At this time, the etching process for forming the bit line pattern 120, the etching process for the hard mask film is 300 ~ 1000 W in a CF 4 / CHF 3 / O 2 / Ar gas atmosphere under a pressure of 20 ~ 70 mT. The etching process for the tungsten film may be performed by applying a power of 300 to 1000 W in an SF 6 / BCl 3 / N 2 / Cl 2 gas atmosphere under a pressure of 20 to 70 mT. The first bit line pattern 120 is formed in both the cell region and the peripheral circuit region.

다음에, 제 1 비트라인 패턴(120) 및 층간 절연막(110) 상부에 스페이서용 질화막(미도시)을 형성한 후 이를 에치백하여 제 1 비트라인 패턴(120)의 측벽에 비트라인 스페이서(128)를 형성한다. 이때 스페이서용 질화막은 50 ∼ 150 Å 정도의 두께로 형성된다.Next, a spacer nitride film (not shown) is formed on the first bit line pattern 120 and the interlayer insulating layer 110, and then etched back to form a bit line spacer 128 on sidewalls of the first bit line pattern 120. ). At this time, the nitride film for a spacer is formed in the thickness of about 50-150 GPa.

다음에 스페이서(128)가 형성된 제 1 비트라인 패턴(120)이 매립되도록 층간 절연막(110) 상부에 층간 절연막(130)을 형성한다. 이때, 층간 절연막(130)은 4000 ∼ 10000 Å 정도의 두께를 갖는 HDP (High Density Plasma) 산화막으로 형성될 수 있다.Next, an interlayer insulating layer 130 is formed on the interlayer insulating layer 110 so that the first bit line pattern 120 having the spacer 128 is buried. In this case, the interlayer insulating layer 130 may be formed of an HDP (High Density Plasma) oxide film having a thickness of about 4000 to 10,000 μm.

이어서, 제 1 비트라인 패턴(120)의 상부에 1000 ∼ 3000 Å 정도 높이의 층간 절연막(130)이 남겨지도록 층간 절연막(130)을 평탄화식각(CMP)한다.Subsequently, the interlayer insulating layer 130 is planarized (CMP) so that the interlayer insulating layer 130 having a height of about 1000 to 3000 m is left on the first bit line pattern 120.

도 2b를 참조하면, 도 2a의 결과물 상에 감광막(미도시)을 형성한 후 이를 노광 및 현상으로 패터닝하여 셀 영역을 오픈시키는 셀 오픈 마스크(미도시)를 형성한다.Referring to FIG. 2B, a photoresist film (not shown) is formed on the resultant of FIG. 2A, and then patterned by exposure and development to form a cell open mask (not shown) that opens the cell region.

다음에, 셀 오픈 마스크를 이용하여 제 1 비트라인 패턴(120)의 하드마스크막 패턴(126)이 노출될 때까지 셀 영역의 층간 절연막(130)을 선택식각한 후 감광막 패턴을 제거한다.Next, the interlayer insulating layer 130 of the cell region is selectively etched using the cell open mask until the hard mask layer pattern 126 of the first bit line pattern 120 is exposed, and then the photoresist layer pattern is removed.

도 2c를 참조하면, 도 2b의 결과물 상에 감광막(미도시)을 형성한 후 이를 노광 및 현상으로 패터닝하여 셀 영역에서 스토리지노드 콘택 영역을 정의하는 스토리지노드 콘택 마스크(미도시)를 형성한다. 이때, 스토리지노드 콘택 마스크는 라인 타입으로 형성될 수 있다.Referring to FIG. 2C, a photoresist film (not shown) is formed on the resultant of FIG. 2B, and then patterned by exposure and development to form a storage node contact mask (not shown) defining a storage node contact region in the cell region. In this case, the storage node contact mask may be formed in a line type.

다음에, 스토리지노드 콘택 마스크를 이용하여 반도체 기판(100)에 포함된 랜딩플러그가 노출될 때까지 셀 영역의 층간 절연막(130, 110) 및 반도체 기판(100)을 순차적으로 선택식각함으로써 스토리지노드 콘택홀(미도시)을 형성한 후 스토리지노드 콘택 마스크를 제거한다. 이때, 스토리지노드 콘택홀을 형성하기 위한 식각 공정은 15 ∼ 50 mT 압력의 C4F8/C5F8/C4F6/CH2F2/Ar/O2/Co/N2 가스 분위기에서 1000 ∼ 2000 W 정도의 파워를 적용하여 이루어질 수 있다.Next, using the storage node contact mask, the storage node contact is sequentially etched by sequentially etching the interlayer insulating layers 130 and 110 and the semiconductor substrate 100 in the cell region until the landing plug included in the semiconductor substrate 100 is exposed. After forming the hole (not shown), the storage node contact mask is removed. At this time, the etching process for forming the storage node contact hole is C 4 F 8 / C 5 F 8 / C 4 F 6 / CH 2 F 2 / Ar / O 2 / Co / N 2 gas atmosphere of 15 to 50 mT pressure It can be made by applying a power of about 1000 ~ 2000W.

다음에, 스토리지노드 콘택홀이 형성된 결과물에 대해 CVD 방법으로 LP(Low Pressure) 질화막(미도시)을 100 ∼ 300 Å 정도의 두께로 증착한 후 이를 식각하여 스토리지노드 콘택홀 내측벽에 스토리지노드 콘택 스페이서(미도시)를 형성한다. 이때, 스토리지노드 콘택 스페이서 형성을 위한 식각 공정은 10 ∼ 30 mT의 압력하의 CF4/CHF3/O2/Ar 가스 분위기에서 300 ∼ 1000 W의 파워로 이루어질 수 있다.Next, a LP (low pressure) nitride film (not shown) is deposited to a thickness of about 100 to 300 kPa with a CVD method on the resultant in which the storage node contact hole is formed, and then etched to form a storage node contact on the inner wall of the storage node contact hole. Spacers (not shown) are formed. In this case, the etching process for forming the storage node contact spacer may be performed with a power of 300 to 1000 W in a CF 4 / CHF 3 / O 2 / Ar gas atmosphere under a pressure of 10 to 30 mT.

다음에, 스토리지노드 콘택홀이 매립되도록 플러그 폴리(미도시)를 증착한 후 이를 에치백 및 평탄화 식각(CMP)함으로써 셀 영역에 전기적으로 분리된 스토리지노드 콘택(140)들을 형성한다.Next, a plug poly (not shown) is deposited to fill the storage node contact hole and then etched back and planarized etching (CMP) to form the electrically isolated storage node contacts 140 in the cell region.

도 2d를 참조하면, 주변회로영역의 층간 절연막(130) 상부에 제 1 비트라인 패턴(120)의 형성 방법과 같은 방법으로 제 2 비트라인 패턴(150)이 형성된다.Referring to FIG. 2D, the second bit line pattern 150 is formed on the interlayer insulating layer 130 in the peripheral circuit region in the same manner as the method of forming the first bit line pattern 120.

즉, 주변회로영역만을 오픈시키는 페리 오프 마스크(미도시)를 이용하여 주 변회로영역의 층간 절연막(130) 상부에 비트라인 형성물질을 증착한 후 주변회로영역의 비트라인 영역을 정의하는 마스크를 이용하여 비트라인 형성물질을 패터닝함으로써, 배리어층 패턴(152), 텅스텐막 패턴(154) 및 하드마스크막 패턴(156)이 순차적으로 적층된 제 2 비트라인 패턴(150)이 주변회로영역에 형성된다.That is, a bit line forming material is deposited on the interlayer insulating layer 130 of the peripheral circuit region using a ferry off mask (not shown) that opens only the peripheral circuit region, and then a mask defining the bit line region of the peripheral circuit region is formed. By patterning the bit line forming material using the second bit line pattern 150, a second bit line pattern 150 in which the barrier layer pattern 152, the tungsten film pattern 154, and the hard mask film pattern 156 are sequentially stacked is formed in the peripheral circuit region. do.

그리고 종래와 같은 방법으로 제 2 비트라인 패턴(150)의 텅스텐막(154)과 연결되는 메탈 콘택(160)이 형성된다.The metal contact 160 connected to the tungsten film 154 of the second bit line pattern 150 is formed in the same manner as the conventional method.

따라서, 주변회로영역에는 셀 영역의 비트라인 패턴이 형성될 때 함께 형성된 제 1 비트라인 패턴(120) 상부에 그 제 1 비트라인 패턴(120)과 같은 구조의 제 2 비트라인 패턴(150)이 적층되게 형성된다. 이때, 주변회로영역에서는 제 2 비트라인 패턴(150)이 비트라인으로서의 역할을 수행한다.Therefore, in the peripheral circuit region, the second bit line pattern 150 having the same structure as the first bit line pattern 120 is formed on the first bit line pattern 120 formed when the bit line pattern of the cell region is formed. It is formed to be stacked. In this case, the second bit line pattern 150 serves as a bit line in the peripheral circuit area.

이처럼 본 발명은 주변회로영역의 비트라인을 셀 영역의 비트라인 보다 높은 위치에 형성하여 셀 영역의 비트라인과 주변회로영역의 비트라인 간에 단차를 형성함으로써 주변회로영역에 형성되는 메탈 콘택(160)의 종횡비를 감소시켜 콘택 마진을 향상시켜줄 수 있다. 더욱이 층간 절연막(130)의 단차를 이용하여 메탈 콘택(160)의 종횡비를 더욱 감소시킬 수 있다. 따라서, 메탈 콘택(160)의 종횡비 감소량은 비트라인 패턴(120, 150) 및 층간 절연막(130)의 높이에 따라 달라질 수 있다. 도 2d에 도시된 화살표는 본 발명을 사용함으로써 종래에 비해 감소시킬 수 있는 메탈 콘택의 길이를 나타낸다.As such, the present invention forms the bit line of the peripheral circuit region at a higher position than the bit line of the cell region, thereby forming a step between the bit line of the cell region and the bit line of the peripheral circuit region. It is possible to improve the contact margin by reducing the aspect ratio of. In addition, the aspect ratio of the metal contact 160 may be further reduced by using a step of the interlayer insulating layer 130. Therefore, the reduction in aspect ratio of the metal contact 160 may vary depending on the height of the bit line patterns 120 and 150 and the interlayer insulating layer 130. The arrows shown in FIG. 2D indicate the length of the metal contacts that can be reduced compared to the prior art by using the present invention.

상술한 본 발명의 실시 예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가 능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.Embodiment of the present invention described above for the purpose of illustration, those skilled in the art will be possible to various modifications, changes, substitutions and additions through the spirit and scope of the appended claims, such modifications and modifications are as follows It should be regarded as belonging to the claims.

예컨대, 상술한 실시예에서는 제 2 비트라인 패턴이 주변회로영역에 형성된 제 1 비트라인 패턴과 동일한 위치에 형성되는 경우를 설명하였으나 그 위치가 서로 다르게 형성될 수도 있다. 이러한 경우, 주변회로영역에 형성된 제 1 비트라인 패턴은 게이트 영역에 형성되어 게이트 전극으로 사용되고 제 2 비트라인 패턴은 비트라인 영역에 형성되어 비트라인으로 사용될 수 있다. For example, in the above-described embodiment, the case in which the second bit line pattern is formed at the same position as the first bit line pattern formed in the peripheral circuit area has been described. In this case, the first bit line pattern formed in the peripheral circuit region may be formed in the gate region and used as the gate electrode, and the second bit line pattern may be formed in the bit line region and used as the bit line.

도 1a 내지 도 1d는 종래 기술에 따른 반도체소자의 메탈 콘택 형성 방법을 도시한 공정 단면도들.1A to 1D are cross-sectional views illustrating a method for forming a metal contact of a semiconductor device according to the prior art.

도 2a 내지 도 2d는 본 발명의 일실시예에 따른 메탈 콘택 형성 방법을 설명하기 위한 공정 단면도들.2A to 2D are cross-sectional views illustrating a method of forming a metal contact according to an embodiment of the present invention.

Claims (9)

셀 영역의 비트라인과 같은 평면상의 주변회로영역에 형성되는 제 1 비트라인 패턴; 및A first bit line pattern formed in the peripheral circuit area on the same plane as the bit line of the cell area; And 상기 제 1 비트라인 패턴 상부에 형성되며 메탈 콘택과 연결되는 제 2 비트라인 패턴을 포함하는 반도체 소자.And a second bit line pattern formed on the first bit line pattern and connected to the metal contact. 제 1항에 있어서,The method of claim 1, 상기 제 1 비트라인 패턴과 상기 제 2 비트라인 패턴 사이에 형성되며 상기 셀 영역과 상기 주변회로영역 사이에 단차를 갖는 층간 절연막을 더 포함하는 것을 특징으로 하는 반도체 소자.And an interlayer insulating layer formed between the first bit line pattern and the second bit line pattern and having a step between the cell region and the peripheral circuit region. 제 1항 또는 제 2항에 있어서, 상기 제 1 비트라인 패턴은The method of claim 1 or 2, wherein the first bit line pattern is 상기 셀 영역의 비트라인이 형성될 때 함께 형성되는 것을 특징으로 하는 반도체 소자.And a bit line of the cell region is formed together. 제 1항 또는 제 2항에 있어서, 상기 제 2 비트라인 패턴은The method of claim 1 or 2, wherein the second bit line pattern is 상기 제 1 비트라인 패턴과 같은 위치에 형성되는 것을 특징으로 하는 반도체 소자.And at the same position as the first bit line pattern. 제 1항 또는 제 2항에 있어서, 상기 제 1 및 제 2 비트라인 패턴은The method of claim 1 or 2, wherein the first and second bit line patterns are 배리어층, 금속막 및 하드마스크막의 적층 구조를 포함하는 것을 특징으로 하는 반도체 소자.A semiconductor device comprising a laminated structure of a barrier layer, a metal film, and a hard mask film. 제 1항에 있어서, 상기 제 1 비트라인 패턴은The method of claim 1, wherein the first bit line pattern 주변회로영역의 게이트 영역에 형성되는 것을 특징으로 하는 반도체 소자.A semiconductor device, characterized in that formed in the gate region of the peripheral circuit region. 셀 영역 및 주변회로영역에 제 1 비트라인 패턴을 형성하는 제 1 단계;Forming a first bit line pattern in the cell region and the peripheral circuit region; 상기 셀 영역의 상기 제 1 비트라인 패턴 사이에 스토리지노드 콘택을 형성하는 제 2 단계;Forming a storage node contact between the first bit line pattern of the cell region; 상기 주변회로영역의 상기 제 1 비트라인 패턴 상부에 제 2 비트라인 패턴을 형성하는 제 3 단계; 및Forming a second bit line pattern on the first bit line pattern in the peripheral circuit region; And 상기 제 2 비트라인 패턴과 연결되는 메탈 콘택을 형성하는 제 4 단계를 포함하는 반도체 소자의 메탈 콘택 형성 방법.And forming a metal contact connected to the second bit line pattern. 제 7항에 있어서, 상기 제 2 단계는8. The method of claim 7, wherein the second step is 상기 제 1 비트라인 패턴이 매립되도록 층간 절연막을 형성하는 단계;Forming an interlayer insulating film to fill the first bit line pattern; 상기 셀 영역의 층간 절연막을 일정 깊이로 식각하여 상기 셀 영역과 상기 주변회로영역 사이에 단차를 형성하는 단계;Etching the interlayer insulating film of the cell region to a predetermined depth to form a step between the cell region and the peripheral circuit region; 상기 셀 영역의 층간 절연막을 선택식각하여 스토리지노드 콘택홀을 형성하 는 단계; 및Selectively etching the interlayer insulating layer in the cell region to form a storage node contact hole; And 상기 스토리지노드 콘택홀에 콘택 물질을 매립하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 메탈 콘택 형성 방법.And filling a contact material in the storage node contact hole. 제 8항에 있어서,The method of claim 8, 상기 스토리지노드 콘택홀 내측벽에 스토리지노드 콘택 스페이서를 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 메탈 콘택 형성 방법Forming a storage node contact spacer on an inner wall of the storage node contact hole;
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