KR20110014360A - Method for manufacturing semiconductor device - Google Patents

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KR20110014360A KR1020090071983A KR20090071983A KR20110014360A KR 20110014360 A KR20110014360 A KR 20110014360A KR 1020090071983 A KR1020090071983 A KR 1020090071983A KR 20090071983 A KR20090071983 A KR 20090071983A KR 20110014360 A KR20110014360 A KR 20110014360A
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Abstract

PURPOSE: A method for manufacturing a semiconductor device is provided to prevent a bunker due to the gap of a lower insulating film by forming a spacer preventing the generation of gap between an etch stop layer and the bottom electrode. CONSTITUTION: An oxide film pattern is formed on a semiconductor substrate(300) including a lower electrode contact plug(320). A spacer(365) is formed in the sidewall of the oxide film pattern. A first sacrificial dielectric film(385) and a support layer(390) are formed over a side including the spacer. The support layer and a first sacrificial insulating film are etched to form a lower electrode region. The bottom electrode(420) is formed in the lower electrode region.

Description

반도체 소자의 제조 방법{Method for Manufacturing Semiconductor Device}Method for Manufacturing Semiconductor Device {Method for Manufacturing Semiconductor Device}

본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히 딥 아웃 공정 시 하부 전극의 벙커(Bunker) 불량을 방지할 수 있는 반도체 소자의 제조 방법에 관련된 기술이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a semiconductor device, and more particularly, to a method for manufacturing a semiconductor device capable of preventing a bad bunker of a lower electrode during a dip out process.

최근 디램(DRAM)과 같은 반도체 소자의 경우, 집적도가 높아지면서 소자가 차지하는 면적은 줄어드는 반면에, 필요한 정전 용량은 유지 또는 증가하는 것이 요구되고 있다. 일반적으로 제한된 면적 내에서 충분한 셀 정전 용량을 확보하기 위한 방법의 예로는, 고유전 물질을 유전체막으로 사용하는 방법, 유전체막의 두께를 감소시키는 방법, 하부 전극의 유효 면적을 증가시키는 방법 등이 있다. 이 중에서 고유전 물질을 사용하는 방법은 신규 설비 도입과 유전체막의 신뢰성 및 양산성 검증의 필요성, 후속 공정의 저온화 등 물질적, 시간적 투자를 필요로 한다. 그에 따라, 기존에 사용하던 유전체막을 계속 사용할 수 있고 비교적 공정을 구현하기가 쉽다는 이유에서, 하부 전극의 유효 면적을 증가시키는 방법이 실제 공정에서 많이 이용되고 있다.Recently, in the case of a semiconductor device such as a DRAM, the area occupied by the device increases as the degree of integration decreases, while the required capacitance is required to be maintained or increased. In general, examples of a method for securing sufficient cell capacitance within a limited area include using a high dielectric material as the dielectric film, reducing the thickness of the dielectric film, and increasing the effective area of the lower electrode. . Among them, the method using high dielectric materials requires material and time investment such as introduction of new equipment, verification of reliability and mass production of dielectric film, and lowering of subsequent processes. Accordingly, a method of increasing the effective area of the lower electrode has been widely used in the actual process because the existing dielectric film can be used continuously and the process is relatively easy to implement.

하부 전극의 유효 면적을 증가시키는 방법으로는, 하부 전극을 실린 더(cylinder)형, 핀(fin)형 등으로 입체화하는 방법, 하부 전극에 HSG(Hemi Spherical Grain)를 성장시키는 방법, 하부 전극의 높이를 증가시키는 방법 등이 있다. 이 중에서 HSG를 성장시키는 방법은 하부 전극 간의 간격 CD(Critical Dimension)를 일정 수준 확보할 때에 장애가 되고, 간혹 HSG가 박리되어 하부 전극 간의 브릿지를 유발시키는 문제가 있으므로 디자인 룰(design rule) 0.14㎛ 이하의 반도체 소자에서는 적용하기가 어렵다. 이에 따라, 통상적으로 셀 정전 용량을 향상시키기 위해서 하부 전극을 입체화하고 그 높이를 증가시키는 방법이 채택되고 있는데, 그 중 널리 알려진 방법이 실린더(cylinder)형 또는 스택(stack)형으로 하부 전극을 형성하는 방법이다.As a method of increasing the effective area of the lower electrode, a method of three-dimensionally forming the lower electrode into a cylinder type, a fin type, etc., growing a HSG (Hemi Spherical Grain) on the lower electrode, There are ways to increase the height. Among them, the method of growing HSG is an obstacle when securing a certain level of CD (Critical Dimension) between the lower electrodes, and sometimes there is a problem that HSG is peeled off to cause a bridge between the lower electrodes, so the design rule 0.14 μm or less It is difficult to apply to the semiconductor device. Accordingly, in order to improve cell capacitance, a method of stereoscopically increasing the height of the lower electrode and increasing its height is adopted. Among the well-known methods, a lower electrode is formed in a cylinder type or a stack type. That's how.

상기 실린더형이나 스택형 전극은 전극의 외면 또는 외면과 내면을 모두 사용하는 구조로서, 전극 면적이 넓은 장점이 있다. 그러나 집적화된 OCS(One Cylinder Stack) 구조를 갖는 실린더형이나 스택형 전극은 소자의 동작에 필요한 일정량 이상의 정전 용량을 확보하기 위해서 하부 전극의 높이가 증가하고 있고, 그에 따라 형성된 하부 전극이 유전체 증착 전에 자주 쓰러지거나 부러지는 문제점이 있다. 뿐만 아니라, 딥 아웃 공정 시, 하부의 절연막들과 하부 전극 사이에 틈이 발생하여 하부의 절연막 내에 벙커(Bunker)가 발생하는 문제점이 있다.The cylindrical or stacked electrode is a structure using both the outer surface or the outer surface and the inner surface of the electrode, there is an advantage that a large electrode area. However, in the cylindrical or stacked electrode having an integrated one cylinder stack (OCS) structure, the height of the lower electrode is increased to secure a certain amount of capacitance required for the operation of the device, and thus the lower electrode is formed before the dielectric deposition. There is a problem that often falls or breaks. In addition, during the dip-out process, a gap is generated between the lower insulating layers and the lower electrode, thereby causing a bunker in the lower insulating layer.

도 1a 내지 도 1g는 종래 기술에 따른 반도체 소자의 제조 방법의 문제점을 도시한 단면도이다.1A to 1G are cross-sectional views illustrating a problem of a method of manufacturing a semiconductor device according to the prior art.

도 1a를 참조하면, 반도체 기판(100) 상부에 층간 절연막(110)을 형성하고, 층간 절연막(110)을 식각하여 하부 전극 콘택 플러그(120)를 형성한다. 이때, 하부 전극 플러그(120)는 상기 층간 절연막(110)을 식각한 후, 형성된 하부 전극 콘택 영역에 도전 물질을 매립하여 형성한다.Referring to FIG. 1A, an interlayer insulating layer 110 is formed on a semiconductor substrate 100, and the lower electrode contact plug 120 is formed by etching the interlayer insulating layer 110. In this case, the lower electrode plug 120 is formed by etching the interlayer insulating layer 110 and then filling a conductive material in the formed lower electrode contact region.

이후, 하부 전극 콘택 플러그(120)를 포함하는 전면에 버퍼 산화막(130) 및 식각 정지막(140)을 순차적으로 적층한다. Thereafter, the buffer oxide layer 130 and the etch stop layer 140 are sequentially stacked on the entire surface including the lower electrode contact plug 120.

이후, 식각 정지막(140) 상에 제1 희생 절연막(155)을 형성한다. 이때, 제 1 희생 절연막(155)은 PSG막(Phospho Silicate Glass, 150) 및 TEOS막(Tetraethylorthosilicate, 160)으로 적층된 구조이다. Thereafter, a first sacrificial insulating layer 155 is formed on the etch stop layer 140. In this case, the first sacrificial insulating layer 155 is formed by stacking a PSG film (Phospho Silicate Glass, 150) and a TEOS film (Tetraethylorthosilicate, 160).

다음에는, 제 1 희생 절연막(155) 상부에 지지층(170) 및 TEOS막(180)을 순차적으로 적층한다.Next, the support layer 170 and the TEOS film 180 are sequentially stacked on the first sacrificial insulating film 155.

도 1b를 참조하면, TEOS막(180) 상부에 감광막을 형성한 후, 하부 전극 영역 마스크를 이용한 노광 및 현상 공정으로 감광막 패턴(미도시)을 형성한다. 상기 감광막 패턴을 마스크로 하부 전극 콘택 플러그(120)이 노출될 때까지 TEOS막(180), 지지층(170), 제 1 희생 절연막(155), 식각 정지막(140) 및 버퍼 산화막(130)을 순차적으로 식각하여 하부 전극 영역(190)을 형성한다. 이후, TEOS막(180)은 제거한다.Referring to FIG. 1B, after the photoresist layer is formed on the TEOS layer 180, a photoresist pattern (not shown) is formed by an exposure and development process using a lower electrode region mask. The TEOS layer 180, the support layer 170, the first sacrificial insulating layer 155, the etch stop layer 140, and the buffer oxide layer 130 are exposed until the lower electrode contact plug 120 is exposed using the photoresist pattern as a mask. Etching is sequentially performed to form the lower electrode region 190. Thereafter, the TEOS film 180 is removed.

도 1c를 참조하면, 하부 전극 영역(190)을 포함한 전면에 하부 전극용 도전층(미도시)을 형성한다. 이후, 지지층(170)이 노출될 때까지 하부 전극용 도전층을 에치백(Etchback) 또는 건식 식각 공정을 실시한다. 여기서, 에치백 또는 건식 식각 공정은 지지층(170)의 표면이 드러날 때까지 실시함으로써 하부 전극용 도전층을 분리하여 복수의 하부 전극 콘택 플러그(120)와 각각 연결되는 복수의 하부 전 극(200)을 형성한다. 이러한 공정을 통상적으로 하부 전극(200) 분리 공정이라 한다.Referring to FIG. 1C, a conductive layer for a lower electrode (not shown) is formed on the entire surface including the lower electrode region 190. Thereafter, the conductive layer for the lower electrode is subjected to an etchback or dry etching process until the support layer 170 is exposed. Here, the etch back or dry etching process may be performed until the surface of the support layer 170 is exposed, thereby separating the lower electrode conductive layer and connecting the plurality of lower electrodes 200 to the lower electrode contact plugs 120, respectively. To form. This process is commonly referred to as a lower electrode 200 separation process.

도 1d 및 도 1e를 참조하면, 하부 전극용 도전층을 포함한 전면에 제 2 희생 절연막(210)을 증착한다. 이때, 제 2 희생 절연막(210)은 TEOS막으로 형성한다. 이후, 제 2 희생 절연막(210) 상에 감광막을 형성한 후, 지지층 마스크를 이용한 노광 및 현상 공정으로 감광막 패턴(미도시)을 형성한다. 이후, 감광막 패턴을 마스크로 상기 제 2 희생 절연막(210) 및 지지층(170)을 식각하여 지지 패턴(220)을 형성한다.1D and 1E, the second sacrificial insulating layer 210 is deposited on the entire surface including the lower electrode conductive layer. In this case, the second sacrificial insulating film 210 is formed of a TEOS film. Subsequently, after the photoresist layer is formed on the second sacrificial insulating layer 210, a photoresist pattern (not shown) is formed by an exposure and development process using a support layer mask. Subsequently, the second sacrificial insulating layer 210 and the support layer 170 are etched using the photoresist pattern as a mask to form the support pattern 220.

도 1f를 참조하면, 딥 아웃(Dip out) 공정을 이용하여 제 1 희생 절연막(155)을 제거한다. 이때, 제 1 희생 절연막(155)을 제거하고 난 후, 하부 전극은 실린더(cylinder) 형태 또는 필라(Pillar) 형태가 된다. 또한, 딥 아웃 공정은 습식 딥 아웃 공정으로 실시한다.Referring to FIG. 1F, the first sacrificial insulating layer 155 is removed using a dip out process. In this case, after removing the first sacrificial insulating layer 155, the lower electrode may be in the form of a cylinder or a pillar. In addition, a dip out process is performed by a wet dip out process.

여기서, 도 1g는 도 1f의 A 영역을 확대한 것으로서, 딥 아웃 공정 시, 하부의 식각 정지막(140) 및 버퍼 산화막(130)과 하부 전극(200) 사이에 틈이 발생하여 하부의 절연막 내에 벙커(Bunker, 210)가 발생하는 문제점이 있다.Here, FIG. 1G is an enlarged view of region A of FIG. 1F, and a gap is formed between the lower etch stop layer 140, the buffer oxide layer 130, and the lower electrode 200 during the dip-out process. There is a problem that the bunker (Bunker, 210) occurs.

전술한 종래의 문제점을 해결하기 위하여, 본 발명은 하부 전극 형성 후, 딥 아웃 공정 시, 하부의 식각 정지막과 상기 하부 전극 사이에 틈이 발생하지 않도록 스페이서(spacer)를 형성함으로써 식각 정지막과 버퍼 절연막으로 구성된 하부 막들과 하부 전극 사이에 틈이 생겨 발생하는 벙커(Bunker)를 방지할 수 있는 반도체 소자의 제조 방법을 제공한다.In order to solve the above-mentioned conventional problems, the present invention provides a etch stop layer by forming a spacer so that a gap does not occur between the etch stop layer and the bottom electrode during the dip-out process after forming the bottom electrode. Provided is a method of manufacturing a semiconductor device capable of preventing bunkers caused by gaps between lower films formed of a buffer insulating film and lower electrodes.

본 발명은 하부 전극 콘택 플러그를 포함하는 반도체 기판상에 측벽 스페이서 형성을 위한 산화막 패턴을 형성하는 단계, 상기 산화막 패턴의 측벽에 스페이서를 형성하는 단계, 상기 스페이서를 포함한 전면에 제1 희생 절연막 및 지지층을 형성하는 단계, 상기 지지층 및 제1 희생 절연막을 식각하여 하부 전극 영역을 형성하는 단계 및 상기 하부 전극 영역에 하부 전극을 형성하는 단계를 포함하는 반도체 소자의 제조 방법을 제공한다.The present invention provides a method of forming an oxide layer pattern for forming sidewall spacers on a semiconductor substrate including a lower electrode contact plug, forming a spacer on sidewalls of the oxide layer pattern, and a first sacrificial insulating layer and a support layer on the entire surface including the spacers. Forming a lower electrode region by etching the support layer and the first sacrificial insulating layer; and forming a lower electrode on the lower electrode region.

바람직하게는, 상기 반도체 기판과 상기 산화막 패턴 사이에 버퍼 산화막 및 식각 정지막을 형성하는 단계를 포함한다.The method may include forming a buffer oxide layer and an etch stop layer between the semiconductor substrate and the oxide pattern.

바람직하게는, 상기 측벽 스페이서는 질화막(Nitride)으로 형성하는 것을 특징으로 한다.Preferably, the sidewall spacers are formed of a nitride film.

바람직하게는, 상기 스페이서를 형성하는 단계 후, 상기 산화막 패턴을 제거하는 단계를 더 포함한다.Preferably, the method may further include removing the oxide pattern after forming the spacer.

바람직하게는, 상기 제1 희생 절연막은 PSG막 및 TEOS막을 포함한다.Preferably, the first sacrificial insulating film includes a PSG film and a TEOS film.

바람직하게는, 상기 지지층 상에 TEOS막을 형성하는 단계를 더 포함한다.Preferably, the method further includes forming a TEOS film on the support layer.

바람직하게는, 상기 하부 전극 영역에 하부 전극을 형성하는 단계는 상기 하부 전극 영역에 하부 전극용 도전층을 형성하는 단계 및 상기 지지층이 노출될 때까지 상기 하부 전극용 도전층을 식각하는 단계를 포함한다.Preferably, forming the lower electrode in the lower electrode region includes forming a conductive layer for the lower electrode in the lower electrode region and etching the conductive layer for the lower electrode until the support layer is exposed. do.

바람직하게는, 상기 도전층은 Ti/TiN으로 형성하는 것을 특징으로 한다.Preferably, the conductive layer is formed of Ti / TiN.

바람직하게는, 상기 하부 전극을 형성하는 단계 후, 상기 하부 전극을 포함한 전면에 제2 희생 절연막을 형성하는 단계 및 상기 제 2 희생 절연막 및 상기 지지층을 식각하여 지지층 패턴을 형성하는 단계를 더 포함한다.Preferably, after the forming of the lower electrode, the method further includes forming a second sacrificial insulating film on the entire surface including the lower electrode and etching the second sacrificial insulating film and the support layer to form a support layer pattern. .

바람직하게는, 상기 지지층 패턴을 형성한 후, 딥 아웃 공정을 실시하여 제 1 희생 절연막을 제거하는 단계를 더 포함한다.Preferably, the method further includes removing the first sacrificial insulating layer by performing a dip out process after forming the support layer pattern.

본 발명은 하부 전극 형성 후, 딥 아웃 공정 시, 하부의 식각 정지막과 상기 하부 전극 사이에 틈이 발생하지 않도록 스페이서(spacer)를 형성함으로써 식각 정지막과 버퍼 절연막으로 구성된 하부 막들과 하부 전극 사이에 틈이 생겨 발생하는 벙커(Bunker)를 방지할 수 있는 장점을 가진다.The present invention forms a spacer so that a gap does not occur between the lower etch stop layer and the lower electrode during the dip-out process after forming the lower electrode, thereby forming a gap between the lower layers formed of the etch stop layer and the buffer insulating layer and the lower electrode. It has an advantage of preventing bunkers caused by gaps in the body.

이하, 첨부한 도면을 참조하여 본 발명의 실시 예에 상세히 설명하고자 한다.Hereinafter, exemplary embodiments will be described in detail with reference to the accompanying drawings.

도 2a 내지 도 2l은 본 발명에 따른 반도체 소자의 제조 방법을 도시한 단면 도들이다.2A through 2L are cross-sectional views illustrating a method of manufacturing a semiconductor device in accordance with the present invention.

도 2a를 참조하면, 반도체 기판(300) 상부에 층간 절연막(310)을 형성하고, 층간 절연막(310)을 식각하여 하부 전극 콘택 플러그(320)를 형성한다. 이때, 하부 전극 플러그(320)는 층간 절연막(310)을 식각한 후, 형성된 하부 전극 콘택 영역(미도시)에 도전 물질을 매립하여 형성한다.Referring to FIG. 2A, the interlayer insulating layer 310 is formed on the semiconductor substrate 300, and the lower electrode contact plug 320 is formed by etching the interlayer insulating layer 310. In this case, the lower electrode plug 320 is formed by etching the interlayer insulating layer 310 and then filling a conductive material in the formed lower electrode contact region (not shown).

다음에는, 하부 전극 콘택 플러그(320)를 포함하는 전면에 버퍼(Buffer) 산화막(330) 및 식각 정지막(340)을 순차적으로 적층한다. 여기서, 식각 정지막(340)은 질화막(Nitride)이 바람직하다. Next, a buffer oxide layer 330 and an etch stop layer 340 are sequentially stacked on the entire surface including the lower electrode contact plug 320. In this case, the etch stop film 340 is preferably a nitride film (Nitride).

이후, 식각 정지막(340) 상에 산화막(350)을 증착한다. Thereafter, an oxide film 350 is deposited on the etch stop film 340.

도 2b를 참조하면, 산화막(350) 상에 감광막을 형성한 후, 측벽 질화막 형성용 마스크를 이용한 노광 및 현상 공정으로 감광막 패턴을 형성한다. 감광막 패턴을 마스크로 산화막(350)을 식각하여 산화막 패턴(355)을 형성한다.Referring to FIG. 2B, after the photoresist film is formed on the oxide film 350, the photoresist pattern is formed by an exposure and development process using a sidewall nitride film formation mask. The oxide film 350 is etched using the photoresist pattern as a mask to form an oxide film pattern 355.

도 2c 및 도 2d를 참조하면, 산화막 패턴(355)을 포함한 전면에 질화막(360)을 증착한다. 이후, 질화막(360)을 식각하여 상기 산화막 패턴(355)의 측벽에 스페이서(365)를 형성한다. 2C and 2D, a nitride film 360 is deposited on the entire surface including the oxide film pattern 355. Thereafter, the nitride layer 360 is etched to form spacers 365 on sidewalls of the oxide layer pattern 355.

도 2e 및 도 2f를 참조하면, 산화막 패턴(355)을 제거한 후, 스페이서(365)를 포함한 전면에 제 1 희생 절연막(385)을 형성한다. 이때, 제 1 희생 절연막(385)은 PSG막(Phospho Silicate Glass, 370) 및 TEOS막(Tetraethylorthosilicate, 380)으로 적층된 구조이다. 2E and 2F, after removing the oxide film pattern 355, a first sacrificial insulating film 385 is formed on the entire surface including the spacer 365. In this case, the first sacrificial insulating layer 385 has a structure in which a PSG film (Phospho Silicate Glass, 370) and a TEOS film (Tetraethylorthosilicate, 380) are stacked.

다음에는, 제 1 희생 절연막(385) 상부에 지지층(390) 및 TEOS막(400)을 순 차적으로 적층한다. 여기서, 지지층(390)은 질화막(Nitride)으로 형성하는 것이 바람직하다.Next, the support layer 390 and the TEOS film 400 are sequentially stacked on the first sacrificial insulating film 385. Here, the support layer 390 is preferably formed of a nitride film (Nitride).

도 2g를 참조하면, TEOS막(400) 상부에 감광막을 형성한 후, 하부 전극 영역 마스크를 이용한 노광 및 현상 공정으로 감광막 패턴(미도시)을 형성한다. 상기 감광막 패턴을 마스크로 하부 전극 콘택 플러그(320)이 노출될 때까지 TEOS막(400), 지지층(390), 제 1 희생 절연막(385), 식각 정지막(340) 및 버퍼 산화막(330)을 순차적으로 식각하여 하부 전극 영역(410)을 형성한다. 이후, TEOS막(400)은 제거한다.Referring to FIG. 2G, after the photoresist film is formed on the TEOS film 400, a photoresist pattern (not shown) is formed by an exposure and development process using a lower electrode region mask. The TEOS layer 400, the support layer 390, the first sacrificial insulating layer 385, the etch stop layer 340, and the buffer oxide layer 330 are exposed until the lower electrode contact plug 320 is exposed using the photoresist pattern as a mask. Etching is sequentially performed to form the lower electrode region 410. Thereafter, the TEOS film 400 is removed.

도 2h를 참조하면, 하부 전극 영역(410)을 포함한 전면에 하부 전극용 도전층(미도시)을 형성한다. 이때, 하부 전극용 도전층은 Ti/TiN으로 형성하는 것이 바람직하다.Referring to FIG. 2H, a conductive layer for a lower electrode (not shown) is formed on the entire surface including the lower electrode region 410. At this time, the lower electrode conductive layer is preferably formed of Ti / TiN.

이후, 지지층(390)이 노출될 때까지 하부 전극용 도전층을 에치백(Etchback) 또는 건식 식각 공정을 실시한다. 여기서, 에치백 또는 건식 식각 공정은 지지층(390)의 표면이 드러날 때까지 실시함으로써 하부 전극용 도전층을 분리하여 복수의 하부 전극 콘택 플러그(320)와 각각 연결되는 복수의 하부 전극(420)을 형성한다. 이러한 공정을 통상적으로 하부 전극(420) 분리 공정이라 한다.Thereafter, the conductive layer for the lower electrode is etched back or dry etched until the support layer 390 is exposed. Here, the etch back or dry etching process is performed until the surface of the support layer 390 is exposed, thereby separating the lower electrode conductive layer to connect the plurality of lower electrodes 420 respectively connected to the plurality of lower electrode contact plugs 320. Form. This process is commonly referred to as a lower electrode 420 separation process.

도 2i 및 도 2j를 참조하면, 하부 전극(420)을 포함한 전면에 캡핑(Capping)을 위한 제 2 희생 절연막(430)을 증착한다. 이때, 제 2 희생 절연막(430)은 TEOS막으로 형성하는 것이 바람직하다. 이후, 제 2 희생 절연막(430) 상에 감광막을 형성한 후, 지지층 마스크를 이용한 노광 및 현상 공정으로 감광막 패턴(미도시)을 형성한다. 이후, 감광막 패턴을 마스크로 상기 제 2 희생 절연막(430) 및 지지층(390)을 식각하여 지지 패턴(440)을 형성한다.2I and 2J, a second sacrificial insulating layer 430 for capping is deposited on the entire surface including the lower electrode 420. In this case, the second sacrificial insulating film 430 may be formed of a TEOS film. Thereafter, a photoresist layer is formed on the second sacrificial insulating layer 430, and then a photoresist pattern (not shown) is formed by an exposure and development process using a support layer mask. Thereafter, the second sacrificial insulating layer 430 and the support layer 390 are etched using the photoresist pattern as a mask to form the support pattern 440.

도 2k를 참조하면, 딥 아웃(Dip out) 공정을 이용하여 제 1 희생 절연막(385)을 제거한다. 이때, 제 1 희생 절연막(385)을 제거하고 난 후, 하부 전극은 실린더(cylinder) 형태 또는 필라(Pillar) 형태가 된다. 또한, 딥 아웃 공정은 습식(Wet) 딥 아웃 공정으로 실시한다.Referring to FIG. 2K, the first sacrificial insulating layer 385 is removed using a dip out process. In this case, after removing the first sacrificial insulating layer 385, the lower electrode may be in the form of a cylinder or a pillar. In addition, a dip out process is performed by a wet dip out process.

여기서, 도 2l은 도 2k의 B 영역을 확대한 것으로서, 딥 아웃 공정 시, 하부의 식각 정지막(340)과 하부 전극(420) 사이에 틈이 발생하지 않도록 스페이서(365)가 형성되어 있기 때문에 하부의 절연막(340, 330)에 틈이 생겨 발생하는 벙커(Bunker)를 방지할 수 있다.Here, FIG. 2L is an enlarged view of region B of FIG. 2K, and the spacer 365 is formed so that a gap does not occur between the lower etch stop layer 340 and the lower electrode 420 during the dip-out process. It is possible to prevent bunkers caused by gaps in the lower insulating layers 340 and 330.

이후, 하부 전극(420)을 포함한 전체 표면상에 유전막(미도시)을 증착하고 유전막 상부에 상부 전극(미도시)을 형성하여 캐패시터를 완성한다.Thereafter, a dielectric film (not shown) is deposited on the entire surface including the lower electrode 420, and an upper electrode (not shown) is formed on the dielectric film to complete the capacitor.

전술한 바와 같이, 본 발명은 하부 전극 형성 후, 딥 아웃 공정 시, 하부의 식각 정지막과 상기 하부 전극 사이에 틈이 발생하지 않도록 스페이서(spacer)를 형성함으로써 식각 정지막과 버퍼 절연막으로 구성된 하부 막들과 하부 전극 사이에 틈이 생겨 발생하는 벙커(Bunker)를 방지할 수 있는 장점을 가진다.As described above, in the present invention, a lower electrode including a etch stop layer and a buffer insulating layer is formed by forming a spacer so that a gap does not occur between the lower etch stop layer and the lower electrode during the dip-out process. It is advantageous to prevent bunkers caused by gaps between the films and the lower electrode.

아울러 본 발명의 바람직한 실시 예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.It will be apparent to those skilled in the art that various modifications, additions, and substitutions are possible, and that various modifications, additions and substitutions are possible, within the spirit and scope of the appended claims. As shown in Fig.

도 1a 내지 도 1g는 종래 기술에 따른 반도체 소자의 제조 방법을 도시한 단면도들.1A to 1G are cross-sectional views illustrating a method of manufacturing a semiconductor device according to the prior art.

도 2a 내지 도 2l은 본 발명에 따른 반도체 소자의 제조 방법을 도시한 단면도들.2A to 2L are cross-sectional views illustrating a method of manufacturing a semiconductor device in accordance with the present invention.

Claims (10)

하부 전극 콘택 플러그를 포함하는 반도체 기판상에 측벽 스페이서 형성을 위한 산화막 패턴을 형성하는 단계;Forming an oxide layer pattern for forming sidewall spacers on the semiconductor substrate including the lower electrode contact plugs; 상기 산화막 패턴의 측벽에 스페이서를 형성하는 단계;Forming a spacer on sidewalls of the oxide film pattern; 상기 스페이서를 포함한 전면에 제1 희생 절연막 및 지지층을 형성하는 단계;Forming a first sacrificial insulating film and a support layer on the entire surface including the spacers; 상기 지지층 및 제1 희생 절연막을 식각하여 하부 전극 영역을 형성하는 단계; 및Etching the support layer and the first sacrificial insulating layer to form a lower electrode region; And 상기 하부 전극 영역에 하부 전극을 형성하는 단계를Forming a lower electrode in the lower electrode region 포함하는 반도체 소자의 제조 방법.The manufacturing method of the semiconductor element containing. 제 1 항에 있어서,The method of claim 1, 상기 반도체 기판과 상기 산화막 패턴 사이에 버퍼 산화막 및 식각 정지막을 형성하는 단계를 포함하는 반도체 소자의 제조 방법.Forming a buffer oxide layer and an etch stop layer between the semiconductor substrate and the oxide pattern. 제 1 항에 있어서,The method of claim 1, 상기 측벽 스페이서는 질화막(Nitride)으로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.And the sidewall spacers are formed of a nitride film. 제 1 항에 있어서,The method of claim 1, 상기 스페이서를 형성하는 단계 후, 상기 산화막 패턴을 제거하는 단계를 더 포함하는 반도체 소자의 제조 방법.After the forming of the spacer, the method of manufacturing a semiconductor device further comprising the step of removing the oxide film pattern. 제 1 항에 있어서,The method of claim 1, 상기 제1 희생 절연막은 PSG막 및 TEOS막을 포함하는 반도체 소자의 제조 방법.The first sacrificial insulating film includes a PSG film and a TEOS film. 제 1 항에 있어서,The method of claim 1, 상기 지지층 상에 TEOS막을 형성하는 단계를 더 포함하는 반도체 소자의 제조 방법.And forming a TEOS film on the support layer. 제 1 항에 있어서,The method of claim 1, 상기 하부 전극 영역에 하부 전극을 형성하는 단계는Forming a lower electrode in the lower electrode area 상기 하부 전극 영역에 하부 전극용 도전층을 형성하는 단계; 및Forming a conductive layer for a lower electrode in the lower electrode region; And 상기 지지층이 노출될 때까지 상기 하부 전극용 도전층을 식각하는 단계를 포함하는 반도체 소자의 제조 방법.Etching the conductive layer for the lower electrode until the support layer is exposed. 제 1 항에 있어서,The method of claim 1, 상기 도전층은 Ti/TiN으로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.The conductive layer is formed of Ti / TiN method of manufacturing a semiconductor device. 제 1 항에 있어서,The method of claim 1, 상기 하부 전극을 형성하는 단계 후, 상기 하부 전극을 포함한 전면에 제2 희생 절연막을 형성하는 단계; 및After the forming of the lower electrode, forming a second sacrificial insulating film on the entire surface including the lower electrode; And 상기 제 2 희생 절연막 및 상기 지지층을 식각하여 지지층 패턴을 형성하는 단계를 더 포함하는 반도체 소자의 제조 방법.And forming a support layer pattern by etching the second sacrificial insulating layer and the support layer. 제 9 항에 있어서,The method of claim 9, 상기 지지층 패턴을 형성한 후, 딥 아웃 공정을 실시하여 제 1 희생 절연막을 제거하는 단계를 더 포함하는 반도체 소자의 제조 방법.After forming the support layer pattern, performing a dip out process to remove the first sacrificial insulating film.
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