KR20140028946A - Semiconductor device and method for manufacturing the same - Google Patents

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KR20140028946A
KR20140028946A KR1020120096388A KR20120096388A KR20140028946A KR 20140028946 A KR20140028946 A KR 20140028946A KR 1020120096388 A KR1020120096388 A KR 1020120096388A KR 20120096388 A KR20120096388 A KR 20120096388A KR 20140028946 A KR20140028946 A KR 20140028946A
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이우준
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에스케이하이닉스 주식회사
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Abstract

The present invention provides a semiconductor device and a method for manufacturing the same, in which the semiconductor device includes a dielectric layer at a sidewall of a lower electrode having a pillar structure, a sidewall plate electrode formed by silicide between the lower electrodes, and an upper plate electrode formed at an upper portion to simplify a process of manufacturing the lower electrode and to prevent failure of a capacity.

Description

반도체 소자 및 그 제조 방법{Semiconductor Device and Method for Manufacturing the same}Technical Field [0001] The present invention relates to a semiconductor device and a manufacturing method thereof,

본 발명은 반도체 소자 및 그 제조 방법에 관한 것으로, 특히 캐패시터의 저장용량을 확보할 수 있는 반도체 소자 및 그 제조 방법에 관련된 기술이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device and a method of manufacturing the same, and more particularly, to a semiconductor device capable of securing a storage capacity of a capacitor and a technology related to the method of manufacturing the same.

최근 디램(DRAM)과 같은 반도체 소자의 경우, 집적도가 높아지면서 소자가 차지하는 면적은 줄어드는 반면에, 필요한 정전 용량은 유지 또는 증가하는 것이 요구되고 있다. 일반적으로 제한된 면적 내에서 충분한 셀 정전 용량을 확보하기 위한 방법의 예로는, 고유전 물질을 유전체막으로 사용하는 방법, 유전체막의 두께를 감소시키는 방법, 하부 전극의 유효 면적을 증가시키는 방법 등이 있다. 이 중에서 고유전 물질을 사용하는 방법은 신규 설비 도입과 유전체막의 신뢰성 및 양산성 검증의 필요성, 후속 공정의 저온화 등 물질적, 시간적 투자를 필요로 한다. 그에 따라, 기존에 사용하던 유전체막을 계속 사용할 수 있고 비교적 공정을 구현하기가 쉽다는 이유에서, 하부 전극의 유효 면적을 증가시키는 방법이 실제 공정에서 많이 이용되고 있다.Recently, in the case of a semiconductor device such as a DRAM, the area occupied by the device is reduced as the degree of integration increases, while the required capacitance is required to be maintained or increased. In general, examples of a method for ensuring sufficient cell capacitance within a limited area include a method of using a high dielectric material as a dielectric film, a method of reducing a thickness of a dielectric film, and a method of increasing an effective area of a lower electrode . Among them, the method of using the high dielectric material requires material and time investment such as introduction of new equipment, necessity of verification of reliability and mass production of dielectric film, and lowering of the subsequent process. Accordingly, a method of increasing the effective area of the lower electrode is widely used in actual processes because the dielectric film used in the past can be used continuously and the process can be relatively easily implemented.

하부 전극의 유효 면적을 증가시키는 방법으로는, 하부 전극을 실린더(cylinder)형, 핀(fin)형 등으로 입체화하는 방법, 하부 전극에 HSG(Hemi Spherical Grain)를 성장시키는 방법, 하부 전극의 높이를 증가시키는 방법 등이 있다. 이 중에서 HSG를 성장시키는 방법은 하부 전극 간의 간격 CD(Critical Dimension)를 일정 수준 확보할 때에 장애가 되고, 간혹 HSG가 박리되어 하부 전극 간의 브릿지를 유발시키는 문제가 있으므로 디자인 룰(design rule) 0.14㎛ 이하의 반도체 소자에서는 적용하기가 어렵다. 이에 따라, 통상적으로 셀 정전 용량을 향상시키기 위해서 하부 전극을 입체화하고 그 높이를 증가시키는 방법이 채택되고 있는데, 그 중 널리 알려진 방법이 실린더형 또는 스택(stack)형으로 하부 전극을 형성하는 방법이다.As a method of increasing the effective area of the lower electrode, a method of three-dimensionally forming the lower electrode into a cylinder type, a fin type, etc., growing a HSG (Hemi Spherical Grain) on the lower electrode, a height of the lower electrode How to increase the. Among them, the method of growing HSG is a problem when securing a certain level of CD (Critical Dimension) between the lower electrodes, and sometimes there is a problem that the HSG is peeled off to cause a bridge between the lower electrodes. It is difficult to apply it to the semiconductor device of FIG. Accordingly, in order to improve cell capacitance, a method of stereoscopically increasing the height of the lower electrode and increasing its height is adopted, and a well-known method is a method of forming the lower electrode in a cylindrical shape or a stack shape. .

특히, 종래의 실린더형 하부 전극을 형성하는 방법은 필수적으로 하부 전극 주변의 희생 절연막을 제거한 후, 하부 전극 상부에 유전막을 증착한다. 이때, 유전막을 구성하는 유전물질은 하부 전극에만 증착되는 것이 아니라 인접한 하부 전극 사이에 증착되어 유전 물질과 그 상부에 형성되는 상부 전극까지 모든 셀 들이 공유하여 사용하게 된다. 이러한 유전 물질을 공유하여 사용하면, 모든 하부 전극 간의 캐패시턴스(저장 용량)가 간섭 또는 왜곡되는 문제가 있다.In particular, the conventional method of forming the cylindrical lower electrode essentially removes the sacrificial insulating film around the lower electrode, and then deposits a dielectric film on the lower electrode. In this case, the dielectric material constituting the dielectric film is not only deposited on the lower electrode, but is deposited between adjacent lower electrodes, so that all the cells share the dielectric material and the upper electrode formed thereon. If such dielectric materials are shared and used, there is a problem in that capacitance (storage capacity) between all lower electrodes is interfered or distorted.

전술한 바와 같이, 종래의 실린더형 하부 전극의 리프레쉬(refresh) 특성을 개선하기 위한 셀의 캐패시턴스를 극대화하기 위하여 하부 전극의 높이를 증가시키고 하부 전극 콘택 플러그 간의 간격을 감소시켜 왔다. 이로 인하여 하부 전극 간의 브릿지(bridge) 현상이 발생하고 하부 전극 콘택 플러그와 하부 전극 간에 접촉되는 면적의 확보가 어려운 문제가 발생하고 있다.
As described above, the height of the lower electrode has been increased and the spacing between the lower electrode contact plugs has been increased to maximize the capacitance of the cell for improving the refresh characteristics of the conventional cylindrical lower electrode. As a result, a bridge phenomenon between the lower electrodes occurs, and it is difficult to secure an area in contact between the lower electrode contact plug and the lower electrode.

전술한 종래의 문제점을 해결하기 위하여, 본 발명은 필라 구조의 하부전극의 측벽에 유전막을 구비하고, 하부전극과 하부전극 사이에 실리사이드로 구비된 측벽 플레이트 전극을 형성하며, 하부전극 상부에 상부 플레이트 전극을 형성함으로써, 하부전극 제조 공정을 단순화할 수 있고, 캐패시터 불량을 방지할 수 있는 반도체 소자 및 그 제조 방법을 제공한다.In order to solve the above-mentioned conventional problems, the present invention includes a dielectric film on the sidewall of the lower electrode of the pillar structure, and forms a sidewall plate electrode provided with silicide between the lower electrode and the lower electrode, and an upper plate on the lower electrode. By forming the electrode, a lower electrode manufacturing process can be simplified, and a semiconductor device capable of preventing capacitor defects and a method of manufacturing the same are provided.

본 발명은 하부전극 콘택플러그를 포함하는 반도체 기판상에 구비된 하부전극, 상기 하부전극의 측벽에 구비된 제 1 유전막, 상기 제 1 유전막 사이에 구비된 제 1 상부전극, 상기 하부전극 및 상기 제 1 유전막 상부에 구비된 제 2 유전막 및 상기 제 2 유전막 및 상기 제 1 상부전극 상부에 구비된 제 2 상부전극을 포함하는 것을 특징으로 하는 반도체 소자를 제공한다.The present invention provides a lower electrode provided on a semiconductor substrate including a lower electrode contact plug, a first dielectric film provided on sidewalls of the lower electrode, a first upper electrode provided between the first dielectric film, the lower electrode, and the first electrode. A semiconductor device comprising a second dielectric layer provided on an upper portion of a first dielectric layer, and a second upper electrode provided on the second dielectric layer and the first upper electrode.

바람직하게는, 상기 하부전극은 필라(Pillar) 구조인 것을 특징으로 한다.Preferably, the lower electrode is characterized in that the pillar (Pillar) structure.

바람직하게는, 상기 하부전극은 티타늄(Ti) 및 티타늄질화막(TiN)의 적층 구조인 것을 특징으로 한다.Preferably, the lower electrode is characterized in that the laminated structure of titanium (Ti) and titanium nitride film (TiN).

바람직하게는, 상기 제 1 유전막은 고유전막으로, 질화막, SI3N4, ZrO2, La2O3, AlO2, Ta2O5, Gd2O3 및 유전율이 높은 물질 중 선택된 일군을 포함하는 것을 특징으로 한다.Preferably, the first dielectric layer is a high dielectric layer and includes a group selected from a nitride layer, SI 3 N 4 , ZrO 2 , La 2 O 3 , AlO 2 , Ta 2 O 5 , Gd 2 O 3, and a high dielectric constant material. Characterized in that.

바람직하게는, 상기 제 1 상부전극은 실리사이드(silicide)막인 것을 특징으로 한다.Preferably, the first upper electrode is a silicide layer.

바람직하게는, 상기 제 2 유전막은 산화막 또는 질화막인 것을 특징으로 한다.Preferably, the second dielectric film is an oxide film or a nitride film.

아울러, 본 발명은 반도체 기판상에 구비된 복수의 하부전극, 상기 복수의 하부전극의 사이에 구비된 측벽전극, 상기 측벽전극의 양표면에 구비된 제 1 유전막, 상기 제 1 유전막 및 상기 하부전극 상에 구비된 제 2 유전막 및 상기 제 2 유전막 및 상기 측벽전극 상부에 구비된 상부전극을 포함하는 것을 특징으로 하는 반도체 소자를 제공한다.In addition, the present invention provides a plurality of lower electrodes provided on a semiconductor substrate, sidewall electrodes provided between the plurality of lower electrodes, first dielectric films provided on both surfaces of the sidewall electrodes, the first dielectric film, and the lower electrode. It provides a semiconductor device comprising a second dielectric film provided on the upper electrode provided on the second dielectric film and the side wall electrode.

바람직하게는, 상기 하부전극은 필라(Pillar) 구조인 것을 특징으로 한다.Preferably, the lower electrode is characterized in that the pillar (Pillar) structure.

바람직하게는, 상기 하부전극은 티타늄(Ti) 및 티타늄질화막(TiN)의 적층 구조인 것을 특징으로 한다.Preferably, the lower electrode is characterized in that the laminated structure of titanium (Ti) and titanium nitride film (TiN).

바람직하게는, 상기 제 1 유전막은 고유전막으로, 질화막, SI3N4, ZrO2, La2O3, AlO2, Ta2O5, Gd2O3 및 유전율이 높은 물질 중 선택된 일군을 포함하는 것을 특징으로 한다.Preferably, the first dielectric layer is a high dielectric layer and includes a group selected from a nitride layer, SI 3 N 4 , ZrO 2 , La 2 O 3 , AlO 2 , Ta 2 O 5 , Gd 2 O 3, and a high dielectric constant material. Characterized in that.

바람직하게는, 상기 측벽전극은 실리사이드(silicide)막인 것을 특징으로 한다.Preferably, the sidewall electrode is a silicide film.

상기 제 2 유전막은 산화막 또는 질화막인 것을 특징으로 한다.The second dielectric layer may be an oxide layer or a nitride layer.

아울러, 본 발명은 하부전극 콘택플러그를 포함하는 반도체 기판상에 하부전극 홀을 형성하는 단계, 상기 하부전극 홀의 표면에 금속층을 형성하는 단계, 상기 금속층이 실리사이드막으로 변하는 단계, 상기 실리사이드막 표면에 고유전막을 형성하는 단계, 상기 고유전막 표면에 보호막을 형성하는 단계, 상기 하부전극 콘택플러그가 노출될 때까지 상기 고유전막 및 상기 보호막을 에치백하는 단계, 상기 하부전극 콘택플러그 및 상기 고유전막 상부에 하부 전극을 형성하는 단계 및 상기 하부 전극 상부에 유전막 및 상부 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법을 제공한다.In addition, the present invention is a step of forming a lower electrode hole on a semiconductor substrate including a lower electrode contact plug, forming a metal layer on the surface of the lower electrode hole, the step of changing the metal layer into a silicide film, on the surface of the silicide film Forming a high dielectric film, forming a protective film on the surface of the high dielectric film, etching back the high dielectric film and the protective film until the lower electrode contact plug is exposed, and the lower electrode contact plug and the upper dielectric film And forming a dielectric layer and an upper electrode on the lower electrode.

바람직하게는, 상기 하부전극 홀을 형성하는 단계는 상기 반도체 기판상에 몰드 물질을 형성하는 단계 및 상기 하부전극 콘택플러그가 노출될 때까지 상기 몰드 물질을 식각하는 단계를 포함하는 것을 특징으로 한다.The forming of the lower electrode hole may include forming a mold material on the semiconductor substrate and etching the mold material until the lower electrode contact plug is exposed.

바람직하게는, 상기 몰드 물질은 실리콘(Si)을 포함하는 것을 특징으로 한다.Preferably, the mold material is characterized in that it comprises silicon (Si).

바람직하게는, 상기 금속층은 니켈(Ni), 코발트(Co) 또는 티타늄(Ti)을 포함하는 것을 특징으로 한다.Preferably, the metal layer is characterized in that it comprises nickel (Ni), cobalt (Co) or titanium (Ti).

바람직하게는, 상기 실리사이드막으로 변하는 단계는 열처리(thermal process) 공정에 의하여 상기 금속층 및 몰드 물질이 서로 반응하는 단계를 포함하는 것을 특징으로 한다.Preferably, the step of converting to the silicide layer is characterized in that it comprises the step of reacting the metal layer and the mold material with each other by a thermal process (thermal process) process.

바람직하게는, 상기 실리사이드막을 형성한 후, 상기 하부전극 콘택 플러그가 노출될 때까지 남은 상기 금속층은 클리닝 공정으로 제거되는 단계를 더 포함하는 것을 특징으로 한다.Preferably, after forming the silicide layer, the metal layer remaining until the lower electrode contact plug is exposed may be further removed by a cleaning process.

바람직하게는, 상기 고유전막은 질화막, SI3N4, ZrO2, La2O3, AlO2, Ta2O5, Gd2O3 및 유전율이 높은 물질 중 선택된 일군을 포함하는 것을 특징으로 한다.Preferably, the high dielectric film is characterized in that it comprises a group selected from the nitride film, SI 3 N 4 , ZrO 2 , La 2 O 3 , AlO 2 , Ta 2 O 5 , Gd 2 O 3 and a high dielectric constant material .

바람직하게는, 상기 보호막은 산화막 또는 질화막으로 형성된 것을 특징으로 한다.Preferably, the protective film is formed of an oxide film or a nitride film.

바람직하게는, 상기 고유전막 및 상기 보호막을 에치백하는 단계 이후, 상기 보호막을 제거하는 단계를 더 포함하는 것을 특징으로 한다.Preferably, after the step of etching back the high-k dielectric film and the protective film, characterized in that it further comprises the step of removing the protective film.

바람직하게는, 상기 하부전극은 필라(Pillar) 구조인 것을 특징으로 한다.Preferably, the lower electrode is characterized in that the pillar (Pillar) structure.

바람직하게는, 상기 하부전극은 티타늄(Ti) 및 티타늄질화막(TiN)의 적층 구조로 형성하는 것을 특징으로 한다.Preferably, the lower electrode is formed in a stacked structure of titanium (Ti) and titanium nitride film (TiN).

바람직하게는, 상기 유전막은 산화막 또는 질화막인 것을 특징으로 한다.Preferably, the dielectric film is characterized in that the oxide film or nitride film.

바람직하게는, 상기 하부전극을 형성하는 단계 이후, 상기 고유전막 및 상기 실리사이드막이 노출될 때까지 상기 하부전극을 에치백(etchback)하는 단계를 더 포함하는 것을 특징으로 한다.The method may further include etching back the lower electrode until the high dielectric film and the silicide layer are exposed after the forming of the lower electrode.

본 발명은 필라 구조의 하부전극의 측벽에 유전막을 구비하고, 하부전극과 하부전극 사이에 실리사이드로 구비된 측벽 플레이트 전극을 형성하며, 하부전극 상부에 상부 플레이트 전극을 형성함으로써, 하부전극 제조 공정을 단순화할 수 있고, 캐패시터 불량을 방지할 수 있는 장점을 가진다.The present invention provides a lower electrode manufacturing process by providing a dielectric film on the sidewall of the lower electrode of the pillar structure, forming a sidewall plate electrode formed of silicide between the lower electrode and the lower electrode, and forming an upper plate electrode on the lower electrode. It can be simplified and has the advantage of preventing the capacitor failure.

도 1a 내지 도 1j는 본 발명의 실시예에 따른 반도체 소자의 제조 방법을 도시한 단면도들.1A to 1J are cross-sectional views illustrating a method of manufacturing a semiconductor device according to an embodiment of the present invention.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부도면을 참조하여 설명하기로 한다.DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings in order to facilitate a person skilled in the art to easily carry out the technical idea of the present invention. .

도 1a 내지 도 1j는 본 발명의 실시예에 따른 반도체 소자의 제조 방법을 도시한 단면도들이다.1A to 1J are cross-sectional views illustrating a method of manufacturing a semiconductor device according to an embodiment of the present invention.

도 1a를 참조하면, 반도체 기판(100) 상부에 절연막(110)을 형성한다. 이때, 절연막(110)은 산화막(Oxide)으로 형성하는 것이 바람직하다. 여기서, 반도체 기판(100) 상부에 구비된 셀 트랜지스터를 포함하며, 이러한 셀 트랜지스터의 제조 방법은 종래와 유사하며, 구체적인 제조 방법은 생략한다.Referring to FIG. 1A, an insulating film 110 is formed on the semiconductor substrate 100. In this case, the insulating film 110 may be formed of an oxide film. Here, the cell transistor is provided on the semiconductor substrate 100, the manufacturing method of such a cell transistor is similar to the conventional, a specific manufacturing method is omitted.

그리고, 절연막(110) 상에 감광막(미도시)을 형성한 후, 하부 전극 콘택 플러그(SNC) 형성용 마스크를 이용한 노광 및 현상 공정으로 감광막 패턴(미도시)을 형성한다. 감광막 패턴을 식각 마스크로 반도체 기판(100)이 노출될 때까지 절연막(110)을 식각하여 하부전극 콘택홀(115)을 형성한다.After forming a photoresist film (not shown) on the insulating film 110, a photoresist pattern (not shown) is formed by an exposure and development process using a mask for forming a lower electrode contact plug (SNC). The lower electrode contact hole 115 is formed by etching the insulating layer 110 until the semiconductor substrate 100 is exposed using the photoresist pattern as an etching mask.

다음에, 하부전극 콘택홀(115)을 포함한 전면에 도전 물질을 증착한 후, 절연막(110)이 노출될 때까지 도전 물질을 화학적 기계적 연마(Chemical Mechanical Polishing)와 같은 공정으로 평탄화 식각하여 하부전극 콘택 플러그(120)를 형성한다.Next, the conductive material is deposited on the entire surface including the lower electrode contact hole 115, and then the conductive material is flattened and etched by a process such as chemical mechanical polishing until the insulating layer 110 is exposed. The contact plug 120 is formed.

그리고, 하부전극 콘택 플러그(120) 및 절연막(110) 상부에 몰드(mold) 물질(130)을 형성한다. 여기서, 몰드 물질(130)은 실리콘(silicon)으로 형성하는 것이 바람직하다. A mold material 130 is formed on the lower electrode contact plug 120 and the insulating layer 110. Here, the mold material 130 is preferably formed of silicon.

도 1b를 참조하면, 몰드 물질(130) 상에 감광막을 형성한 후, 하부전극 마스크를 이용한 노광 및 현상 공정으로 감광막 패턴(미도시)을 형성한다. 감광막 패턴을 식각 마스크로 하부전극 콘택 플러그(120)가 노출될 때까지 몰드 물질(130)을 식각하여 하부전극 홀(140)을 형성한다. 여기서, 하부전극 홀(140)을 제외한 몰드 물질(130)로 구비된 영역은 서로 연결되어 있는 구조로 형성된다.Referring to FIG. 1B, after the photoresist film is formed on the mold material 130, a photoresist pattern (not shown) is formed by an exposure and development process using a lower electrode mask. The lower electrode hole 140 is formed by etching the mold material 130 until the lower electrode contact plug 120 is exposed using the photoresist pattern as an etching mask. Here, regions provided with the mold material 130 except for the lower electrode hole 140 are formed to have a structure connected to each other.

도 1c를 참조하면, 몰드 물질(130)을 포함한 전체 표면을 따라 금속층(150)을 형성한다. 여기서, 금속층(150)은 니켈(Ni), 코발트(Co) 및 티타늄(Ti)과 같은 물질로 형성하는 것이 바람직하다.Referring to FIG. 1C, the metal layer 150 is formed along the entire surface including the mold material 130. Here, the metal layer 150 is preferably formed of a material such as nickel (Ni), cobalt (Co) and titanium (Ti).

도 1d를 참조하면, 열 공정을 실시하여 몰드 물질(130)의 실리콘(Si)과 금속층(150)이 반응하여 실리사이드(160, Silicide)막으로 변환된다. 여기서, 실리사이드(160)막은 측벽 플레이트 전극이라고 정의한다. 이때, 반응하지 않은 금속층(150)은 클리닝(cleaning) 공정을 이용하여 제거하되, 하부 전극 콘택 플러그(120)가 노출될 때까지 금속층(150)을 제거한다. 이때, 실리사이드(160)와 실리사이드(160)의 사이에 몰드 물질(130)이 일부 남아 있을 수 있다.Referring to FIG. 1D, a thermal process is performed to convert silicon (Si) of the mold material 130 and the metal layer 150 into a silicide layer 160. Here, the silicide 160 film is defined as a sidewall plate electrode. At this time, the unreacted metal layer 150 is removed using a cleaning process, but the metal layer 150 is removed until the lower electrode contact plug 120 is exposed. In this case, some of the mold material 130 may remain between the silicide 160 and the silicide 160.

도 1e를 참조하면, 실리사이드막(160)의 표면 및 노출된 하부 전극 콘택 플러그(120)를 덮는 고유전막(170)을 형성한다. 여기서, 고유전막(170)은 질화막, SI3N4, ZrO2, La2O3, AlO2, Ta2O5, Gd2O3 및 이들의 조합 중 선택된 일군을 포함하는 것이 바람직하다. 또한, 유전율이 높은 다른 물질도 이용 가능하다.Referring to FIG. 1E, a high dielectric layer 170 is formed to cover the surface of the silicide layer 160 and the exposed lower electrode contact plug 120. Here, the high dielectric film 170 preferably includes a group selected from a nitride film, SI 3 N 4 , ZrO 2 , La 2 O 3 , AlO 2 , Ta 2 O 5 , Gd 2 O 3, and a combination thereof. In addition, other materials having a high dielectric constant are also available.

도 1f를 참조하면, 고유전막(170)의 표면에 보호막(180)을 형성한다. 이때, 보호막(180)은 후속 공정에서 고유전막(170) 에치백(etchback) 시, 상부의 고유전막(170)을 보호하기 위한 막이다. 이러한 보호막(180)은 산화막(oxide) 및 질화막(nitride)과 같은 절연막으로 형성가능하다.Referring to FIG. 1F, the passivation layer 180 is formed on the surface of the high dielectric layer 170. In this case, the passivation layer 180 is a layer for protecting the high dielectric layer 170 on the upper surface when the high dielectric layer 170 is etched back in a subsequent process. The passivation layer 180 may be formed of an insulating layer such as an oxide layer and a nitride layer.

도 1g를 참조하면, 실리사이드막(160) 및 하부전극 콘택 플러그(120)가 노출될 때까지 보호막(180) 및 고유전막(170)을 에치백(etchback)한다. 이러한 에치백 공정을 이용하여 하부전극 콘택 플러그(120)의 표면 상부를 노출하고, 후속 공정에서 스토리지노드 콘택 플러그(SNC)와 하부전극(SN)이 서로 연결될 수 있도록 하는 것이 바람직하다.Referring to FIG. 1G, the passivation layer 180 and the high dielectric layer 170 are etched back until the silicide layer 160 and the lower electrode contact plug 120 are exposed. It is preferable to expose the upper surface of the lower electrode contact plug 120 using the etch back process, and to allow the storage node contact plug SNC and the lower electrode SN to be connected to each other in a subsequent process.

도 1h 및 도 1i를 참조하면, 보호막(180)을 습식(wet) 식각 방법을 이용하여 제거하고, 하부전극 홀(140) 내에 도전 물질을 형성한 다음에 도전 물질을 에치백(etchback)하여 서로 분리시켜 하부 전극(190)을 형성한다. 이때, 평탄화 공정 및 에치백 공정을 모두 이용하거나, 에치백 공정을 이용하여 도전 물질을 일부 식각할 수 있다. 여기서, 도전 물질은 티타늄(Ti) 및 티타늄질화막(TiN)의 적층 구조로 형성하는 것이 바람직하며, 티타늄(Ti)은 50Å ~ 100Å 두께로 형성하고, 티타늄 질화막(TiN)은 200Å ~ 300Å 두께로 형성하는 것이 바람직하다.1H and 1I, the passivation layer 180 is removed using a wet etching method, a conductive material is formed in the lower electrode hole 140, and the conductive materials are etched back to each other. The lower electrode 190 is separated to form the lower electrode 190. In this case, both the planarization process and the etch back process may be used, or the conductive material may be partially etched using the etch back process. Here, the conductive material is preferably formed of a laminated structure of titanium (Ti) and titanium nitride film (TiN), the titanium (Ti) is formed to a thickness of 50 ~ 100Å, the titanium nitride film (TiN) is formed to 200 ~ 300Å thickness It is desirable to.

여기서, 하부전극(190)은 필라(Pillar) 형상으로 형성하여 하부전극(190)의 지름이 종래의 콘케이브(concave) 형상의 하부전극보다 커짐으로써 더 큰 유전율을 확보할 수 있는 장점을 갖는다. 아울러, 하부전극(190) 간의 쓰러짐을 방지하기 위한 NFC(Nitride Floating Cap) 지지막 형성 공정 및 딥 아웃(dip out) 공정을 실시하지 않아 공정을 단순화할 수 있다.Here, the lower electrode 190 is formed in a pillar shape, so that the diameter of the lower electrode 190 is larger than that of a conventional concave lower electrode, thereby securing a larger dielectric constant. In addition, the process of forming a nitride floating cap (NFC) support layer and a dip out process may be simplified to prevent falling between the lower electrodes 190.

도 1j를 참조하면, 에치백된 하부전극(190) 상부에 유전막(200)을 형성한다. 유전막(200)은 에치백 시 손상된 하부 전극(190)으로 인한 누설 전류의 발생을 방지할 수 있다.Referring to FIG. 1J, the dielectric layer 200 is formed on the etched back electrode 190. The dielectric layer 200 may prevent generation of a leakage current due to the damaged lower electrode 190 during etch back.

이후, 유전막(200)의 상부에 금속(metal)으로 된 상부전극(210, 상부 플레이트 전극)을 형성한다.Thereafter, an upper electrode 210 (upper plate electrode) made of metal is formed on the dielectric layer 200.

전술한 바와 같이, 본 발명은 필라 구조의 하부전극의 측벽에 유전막을 구비하고, 하부전극과 하부전극 사이에 실리사이드로 구비된 측벽 플레이트 전극을 형성하며, 하부전극 상부에 상부 플레이트 전극을 형성함으로써, 하부전극 제조 공정을 단순화할 수 있고, 캐패시터 불량을 방지할 수 있는 장점을 가진다.As described above, the present invention is provided by forming a sidewall plate electrode provided with a dielectric film on the sidewall of the lower electrode of the pillar structure, and having a silicide between the lower electrode and the lower electrode, and forming the upper plate electrode on the lower electrode, The lower electrode manufacturing process can be simplified, and capacitors can be prevented from failing.

아울러 본 발명의 바람직한 실시 예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.It will be apparent to those skilled in the art that various modifications, additions, and substitutions are possible, and that various modifications, additions and substitutions are possible, within the spirit and scope of the appended claims. As shown in Fig.

Claims (25)

하부전극 콘택플러그를 포함하는 반도체 기판상에 구비된 하부전극;
상기 하부전극의 측벽에 구비된 제 1 유전막;
상기 제 1 유전막 사이에 구비된 제 1 상부전극;
상기 하부전극 및 상기 제 1 유전막 상부에 구비된 제 2 유전막; 및
상기 제 2 유전막 및 상기 제 1 상부전극 상부에 구비된 제 2 상부전극
을 포함하는 것을 특징으로 하는 반도체 소자.A lower electrode provided on the semiconductor substrate including the lower electrode contact plug;
A first dielectric layer on sidewalls of the lower electrode;
A first upper electrode provided between the first dielectric layers;
A second dielectric layer on the lower electrode and the first dielectric layer; And
A second upper electrode provided on the second dielectric layer and the first upper electrode
And a semiconductor layer formed on the semiconductor substrate. 청구항 1에 있어서,
상기 하부전극은 필라(Pillar) 구조인 것을 특징으로 하는 반도체 소자.The method according to claim 1,
The lower electrode is a semiconductor device, characterized in that the pillar (Pillar) structure. 청구항 1에 있어서,
상기 하부전극은 티타늄(Ti) 및 티타늄질화막(TiN)의 적층 구조인 것을 특징으로 하는 반도체 소자.The method according to claim 1,
The lower electrode is a semiconductor device, characterized in that the laminated structure of titanium (Ti) and titanium nitride (TiN). 청구항 1에 있어서,
상기 제 1 유전막은 고유전막으로, 질화막, SI3N4, ZrO2, La2O3, AlO2, Ta2O5, Gd2O3 및 이들의 조합 중 선택된 일군을 포함하는 것을 특징으로 하는 반도체 소자.The method according to claim 1,
The first dielectric layer is a high-k dielectric layer, and includes a group selected from a nitride layer, SI 3 N 4 , ZrO 2 , La 2 O 3 , AlO 2 , Ta 2 O 5 , Gd 2 O 3, and a combination thereof. Semiconductor device. 청구항 1에 있어서,
상기 제 1 상부전극은 실리사이드(silicide)막인 것을 특징으로 하는 반도체 소자.The method according to claim 1,
And the first upper electrode is a silicide layer. 청구항 1에 있어서,
상기 제 2 유전막은 산화막 또는 질화막인 것을 특징으로 하는 반도체 소자.The method according to claim 1,
And the second dielectric film is an oxide film or a nitride film. 반도체 기판상에 구비된 복수의 하부전극;
상기 복수의 하부전극의 사이에 구비된 측벽전극;
상기 측벽전극의 양표면에 구비된 제 1 유전막;
상기 제 1 유전막 및 상기 하부 전극 상에 구비된 제 2 유전막; 및
상기 제 2 유전막 및 상기 측벽 전극 상부에 구비된 상부전극
을 포함하는 것을 특징으로 하는 반도체 소자.A plurality of lower electrodes provided on the semiconductor substrate;
Sidewall electrodes provided between the plurality of lower electrodes;
First dielectric layers provided on both surfaces of the sidewall electrodes;
A second dielectric layer provided on the first dielectric layer and the lower electrode; And
An upper electrode on the second dielectric layer and the sidewall electrode
And a semiconductor layer formed on the semiconductor substrate. 청구항 7에 있어서,
상기 하부전극은 필라(Pillar) 구조인 것을 특징으로 하는 반도체 소자.The method of claim 7,
The lower electrode is a semiconductor device, characterized in that the pillar (Pillar) structure. 청구항 7에 있어서,
상기 하부전극은 티타늄(Ti) 및 티타늄질화막(TiN)의 적층 구조인 것을 특징으로 하는 반도체 소자.The method of claim 7,
The lower electrode is a semiconductor device, characterized in that the laminated structure of titanium (Ti) and titanium nitride (TiN). 청구항 7에 있어서,
상기 제 1 유전막은 고유전막으로, 질화막, SI3N4, ZrO2, La2O3, AlO2, Ta2O5, Gd2O3 및 이들의 조합 중 선택된 일군을 포함하는 것을 특징으로 하는 반도체 소자.The method of claim 7,
The first dielectric layer is a high-k dielectric layer, and includes a group selected from a nitride layer, SI 3 N 4 , ZrO 2 , La 2 O 3 , AlO 2 , Ta 2 O 5 , Gd 2 O 3, and a combination thereof. Semiconductor device. 청구항 7에 있어서,
상기 측벽전극은 실리사이드(silicide)막인 것을 특징으로 하는 반도체 소자.The method of claim 7,
And the sidewall electrode is a silicide film. 청구항 7에 있어서,
상기 제 2 유전막은 산화막 또는 질화막인 것을 특징으로 하는 반도체 소자.The method of claim 7,
And the second dielectric film is an oxide film or a nitride film. 하부전극 콘택플러그를 포함하는 반도체 기판상에 하부전극 홀을 형성하는 단계;
상기 하부전극 홀의 표면에 금속층을 형성하는 단계;
상기 금속층이 실리사이드막으로 변하는 단계;
상기 실리사이드막 표면에 고유전막을 형성하는 단계;
상기 고유전막 표면에 보호막을 형성하는 단계;
상기 하부전극 콘택플러그가 노출될 때까지 상기 고유전막 및 상기 보호막을 에치백하는 단계;
상기 하부전극 콘택플러그 및 상기 고유전막 상부에 하부 전극을 형성하는 단계; 및
상기 하부 전극 상부에 유전막 및 상부 전극을 형성하는 단계
를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.Forming a lower electrode hole on a semiconductor substrate including a lower electrode contact plug;
Forming a metal layer on a surface of the lower electrode hole;
Changing the metal layer to a silicide film;
Forming a high dielectric film on the surface of the silicide layer;
Forming a protective film on the surface of the high dielectric film;
Etching back the high dielectric layer and the protective layer until the lower electrode contact plug is exposed;
Forming a lower electrode on the lower electrode contact plug and the high dielectric layer; And
Forming a dielectric layer and an upper electrode on the lower electrode
And forming a second insulating film on the semiconductor substrate. 청구항 13에 있어서,
상기 하부전극 홀을 형성하는 단계는,
상기 반도체 기판상에 몰드 물질을 형성하는 단계; 및
상기 하부전극 콘택플러그가 노출될 때까지 상기 몰드 물질을 식각하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.The method according to claim 13,
Forming the lower electrode hole,
Forming a mold material on the semiconductor substrate; And
Etching the mold material until the lower electrode contact plug is exposed. 청구항 13에 있어서,
상기 몰드 물질은 실리콘(Si)을 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.The method according to claim 13,
Wherein the mold material comprises silicon (Si). 청구항 13에 있어서,
상기 금속층은 니켈(Ni), 코발트(Co) 또는 티타늄(Ti)을 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.The method according to claim 13,
The metal layer is a method of manufacturing a semiconductor device, characterized in that it comprises nickel (Ni), cobalt (Co) or titanium (Ti). 청구항 13에 있어서,
상기 실리사이드막으로 변하는 단계는
열처리(thermal process) 공정에 의하여 상기 금속층 및 몰드 물질이 서로 반응하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법. The method according to claim 13,
The step of changing into the silicide film
And a step of reacting the metal layer and the mold material with each other by a thermal process. 청구항 13에 있어서,
상기 실리사이드막을 형성한 후, 상기 하부전극 콘택 플러그가 노출될 때까지 남은 상기 금속층은 클리닝 공정으로 제거되는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법. The method according to claim 13,
After forming the silicide layer, the metal layer remaining until the lower electrode contact plug is exposed is removed by a cleaning process. 청구항 13에 있어서,
상기 고유전막은 질화막, SI3N4, ZrO2, La2O3, AlO2, Ta2O5, Gd2O3 및 이들의 조합 중 선택된 일군을 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.The method according to claim 13,
The high dielectric film is a semiconductor device manufacturing method comprising a group selected from the nitride film, SI 3 N 4 , ZrO 2 , La 2 O 3 , AlO 2 , Ta 2 O 5 , Gd 2 O 3 and combinations thereof . 청구항 13에 있어서,
상기 보호막은 산화막 또는 질화막으로 형성된 것을 특징으로 하는 반도체 소자의 제조 방법.The method according to claim 13,
The protective film is a semiconductor device manufacturing method characterized in that formed of an oxide film or a nitride film. 청구항 13에 있어서,
상기 고유전막 및 상기 보호막을 에치백하는 단계 이후,
상기 보호막을 제거하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.The method according to claim 13,
After etching back the high dielectric film and the protective film,
The method of manufacturing a semiconductor device further comprising the step of removing the protective film. 청구항 13에 있어서,
상기 하부전극은 필라(Pillar) 구조인 것을 특징으로 하는 반도체 소자의 제조 방법.The method according to claim 13,
The lower electrode is a method of manufacturing a semiconductor device, characterized in that the pillar (Pillar) structure. 청구항 13에 있어서,
상기 하부전극은 티타늄(Ti) 및 티타늄질화막(TiN)의 적층 구조로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.The method according to claim 13,
The lower electrode is a semiconductor device manufacturing method, characterized in that formed in a laminated structure of titanium (Ti) and titanium nitride film (TiN). 청구항 13에 있어서,
상기 유전막은 산화막 또는 질화막인 것을 특징으로 하는 반도체 소자의 제조 방법.The method according to claim 13,
And the dielectric film is an oxide film or a nitride film. 청구항 13에 있어서,
상기 하부전극을 형성하는 단계 이후,
상기 고유전막 및 상기 실리사이드막이 노출될 때까지 상기 하부전극을 에치백(etchback)하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.The method according to claim 13,
After forming the lower electrode,
And etching back the lower electrode until the high-k dielectric layer and the silicide layer are exposed.
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