KR20110008491A - Input buffer circuit of semiconductor memory apparatus - Google Patents

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Abstract

PURPOSE: An input buffer circuit of a semiconductor memory device is provided to improve the operation reliability of a semiconductor memory device by normally operating regardless of the level variation of a reference voltage and an external voltage. CONSTITUTION: A first buffering unit(100-2) comprises a voltage drop unit and a voltage applying unit. The voltage drop unit decreases the voltage level of a first comparison signal and a second comparison signal in response to the voltage level of the reference voltage and the input signal. The voltage applying unit increases the voltage level of the first and second comparison signals in response to the reference voltage and the second comparison signal. A second buffering unit(300-2) generates the output signal by comparing the voltage level of the first comparison signal with the voltage level of the input signal.

Description

반도체 메모리 장치의 입력 버퍼 회로{Input Buffer Circuit of Semiconductor Memory Apparatus}Input buffer circuit of semiconductor memory device

본 발명은 반도체 메모리 장치에 관한 것으로서, 특히 반도체 메모리 장치의 입력 버퍼 회로에 관한 것이다.The present invention relates to a semiconductor memory device, and more particularly, to an input buffer circuit of a semiconductor memory device.

일반적으로 입력 버퍼 회로는 도 1에 도시된 바와 같이, 제 1 버퍼링부(10), 및 제 2 버퍼링부(20)를 포함한다.In general, as shown in FIG. 1, the input buffer circuit includes a first buffering unit 10 and a second buffering unit 20.

상기 제 1 버퍼링부(10)는 입력 신호(in)의 전압과 기준 전압(Vref)의 레벨을 비교하여 제 1 및 제 2 비교 신호(com_s1, com_s2)를 생성한다. 예를 들어, 상기 제 1 버퍼링부(10)는 상기 입력 신호(in)의 전압 레벨이 상기 기준 전압(Vref)의 레벨보다 높을 경우 상기 제 1 비교 신호(com_s1)의 전압 레벨을 상기 제 2 비교 신호(com_s2)의 전압 레벨보다 낮게 생성한다. 또한 상기 제 1 버퍼링부(10)는 상기 입력 신호(in)의 전압 레벨이 상기 기준 전압(Verf)의 레벨보다 낮은 경우 상기 제 1 비교 신호(com_s1)의 전압 레벨을 상기 제 2 비교 신호(com_s2)의 전압 레벨보다 높게 생성한다.The first buffering unit 10 generates the first and second comparison signals com_s1 and com_s2 by comparing the voltage of the input signal in with the level of the reference voltage Vref. For example, the first buffering unit 10 compares the voltage level of the first comparison signal com_s1 when the voltage level of the input signal in is higher than the level of the reference voltage Vref. It generates lower than the voltage level of the signal com_s2. Also, when the voltage level of the input signal in is lower than that of the reference voltage Verf, the first buffering unit 10 sets the voltage level of the first comparison signal com_s1 to the second comparison signal com_s2. Produce higher than the voltage level.

상기 제 2 버퍼링부(20)는 상기 제 1 비교 신호(com_s1)와 상기 제 2 비교 신호(com_s2)의 전압 레벨을 비교하여 출력 신호(out)를 생성한다. 예를 들어, 상기 제 2 버퍼링부(20)는 상기 제 1 비교 신호(com_s1)의 전압 레벨이 상기 제 2 비교 신호(com_s2)의 전압 레벨보다 높으면 로우 레벨의 상기 출력 신호(out)를 출력한다. 또한 상기 제 2 버퍼링부(20)는 상기 제 1 비교 신호(com_s1)의 전압 레벨이 상기 제 2 비교 신호(com_s2)의 전압 레벨보다 낮으면 하이 레벨의 상기 출력 신호(out)를 출력한다. The second buffering unit 20 generates an output signal out by comparing the voltage level of the first comparison signal com_s1 and the second comparison signal com_s2. For example, the second buffering unit 20 outputs the low level output signal out when the voltage level of the first comparison signal com_s1 is higher than the voltage level of the second comparison signal com_s2. . The second buffering unit 20 outputs the high level output signal out when the voltage level of the first comparison signal com_s1 is lower than the voltage level of the second comparison signal com_s2.

이와 같이 구성된 일반적인 입력 버퍼 회로는 제 1 버퍼링부(10)에 입력되는 상기 기준 전압(Vref)의 노이즈(noise)에 취약하다. 예를 들어, 상기 기준 전압(Vref)의 레벨이 타겟 레벨보다 높아지면 상기 제 2 비교 신호(com_s2)의 전압 레벨이 낮아진다. 상기 제 2 비교 신호(com_s2)의 전압 레벨이 낮아짐으로 인하여 상기 제 1 비교 신호(com_s1)의 전압 레벨은 상기 제 2 비교 신호(com_s2)의 전압 레벨보다 높아진다. 결국, 상기 출력 신호(out)는 상기 입력 신호(in)의 전압 레벨 변화에 의해 전압 레벨이 변해야 하지만 상기 출력 신호(out)는 항상 로우 레벨로 고정되어 버리는 문제점이 발생한다. 한편, 상기 기준 전압(Vref)의 레벨이 타겟 레벨보다 낮아지면 상기 출력 신호(out)의 전압 레벨은 하이 레벨로 고정될 수 있다. 즉, 상기 제 1 버퍼링부(10)에서 상기 기준 전압(Vref)의 노이즈를 증폭한 제 2 비교 신호(com_s2)와 상기 제 1 비교 신호(com_s1)를 상기 제 2 버퍼링부(20)에서 비교함으로 상기 출력 신호(out)의 레벨이 고정되는 문제점이 발생한다.The general input buffer circuit configured as described above is vulnerable to noise of the reference voltage Vref input to the first buffering unit 10. For example, when the level of the reference voltage Vref is higher than the target level, the voltage level of the second comparison signal com_s2 is lowered. As the voltage level of the second comparison signal com_s2 is lowered, the voltage level of the first comparison signal com_s1 is higher than the voltage level of the second comparison signal com_s2. As a result, the output signal (out) has to change the voltage level due to the change in the voltage level of the input signal (in), but the output signal (out) is always fixed to a low level causes a problem. Meanwhile, when the level of the reference voltage Vref is lower than the target level, the voltage level of the output signal out may be fixed to a high level. That is, by comparing the second comparison signal com_s2 and the first comparison signal com_s1 obtained by amplifying the noise of the reference voltage Vref by the first buffering unit 10 in the second buffering unit 20. There is a problem that the level of the output signal (out) is fixed.

도 2에 도시된 입력 버퍼 회로는 기준 전압의 노이즈 영향을 받지 않도록 설계된 일반적인 입력 버퍼 회로로서 도 1과 마찬가지로 제 1 버퍼링부(10-1), 및 제 2 버퍼링부(20-1)를 포함한다.. The input buffer circuit shown in FIG. 2 is a general input buffer circuit designed to not be affected by noise of a reference voltage, and includes a first buffering unit 10-1 and a second buffering unit 20-1 as in FIG. 1. ..

제 1 버퍼링부(10-1)는 기준 전압(Vref)과 상기 입력 신호(in)의 전압 레벨을 비교하여 비교 신호(com_s)를 생성한다. 예를 들어, 상기 제 1 버퍼링부(10-1)는 상기 입력 신호(in)의 전압 레벨이 상기 기준 전압(Vref)의 레벨보다 높으면 상기 입력 신호(in)의 전압 레벨이 상기 기준 전압(Vref)의 레벨보다 낮을 때보다 더 낮은 레벨의 상기 비교 신호(com_s)를 생성한다. 한편, 상기 제 1 버퍼링부(10-1)는 상기 입력 신호(in)의 전압 레벨이 상기 기준 전압(Vref)의 레벨보다 낮으면 상기 입력 신호(in)의 전압 레벨이 상기 기준 전압(Vref)의 레벨보다 높을 때보다 더 높은 레벨의 상기 비교 신호(com_s)를 생성한다. The first buffering unit 10-1 generates a comparison signal com_s by comparing the reference voltage Vref with the voltage level of the input signal in. For example, when the voltage level of the input signal in is higher than the level of the reference voltage Vref, the first buffering unit 10-1 may set the voltage level of the input signal in to the reference voltage Vref. The comparison signal com_s is generated at a level lower than when the level is lower than. Meanwhile, when the voltage level of the input signal in is lower than the level of the reference voltage Vref, the first buffering unit 10-1 may have a voltage level of the input voltage in the reference voltage Vref. The comparison signal com_s is generated at a higher level than when the level is higher than.

제 2 버퍼링부(20-1)는 상기 입력 신호(in)와 상기 비교 신호(com_s)의 전압 레벨을 비교하여 출력 신호(out)를 생성한다. 예를 들어, 상기 제 2 버퍼링부(20-1)는 상기 입력 신호(in)의 전압 레벨이 상기 비교 신호(com_s)의 전압 레벨보다 높을 경우 하이 레벨의 상기 출력 신호(out)를 출력한다. 상기 제 2 버퍼링부(20-1)는 상기 입력 신호(in)의 전압 레벨이 상기 비교 신호(com_s)의 전압 레벨보다 낮을 경우 로우 레벨의 상기 출력 신호(out)를 출력한다. The second buffering unit 20-1 generates an output signal out by comparing the input signal in with the voltage level of the comparison signal com_s. For example, the second buffering unit 20-1 outputs the high level output signal out when the voltage level of the input signal in is higher than the voltage level of the comparison signal com_s. The second buffering unit 20-1 outputs the output signal out at a low level when the voltage level of the input signal in is lower than the voltage level of the comparison signal com_s.

이와 같이 구성된 도 2의 입력 버퍼 회로는 도 1에 도시된 입력 버퍼 회로보다 기준 전압(Vref)의 노이즈에 둔감하다. 왜냐하면 상기 제 1 버퍼링부(10-1)는 도 1에 도시된 제 1 버퍼링부(10)와는 달리 기준 전압(Vref)의 영향을 받는 제 2 비교 신호(com_s2)를 생성하지 않을 뿐만 아니라, 상기 제 2 버퍼링부(20-1) 또한 상기 입력 신호(in)와 상기 비교 신호(com_s)만을 입력 받기 때문에 기준 전 압(Vref)의 노이즈를 증폭시키지 않는다. The input buffer circuit of FIG. 2 configured as described above is insensitive to noise of the reference voltage Vref than the input buffer circuit of FIG. 1. Because the first buffering unit 10-1 does not generate the second comparison signal com_s2 influenced by the reference voltage Vref, unlike the first buffering unit 10 shown in FIG. Since the second buffering unit 20-1 also receives only the input signal in and the comparison signal com_s, the second buffering unit 20-1 does not amplify the noise of the reference voltage Vref.

하지만 도 2에 도시된 입력 버퍼 회로는 외부 전압(VDD)의 레벨 변화에 취약하다. 상기 제 1 버퍼링부(10-1)에서 출력되는 상기 비교 신호(com_s)의 전압 레벨은 바이어스 전압(Bias) 레벨에 반비례한다. 즉, 상기 바이어스 전압(Bias)은 트랜지스터(N7)의 턴온 정도를 조절하는 전압으로, 상기 바이어스 전압(Bias) 레벨이 높아지면 상기 트랜지스터(N7)의 턴온 정도가 커져 저항 소자(R3)와 트랜지스터(N8)가 연결된 노드 전압 레벨 즉, 상기 비교 신호(com_s)의 전압 레벨을 낮춘다. 상기 바이어스 전압(Bias) 레벨은 외부 전압(VDD)의 레벨에 비례하여 상승한다. 결국, 상기 외부 전압(VDD)의 레벨이 높아지면 상기 바이어스 전압(Bias)의 레벨이 상승하고, 전압 레벨이 상승된 상기 바이어스 전압(Bias)으로 인해 상기 비교 신호(com_s)의 전압 레벨이 낮아진다. 상기 제 2 버퍼링부(20-1)는 낮은 레벨의 상기 비교 신호(com_s)와 상기 입력 신호(in)의 전압 레벨을 비교하여 상기 출력 신호(out)의 전압 레벨을 결정함으로, 상기 출력 신호(out)의 전압 레벨은 하이 레벨로 고정될 수 있는 문제점이 발생한다.However, the input buffer circuit shown in FIG. 2 is vulnerable to the level change of the external voltage VDD. The voltage level of the comparison signal com_s output from the first buffering unit 10-1 is inversely proportional to the bias voltage bias level. That is, the bias voltage bias is a voltage for controlling the turn-on degree of the transistor N7. When the bias voltage bias level is increased, the turn-on degree of the transistor N7 is increased, so that the resistance element R3 and the transistor ( The node voltage level connected to N8), that is, the voltage level of the comparison signal com_s is lowered. The bias voltage bias level increases in proportion to the level of the external voltage VDD. As a result, when the level of the external voltage VDD is increased, the level of the bias voltage Bis is increased, and the voltage level of the comparison signal com_s is lowered due to the bias voltage Bis having the increased voltage level. The second buffering unit 20-1 determines the voltage level of the output signal out by comparing the low level of the comparison signal com_s with the voltage level of the input signal in. The problem arises that the voltage level of out) can be fixed at a high level.

본 발명은 상술한 문제점을 해결하기 위하여 안출된 것으로, 기준 전압과 외부 전압의 레벨 변화와는 무관하게 정상적으로 동작할 수 있는 입력 버퍼 회로를 제공함에 그 목적이 있다.SUMMARY OF THE INVENTION The present invention has been made to solve the above-described problem, and an object thereof is to provide an input buffer circuit that can operate normally regardless of the level change of a reference voltage and an external voltage.

본 발명의 실시예에 따른 반도체 메모리 장치의 입력 버퍼 회로는 기준 전압과 입력 신호의 전압 레벨에 응답하여 제 1 비교 신호 및 제 2 비교 신호의 전압 레벨을 낮추는 전압 강하부, 및 상기 기준 전압과 상기 제 2 비교 신호의 전압 레벨에 응답하여 상기 제 1 및 제 2 비교 신호의 전압 레벨을 높이는 전압 인가부를 포함하는 제 1 버퍼링부, 및 상기 제 1 비교 신호 및 상기 입력 신호의 전압 레벨을 비교하여 출력 신호를 생성하는 제 2 버퍼링부를 포함한다.An input buffer circuit of a semiconductor memory device according to an exemplary embodiment of the present invention may include a voltage drop unit for lowering a voltage level of a first comparison signal and a second comparison signal in response to a reference voltage and a voltage level of an input signal, and the reference voltage and the reference voltage. A first buffering unit including a voltage applying unit for raising a voltage level of the first and second comparison signals in response to a voltage level of a second comparison signal, and outputting a voltage level between the first comparison signal and the input signal And a second buffering unit generating a signal.

본 발명의 다른 실시예에 따른 반도체 메모리 장치의 입력 버퍼 회로는 외부 전압을 인가 받아 제 1 비교 신호 및 제 2 비교 신호의 전압 레벨을 상승시키는 저항부, 및 입력 신호와 기준 전압 레벨에 응답하여 상기 제 1 및 제 2 비교 신호의 전압 레벨을 낮추며, 상기 기준 전압과 상기 제 2 비교 신호의 전압 레벨 차에 응답하여 상기 제 1 및 제 2 비교 신호의 전압 레벨이 낮아지는 정도를 제어하는 전압 강하부를 포함하는 제 1 버퍼링부, 및 상기 제 1 비교 신호 및 상기 입력 신호의 전압 레벨을 비교하여 출력 신호를 생성하는 제 2 버퍼링부를 포함한다.An input buffer circuit of a semiconductor memory device according to another exemplary embodiment of the present invention may include a resistor unit configured to increase an voltage level of a first comparison signal and a second comparison signal by receiving an external voltage, and in response to the input signal and a reference voltage level. A voltage drop that lowers the voltage levels of the first and second comparison signals and controls a degree that the voltage levels of the first and second comparison signals are lowered in response to the difference between the voltage levels of the reference voltage and the second comparison signal. And a second buffering unit configured to generate an output signal by comparing the voltage levels of the first comparison signal and the input signal.

본 발명에 따른 반도체 메모리 장치의 입력 버퍼 회로는 기준 전압과 외부 전압의 레벨 변화와는 무관하게 정상적인 동작 수행이 가능함으로 반도체 메모리 장치의 동작 신뢰성을 높이는 효과가 있다. The input buffer circuit of the semiconductor memory device according to the present invention can perform a normal operation irrespective of the level change of the reference voltage and the external voltage, thereby increasing the reliability of the operation of the semiconductor memory device.

본 발명의 실시예에 따른 반도체 메모리 장치의 입력 버퍼 회로는 도 3에 도시된 바와 같이, 제 1 버퍼링부(100-2), 및 제 2 버퍼링부(300-2)를 포함한다.The input buffer circuit of the semiconductor memory device according to the embodiment of the present invention includes a first buffering unit 100-2 and a second buffering unit 300-2 as shown in FIG. 3.

상기 제 1 버퍼링부(100-2)는 기준 전압(Vref)과 입력 신호(in)의 전압 레벨에 응답하여 제 1 비교 신호(com_s1) 및 제 2 비교 신호(com_s2)의 전압 레벨을 낮추는 전압 강하부(110-2), 및 상기 기준 전압(Vref)과 상기 제 2 비교 신호(com_s2)의 전압 레벨에 응답하여 상기 제 1 및 제 2 비교 신호(com_s1, com_s2)의 전압 레벨을 높이는 전압 인가부(120-2)를 포함한다.The first buffering unit 100-2 lowers the voltage levels of the first comparison signal com_s1 and the second comparison signal com_s2 in response to the voltage levels of the reference voltage Vref and the input signal in. The voltage applying unit for increasing the voltage levels of the first and second comparison signals com_s1 and com_s2 in response to the lower level 110-2 and the voltage levels of the reference voltage Vref and the second comparison signal com_s2. (120-2).

상기 제 2 버퍼링부(300-2)는 상기 제 1 비교 신호(com_s1) 및 상기 입력 신호(in)의 전압 레벨을 비교하여 출력 신호(out)를 생성한다.The second buffering unit 300-2 generates an output signal out by comparing the voltage level of the first comparison signal com_s1 and the input signal in.

상기 전압 강하부(110-2)는 상기 입력 신호(in)의 전압 레벨이 상기 기준 전압(Vref) 레벨보다 높을 경우 상기 제 1 비교 신호(com_s1)의 전압 레벨을 상기 제 2 비교 신호(com_s2)의 전압 레벨보다 더 낮추며, 상기 입력 신호(in)의 전압 레벨이 상기 기준 전압(Vref) 레벨보다 낮을 경우 상기 제 2 비교 신호(com_s2)의 전압 레벨을 상기 제 1 비교 신호(com_s1)의 전압 레벨보다 더 낮춘다.The voltage drop unit 110-2 may set the voltage level of the first comparison signal com_s1 when the voltage level of the input signal in is higher than the reference voltage Vref level. The voltage level of the second comparison signal com_s2 is lower than the voltage level of the first comparison signal com_s1 when the voltage level of the input signal in is lower than the reference voltage Vref level. Lower than

상기 전압 강하부(110-2)는 제 1 및 제 3 트랜지스터(N31, N32, N33)를 포함한다. 상기 제 1 트랜지스터(N31)는 게이트에 상기 입력 신호(in)를 입력 받는다. 상기 제 2 트랜지스터(N32)는 게이트에 상기 기준 전압(Vref)을 인가 받는다. 상기 제 3 트랜지스터(N33)는 게이트에 바이어스 전압(Bias)을 인가 받고 드레인에 상기 제 1 및 제 2 트랜지스터(N31, N32)의 소오스가 공통 연결된 노드가 연결되며 소오스에 접지단(VSS)이 연결된다.The voltage drop unit 110-2 includes first and third transistors N31, N32, and N33. The first transistor N31 receives the input signal in at a gate thereof. The second transistor N32 receives the reference voltage Vref at a gate thereof. The third transistor N33 receives a bias voltage Bias at a gate thereof, a node connected to a source of the first and second transistors N31 and N32 is connected to a drain, and a ground terminal VSS is connected to the source. do.

상기 전압 인가부(120-2)는 상기 제 2 비교 신호(com_s2)의 전압 레벨이 상기 기준 전압(Vref) 레벨보다 낮을 경우 상기 제 2 비교 신호(com_s2)의 전압 레벨이 상기 기준 전압(Vref) 레벨보다 높을 경우보다 상기 제 1 및 제 2 비교 신호(com_s1, com_s2)의 전압 레벨을 더 높인다.When the voltage level of the second comparison signal com_s2 is lower than the reference voltage Vref level, the voltage applying unit 120-2 may set the voltage level of the second comparison signal com_s2 to the reference voltage Vref. The voltage level of the first and second comparison signals com_s1 and com_s2 is higher than the level.

상기 전압 인가부(120-2)는 비교부(com) 및 가변 저항부(121-2)를 포함한다.The voltage applying unit 120-2 includes a comparison unit com and a variable resistor unit 121-2.

상기 비교부(com)는 상기 제 2 비교 신호(com_s2)와 상기 기준 전압(Vref) 레벨을 비교하여 제어 신호(ctrl)를 생성한다. 예를 들어, 상기 비교부(com)는 상기 제 2 비교 신호(com_s2)가 상기 기준 전압(Vref) 레벨보다 높을 경우 상기 제어 신호(ctrl)의 전압 레벨을 높인다. 또한, 상기 비교부(com)는 상기 제 2 비교 신호(com_s2)가 상기 기준 전압(Vref) 레벨보다 낮을 경우 상기 제어 신호(ctrl)의 전압 레벨을 낮춘다. The comparison unit com generates a control signal ctrl by comparing the second comparison signal com_s2 with the reference voltage level Vref. For example, the comparator com increases the voltage level of the control signal ctrl when the second comparison signal com_s2 is higher than the reference voltage Vref. In addition, the comparator com lowers the voltage level of the control signal ctrl when the second comparison signal com_s2 is lower than the reference voltage Vref.

상기 가변 저항부(121-2)는 상기 제어 신호(ctrl)의 전압 레벨에 응답하여 저항 레벨이 가변된다. 예를 들어, 상기 가변 저항부(121-2)는 상기 제어 신호(ctrl)의 전압 레벨이 높아지면 저항 레벨이 높아지고, 상기 제어 신호(ctrl)의 전압 레벨이 낮아지면 저항 레벨이 낮아진다. 이때, 상기 가변 저항부(121-2)는 일단에 외부 전압(VDD)을 인가 받고 타단은 상기 제 1 및 제 2 비교 신호(com_s1, com_s2)의 전압 레벨을 높이도록 연결된다.The variable resistor unit 121-2 has a variable resistance level in response to the voltage level of the control signal ctrl. For example, when the voltage level of the control signal ctrl is increased, the variable resistor unit 121-2 increases the resistance level, and when the voltage level of the control signal ctrl is lowered, the resistance level is lowered. In this case, the variable resistor unit 121-2 is applied with an external voltage VDD at one end thereof, and the other end thereof is connected to increase the voltage levels of the first and second comparison signals com_s1 and com_s2.

상기 가변 저항부(121-2)는 가변 저항 소자로서 제 4 및 제 5 트랜지스터(P31, P32)를 포함한다. 상기 제 4 트랜지스터(P31)는 게이트에 상기 제어 신호(ctrl)를 입력 받으며 소오스에 외부 전압(VDD)을 인가 받고, 드레인에 상기 제 1 트랜지스터(N31)의 드레인에 연결된다. 상기 제 5 트랜지스터(P32)는 게이트에 상기 제어 신호(ctrl)를 입력 받으며 소오스에 외부 전압(VDD)을 인가 받고 드레인에 상기 제 2 트랜지스터(N32)의 드레인에 연결된다. 이때, 상기 제 4 트랜지스터(P31)와 상기 제 1 트랜지스터(N31)가 연결된 노드에서 상기 제 1 비교 신호(com_s1)가 생성되며, 상기 제 5 트랜지스터(P32)와 상기 제 2 트랜지스터(N32)가 연결된 노드에서 상기 제 2 비교 신호(com_s2)가 생성된다.The variable resistor unit 121-2 includes fourth and fifth transistors P31 and P32 as variable resistor elements. The fourth transistor P31 receives the control signal ctrl at a gate, receives an external voltage VDD from a source, and is connected to a drain of the first transistor N31 at a drain. The fifth transistor P32 receives the control signal ctrl at a gate, receives an external voltage VDD from a source, and is connected to a drain of the second transistor N32 at a drain. In this case, the first comparison signal com_s1 is generated at the node where the fourth transistor P31 and the first transistor N31 are connected, and the fifth transistor P32 and the second transistor N32 are connected. The second comparison signal com_s2 is generated at the node.

상기 제 2 버퍼링부(300-2)는 제 6 내지 제 10 트랜지스터(P33, P34, N34, N35, N36)를 포함한다. 상기 제 6 트랜지스터(P33)는 소오스에 외부 전압(VDD)을 인가 받고, 게이트와 드레인이 연결된다. 상기 제 7 트랜지스터(P34)는 소오스에 외부 전압(VDD)을 인가 받고 게이트에 상기 제 6 트랜지스터(P33)의 게이트가 연결된다. 상기 제 8 트랜지스터(N34)는 게이트에 상기 입력 신호(in)를 입력 받고 드레인에 상기 제 6 트랜지스터(P33)의 드레인이 연결된다. 상기 제 9 트랜지스터(N35)는 게이트에 상기 제 1 비교 신호(com_s1)를 입력 받으며 드레인에 상기 제 7 트랜지스터(P34)의 드레인이 연결된다. 상기 제 10 트랜지스터(N36)는 게이트에 바이어스 전압(Bias)을 인가 받고 드레인에 상기 제 8 및 제 9 트랜지스터(N34, N35)의 소오스가 공통 연결된 노드가 연결되고, 소오스에 접지단(VSS)이 연결된다. 이때, 상기 제 7 트랜지스터(P34)와 상기 제 9 트랜지스터(N35)가 연결된 노드에서 상기 출력 신호(out)가 출력된다.The second buffering unit 300-2 includes sixth to tenth transistors P33, P34, N34, N35, and N36. The sixth transistor P33 receives an external voltage VDD from a source, and has a gate and a drain connected thereto. The seventh transistor P34 receives an external voltage VDD from a source and is connected to a gate of the sixth transistor P33. The eighth transistor N34 receives the input signal in at a gate thereof, and a drain of the sixth transistor P33 is connected to a drain thereof. The ninth transistor N35 receives the first comparison signal com_s1 at a gate thereof, and a drain of the seventh transistor P34 is connected to a drain thereof. The tenth transistor N36 receives a bias voltage Bias at a gate thereof, and a node having a common source connected to the eighth and ninth transistors N34 and N35 connected to a drain thereof, and a ground terminal VSS connected to the source. Connected. In this case, the output signal out is output from the node to which the seventh transistor P34 and the ninth transistor N35 are connected.

이와 같이 구성된 본 발명의 실시예에 따른 반도체 메모리 장치의 입력 버퍼 회로는 다음과 같이 동작한다.The input buffer circuit of the semiconductor memory device according to the embodiment configured as described above operates as follows.

전압 강하부(110-2)는 입력 신호(in)의 전압 레벨이 기준 전압(Vref) 레벨보다 낮아지면 제 2 비교 신호(com_s2)의 전압 레벨을 제 1 비교 신호(com_s1)의 전압 레벨보다 낮춘다. 또한 상기 전압 강하부(110-2)는 상기 입력 신호(in)의 전압 레벨이 상기 기준 전압(Vref) 레벨보다 높아지면 상기 제 1 비교 신호(com_s1)의 전압 레벨을 상기 제 2 비교 신호(com_s2)의 전압 레벨보다 낮춘다. When the voltage level of the input signal in is lower than the reference voltage Vref level, the voltage drop unit 110-2 lowers the voltage level of the second comparison signal com_s2 below the voltage level of the first comparison signal com_s1. . In addition, when the voltage level of the input signal in becomes higher than the reference voltage Vref level, the voltage drop unit 110-2 sets the voltage level of the first comparison signal com_s1 to the second comparison signal com_s2. Lower than the voltage level.

비교부(com)는 상기 제 2 비교 신호(com_s2)의 전압 레벨이 상기 기준 전압(Vref) 레벨보다 높아지면 제어 신호(ctrl)의 전압 레벨을 높이고, 상기 제 2 비교 신호(com_s2)의 전압 레벨이 상기 기준 전압(Vref) 레벨보다 낮아지면 상기 제어 신호(ctrl)의 전압 레벨을 낮춘다. The comparator com increases the voltage level of the control signal ctrl when the voltage level of the second comparison signal com_s2 is higher than the reference voltage Vref, and increases the voltage level of the second comparison signal com_s2. When the level is lower than the reference voltage Vref, the voltage level of the control signal ctrl is lowered.

가변 저항부(121-2)는 상기 제어 신호(ctrl)의 전압 레벨에 따라 저항 레벨이 제어하여, 상기 제 1 및 제 2 비교 신호(com_s1, com_s2)의 전압 레벨이 높아지는 정도를 조절한다. 예를 들어, 상기 가변 저항부(121-2)는 상기 제어 신호(ctrl)의 전압 레벨이 낮아지면 상기 제어 신호(ctrl)의 전압 레벨이 높을 때보다 상기 제 1 및 제 2 비교 신호(com_s1, com_s2)의 전압 레벨이 더 높아지도록 한다.The variable resistor unit 121-2 controls the resistance level according to the voltage level of the control signal ctrl to adjust the degree of increasing the voltage levels of the first and second comparison signals com_s1 and com_s2. For example, when the voltage level of the control signal ctrl is low, the variable resistor unit 121-2 may compare the first and second comparison signals com_s1, when the voltage level of the control signal ctrl is high. The voltage level of com_s2) is made higher.

상기 전압 강하부(110-2)는 외부 전압(VDD) 레벨 상승으로 인해 바이어스 전압(Bias) 레벨이 높아지면, 상기 제 1 및 제 2 비교 신호(com_s1, com_s2)의 전압 레벨을 설정된 레벨보다 낮춘다. 하지만, 상기 비교부(com)와 상기 가변 저항부(121-2)를 포함하는 전압 인가부(120-2)는 상기 제 2 비교 신호(com_s2)가 상기 기준 전압(Vref) 레벨보다 낮아지면 상기 제 2 비교 신호(com_s2)가 상기 기준 전압(Vref) 레벨보다 높을 때보다 상기 제 1 및 제 2 비교 신호(com_s1, com_s2)의 전압 레벨을 더 높이도록 동작한다. The voltage drop unit 110-2 lowers the voltage levels of the first and second comparison signals com_s1 and com_s2 when the bias voltage is increased due to an increase in the external voltage VDD level. . However, when the second comparison signal com_s2 is lower than the reference voltage Vref level, the voltage applying unit 120-2 including the comparator com and the variable resistor 121-2 is lower than the reference voltage Vref. The voltage level of the first and second comparison signals com_s1 and com_s2 is higher than when the second comparison signal com_s2 is higher than the reference voltage Vref.

따라서, 본 발명의 실시예에 따른 반도체 메모리 장치의 입력 버퍼 회로는 외부 전압(VDD) 레벨이 높아지더라도, 설정된 레벨의 제 1 및 제 2 비교 신호(com_s1, com_s2)를 생성할 수 있다. 결국, 본 발명의 실시예에 따른 입력 버퍼 회로는 외부 전압(VDD) 레벨 상승에도 설정된 레벨의 제 1 비교 신호(com_s1)와 입력 신호(in)의 전압 레벨을 비교하여 정상적인 출력 신호(out)를 생성할 수 있다.Therefore, the input buffer circuit of the semiconductor memory device according to the exemplary embodiment of the present invention may generate the first and second comparison signals com_s1 and com_s2 having the set level even when the external voltage VDD level becomes high. As a result, the input buffer circuit according to the embodiment of the present invention compares the voltage level of the first comparison signal com_s1 and the input signal in of the set level even when the external voltage VDD level rises, thereby obtaining a normal output signal out. Can be generated.

한편, 상기 전압 강하부(110-2)는 외부 전압(VDD) 레벨 강하로 인해 상기 바이어스 전압(Bias) 레벨이 낮아지면, 상기 제 1 및 제 2 비교 신호(com_s1, com_s2) 레벨은 상기 설정된 레벨만큼 낮추지 못한다. 하지만, 상기 전압 인가부(120-2)는 상기 제 2 비교 신호(com_s2)가 상기 기준 전압(Vref) 레벨보다 높아지면 상기 제 2 비교 신호(com_s2)가 상기 기준 전압(Vref) 레벨보다 낮을 때보다 상기 제 1 및 제 2 비교 신호(com_s1, com_s2)의 전압 레벨이 높아지는 것을 방지한다. On the other hand, when the bias voltage (Bias) level is lowered due to the external voltage (VDD) level drop, the voltage drop unit (110-2), the first and second comparison signal (com_s1, com_s2) level is the set level Not as low as However, when the second comparison signal com_s2 is higher than the reference voltage Vref level, the voltage applying unit 120-2 may be less than the level when the second comparison signal com_s2 is lower than the reference voltage Vref level. The voltage levels of the first and second comparison signals com_s1 and com_s2 are prevented from increasing.

따라서, 본 발명의 실시예에 따른 반도체 메모리 장치의 입력 버퍼 회로는 외부 전압(VDD) 레벨이 낮아지더라도, 설정된 레벨의 제 1 및 제 2 비교 신호(com_s1, com_s2)를 생성할 수 있다. 결국, 본 발명의 실시예에 따른 입력 버퍼 회로는 외부 전압(VDD) 레벨 강하에도 설정된 레벨의 제 1 비교 신호(com_s1)와 입력 신호(in)의 전압 레벨을 비교하여 정상적인 출력 신호(out)를 생성할 수 있다.Therefore, the input buffer circuit of the semiconductor memory device according to the exemplary embodiment of the present invention may generate the first and second comparison signals com_s1 and com_s2 of the set level even when the external voltage VDD level becomes low. As a result, the input buffer circuit according to the embodiment of the present invention compares the voltage level of the first comparison signal com_s1 and the input signal in of the set level even with the external voltage VDD level drop to obtain a normal output signal out. Can be generated.

본 발명의 다른 실시예에 따른 반도체 메모리 장치의 입력 버퍼 회로는 도 4에 도시된 바와 같이, 제 1 버퍼링부(100-3), 및 제 2 버퍼링부(300-3)를 포함한다.The input buffer circuit of the semiconductor memory device according to another embodiment of the present invention includes a first buffering unit 100-3 and a second buffering unit 300-3 as shown in FIG. 4.

상기 제 1 버퍼링부(100-3)는 고정 저항부(110-3) 및 전압 강하부(120-3)를 포함한다. The first buffering unit 100-3 includes a fixed resistor unit 110-3 and a voltage drop unit 120-3.

상기 고정 저항부(110-3)는 외부 전압(VDD)을 인가 받아 제 1 비교 신호(com_s1) 및 제 2 비교 신호(com_s2)의 전압 레벨을 상승시킨다. The fixed resistor unit 110-3 receives an external voltage VDD to increase the voltage level of the first comparison signal com_s1 and the second comparison signal com_s2.

상기 고정 저항부(110-3)는 제 1 및 제 2 저항 소자(R41, R42)를 포함한다.The fixed resistor unit 110-3 includes first and second resistance elements R41 and R42.

상기 제 1 저항 소자(R41)는 일단에 외부 전압(VDD)을 인가 받고, 타단에 상기 전압 강하부(120-3)가 연결된다. 상기 제 2 저항 소자(R42)는 일단에 외부 전압(VDD)을 인가 받고 타단에 상기 전압 강하부(120-3)가 연결된다. 이때, 상기 제 1 저항 소자(R41)와 상기 전압 강하부(120-3)가 연결된 노드에서 상기 제 1 비교 신호(com_s1)가 출력되고, 상기 제 2 저항 소자(R42)와 상기 전압 강하부(120-3)가 연결된 노드에서 상기 제 2 비교 신호(com_s2)가 출력된다.The first resistor R41 receives an external voltage VDD at one end thereof and is connected to the voltage drop 120-3 at the other end thereof. The second resistor element R42 is applied with an external voltage VDD at one end thereof and connected to the voltage drop unit 120-3 at the other end thereof. In this case, the first comparison signal com_s1 is output from the node where the first resistance element R41 and the voltage drop unit 120-3 are connected, and the second resistance element R42 and the voltage drop unit ( The second comparison signal com_s2 is output from the node to which 120-3 is connected.

상기 전압 강하부(120-3)는 신호 전압 강하부(121-3), 및 제어 신호 생성부(122-3)를 포함한다.The voltage drop unit 120-3 includes a signal voltage drop unit 121-3 and a control signal generator 122-3.

상기 신호 전압 강하부(121-3)는 제 1 내지 제 3 트랜지스터(N41, N42, N43)를 포함한다. 상기 제 1 트랜지스터(N41)는 입력 신호(in)의 전압 레벨에 응답하여 상기 제 1 비교 신호(com_s1)의 전압 레벨을 낮춘다. 상기 제 2 트랜지스터(N42)는 기준 전압(Vref)의 전압 레벨에 응답하여 상기 제 2 비교 신호(com_s2)의 전압 레벨을 낮춘다. 예를 들어, 상기 제 1 트랜지스터(N41)는 상기 입력 신호(in)의 전압 레벨이 높아질수록 상기 제 1 비교 신호(com_s1)의 전압 레벨을 더 낮춘다. 상기 제 2 트랜지스터(N42)는 상기 기준 전압(Vref)의 전압 레벨이 높아질수록 상기 제 2 비교 신호(com_s2)의 전압 레벨을 더 낮춘다.The signal voltage drop unit 121-3 includes first to third transistors N41, N42, and N43. The first transistor N41 lowers the voltage level of the first comparison signal com_s1 in response to the voltage level of the input signal in. The second transistor N42 lowers the voltage level of the second comparison signal com_s2 in response to the voltage level of the reference voltage Vref. For example, as the voltage level of the input signal in increases, the first transistor N41 lowers the voltage level of the first comparison signal com_s1. As the voltage level of the reference voltage Vref increases, the second transistor N42 lowers the voltage level of the second comparison signal com_s2.

상기 제 1 트랜지스터(N41)는 드레인에 상기 제 1 저항 소자(R41)의 타단이 연결되고 게이트에 상기 입력 신호(in)를 입력 받는다. 상기 제 2 트랜지스터(N42)는 드레인에 상기 제 2 저항 소자(R42)의 타단이 연결되고 게이트에 상기 기준 전압(Vref)을 인가 받는다. 상기 제 3 트랜지스터(N43)는 게이트에 바이어스 전압(Bias)을 인가받고 드레인에 상기 제 1 트랜지스터(N41)와 상기 제 2 트랜지스터(N42)의 각 소오스가 연결된 노드가 연결되며 소오스에 접지단(VSS)이 연결된다. The other end of the first resistor R41 is connected to a drain of the first transistor N41 and receives the input signal in at a gate thereof. The second transistor N42 is connected to the other end of the second resistance element R42 to a drain and receives the reference voltage Vref to a gate. The third transistor N43 receives a bias voltage Bias at a gate thereof, and a node connected to each source of the first transistor N41 and the second transistor N42 is connected to a drain thereof, and a ground terminal VSS is connected to the source. ) Is connected.

상기 제어 신호 생성부(122-3)는 상기 제 2 비교 신호(com_s2)의 전압 레벨과 상기 기준 전압(Vref) 레벨을 비교하여 제어 신호(ctrl)를 생성한다. 예를 들어, 상기 제어 신호 생성부(122-3)는 상기 제 2 비교 신호(com_s2)의 전압 레벨이 상기 기준 전압(Vref) 레벨보다 높으면 상기 제어 신호(ctrl)의 전압 레벨을 높인다. 한편, 상기 제어 신호 생성부(122-3)는 상기 제 2 비교 신호(com_s2)의 전압 레벨이 상기 기준 전압(Vref) 레벨보다 낮으면 상기 제어 신호(ctrl)의 전압 레벨을 낮춘다. 상기 제어 신호 생성부(122-3)는 일반적인 비교부(com)로 구현 가능하다. 이때, 상기 제어 신호(ctrl)는 상기 제 1 트랜지스터(N41), 상기 제 2 트랜지 스터(N42)의 백 바이어스 전압으로서 제공된다.The control signal generator 122-3 generates a control signal ctrl by comparing the voltage level of the second comparison signal com_s2 with the reference voltage level Vref. For example, the control signal generator 122-3 increases the voltage level of the control signal ctrl when the voltage level of the second comparison signal com_s2 is higher than the reference voltage Vref level. The control signal generator 122-3 lowers the voltage level of the control signal ctrl when the voltage level of the second comparison signal com_s2 is lower than the reference voltage Vref level. The control signal generator 122-3 may be implemented by a general comparator com. In this case, the control signal ctrl is provided as a back bias voltage of the first transistor N41 and the second transistor N42.

상기 제 2 버퍼링부(300-3)는 상기 입력 신호(in)와 상기 제 1 비교 신호(com_s1)의 전압 레벨을 비교하여 출력 신호(out)를 생성한다.The second buffering unit 300-3 generates an output signal out by comparing the voltage level of the input signal in with the first comparison signal com_s1.

상기 제 2 버퍼링부(300-3)는 제 4 내지 제 8 트랜지스터(P41, P42, N44, N45, N46)를 포함한다. 상기 제 4 트랜지스터(P41)는 게이트와 드레인이 연결되고 소오스에 외부 전압(VDD)을 인가 받는다. 상기 제 5 트랜지스터(P42)는 게이트에 상기 제 4 트랜지스터(P41)의 게이트가 연결되고 소오스에 외부 전압(VDD)을 인가 받는다. 상기 제 6 트랜지스터(N44)는 게이트에 상기 입력 신호(in)를 입력 받고, 드레인에 상기 제 4 트랜지스터(P41)의 드레인이 연결된다. 상기 제 7 트랜지스터(N45)는 게이트에 상기 제 1 비교 신호(com_s1)가 입력되고 드레인에 상기 제 5 트랜지스터(P42)의 드레인이 연결된다. 상기 제 8 트랜지스터(N46)는 게이트에 바이어스 전압(Bias)을 인가 받고 드레인에 상기 제 6 및 제 7 트랜지스터(N44, N45)의 각 소오스들이 공통 연결된 노드가 연결되며 소오스에 접지단(VSS)이 연결된다. 이때, 상기 제 5 트랜지스터(P42)와 상기 제 7 트랜지스터(N45)가 연결된 노드에서 상기 출력 신호(out)가 출력된다.The second buffering unit 300-3 includes fourth to eighth transistors P41, P42, N44, N45, and N46. A gate and a drain of the fourth transistor P41 are connected to each other, and an external voltage VDD is applied to the source. A gate of the fourth transistor P41 is connected to a gate of the fifth transistor P42 and an external voltage VDD is applied to a source. The sixth transistor N44 receives the input signal in at a gate thereof, and a drain of the fourth transistor P41 is connected to a drain thereof. In the seventh transistor N45, the first comparison signal com_s1 is input to a gate thereof, and a drain of the fifth transistor P42 is connected to a drain thereof. The eighth transistor N46 receives a bias voltage Bias at a gate thereof, and a node connected to the sources of the sixth and seventh transistors N44 and N45 is connected to a drain thereof, and a ground terminal VSS is connected to the source. Connected. In this case, the output signal out is output from the node to which the fifth transistor P42 and the seventh transistor N45 are connected.

이와 같이 구성된 본 발명의 다른 실시예에 따른 반도체 메모리 장치의 입력 버퍼 회로는 다음과 같이 동작한다.The input buffer circuit of the semiconductor memory device according to another embodiment of the present invention configured as described above operates as follows.

고정 저항부(110-3)는 외부 전압(VDD)을 인가 받아 제 1 및 제 2 비교 신호(com_s1, com_s2)의 전압 레벨을 상승시키도록 동작한다. The fixed resistor unit 110-3 operates to increase the voltage levels of the first and second comparison signals com_s1 and com_s2 by receiving the external voltage VDD.

신호 전압 강하부(121-3)는 입력 신호(in)의 전압 레벨이 기준 전압(Vref) 레벨보다 낮아지면 제 2 비교 신호(com_s2)의 전압 레벨을 제 1 비교 신호(com_s1)의 전압 레벨보다 낮춘다. 또한, 상기 신호 전압 강하부(121-3)는 상기 입력 신호(in)의 전압 레벨이 상기 기준 전압(Vref) 레벨보다 높아지면 제 1 비교 신호(com_s1)의 전압 레벨을 상기 제 2 비교 신호(com_s2)의 전압 레벨보다 낮춘다.When the voltage level of the input signal in is lower than the reference voltage Vref level, the signal voltage drop unit 121-3 increases the voltage level of the second comparison signal com_s2 to the voltage level of the first comparison signal com_s1. Lower. In addition, when the voltage level of the input signal in becomes higher than the reference voltage Vref level, the signal voltage drop unit 121-3 may adjust the voltage level of the first comparison signal com_s1 to the second comparison signal ( lower than the voltage level of com_s2).

비교부(com)는 상기 제 2 비교 신호(com_s2)의 전압 레벨이 상기 기준 전압(Vref) 레벨보다 높아지면 제어 신호(ctrl)의 전압 레벨을 높이고, 상기 제 2 비교 신호(com_s2)의 전압 레벨이 상기 기준 전압(Vref) 레벨보다 높아지면 상기 제어 신호(ctrl)의 전압 레벨을 낮춘다.The comparator com increases the voltage level of the control signal ctrl when the voltage level of the second comparison signal com_s2 is higher than the reference voltage Vref, and increases the voltage level of the second comparison signal com_s2. When the reference voltage Vref is higher than the level, the voltage level of the control signal ctrl is lowered.

상기 제어 신호(ctrl)의 전압 레벨이 제 1 트랜지스터(N41) 및 제 2 트랜지스터(N42)의 백 바이어스 전압으로서 제공된다. 예를 들어, 상기 제어 신호(ctrl)의 전압 레벨이 높아지면 상기 제 1 트랜지스터(N41)는 문턱 전압 레벨을 하강시켜 동일한 게이트 전압 즉, 상기 입력 신호(in)의 전압 레벨에서 자신의 드레인으로부터 소오스로 흐르는 전류의 양을 늘린다. 상기 제 2 트랜지스터(N42) 역시 상기 제어 신호(ctrl)의 전압 레벨이 높아지면 자신의 드레인으로부터 소오스로 흐르는 전류의 양을 늘린다. 한편, 상기 제어 신호(ctrl)의 전압 레벨이 낮아지면 상기 제 1 및 제 2 트랜지스터(N41, N42)의 문턱 전압 레벨이 높아져 동일한 게이트 전압 레벨에서도 각 트랜지스터(N41, N42)들은 적은 양의 전류를 흘린다. 따라서, 상기 제 1 및 제 2 트랜지스터(N41, N42)는 동일한 게이트 전압 레벨에서도 상기 제어 신호(ctrl)의 전압 레벨에 따라 상기 제 1 및 제 2 비교 신호(com_s1, com_s2)의 전압 레벨이 낮아지는 정도를 제어할 수 있다.The voltage level of the control signal ctrl is provided as a back bias voltage of the first transistor N41 and the second transistor N42. For example, when the voltage level of the control signal ctrl is increased, the first transistor N41 decreases the threshold voltage level so as to source from its drain at the same gate voltage, that is, the voltage level of the input signal in. Increase the amount of current flowing into the When the voltage level of the control signal ctrl increases, the second transistor N42 also increases the amount of current flowing from its drain to the source. On the other hand, when the voltage level of the control signal ctrl is lowered, the threshold voltage levels of the first and second transistors N41 and N42 are increased, so that each of the transistors N41 and N42 generates a small amount of current even at the same gate voltage level. Shed. Accordingly, the voltage levels of the first and second comparison signals com_s1 and com_s2 are lowered in the first and second transistors N41 and N42 according to the voltage level of the control signal ctrl even at the same gate voltage level. You can control the degree.

외부 전압(VDD) 레벨 상승으로 인해 바이어스 전압(Bias) 레벨이 높아지면 상기 제 1 비교 신호(com_s1)와 상기 제 2 비교 신호(com_s2)의 전압 레벨이 설정된 전압 레벨이하로 낮아지는 것을 방지하기 위해, 상기 제어 신호(ctrl)의 전압 레벨이 낮아져 상기 제 1 및 제 2 트랜지스터(N41, N42)의 문턱 전압 레벨을 높인다.In order to prevent the voltage level of the first comparison signal com_s1 and the second comparison signal com_s2 from falling below the set voltage level when the bias voltage Bias level increases due to an increase in the external voltage VDD level. The voltage level of the control signal ctrl is lowered to increase the threshold voltage levels of the first and second transistors N41 and N42.

또한, 외부 전압(VDD) 레벨 강하로 인해 바이어스 전압(Bias) 레벨이 낮아지면 상기 제 1 및 제 2 비교 신호(com_s1, com_s2)의 전압 레벨이 설정된 전압만큼 낮아지지 않는 것을 방지하기 위해, 상기 제어 신호(ctrl)의 전압 레벨을 높여 상기 제 1 및 제 2 트랜지스터(N41, N42)의 문턱 전압 레벨을 낮춘다.In addition, in order to prevent the voltage levels of the first and second comparison signals com_s1 and com_s2 from being lowered by the set voltage when the bias voltage Bias level is lowered due to the external voltage VDD level drop, the control. The voltage level of the signal ctrl is increased to lower the threshold voltage levels of the first and second transistors N41 and N42.

결국, 본 발명의 다른 실시예에 따른 반도체 메모리 장치의 입력 버퍼 회로는 외부 전압 레벨이 높아지거나 낮아지더라도 설정된 전압 레벨의 제 1 및 제 2 비교 신호(com_s1, com_s2)를 생성할 수 있다. 따라서, 본 발명의 다른 실시예에 따른 입력 버퍼 회로는 외부 전압(VDD) 레벨 상승에도 설정된 제 1 비교 신호(com_s1)와 입력 신호(in)의 전압 레벨을 비교하여 정상적인 출력 신호(out)를 생성할 수 있어, 본 발명은 반도체 메모리 장치의 동작 신뢰도 향상에 효과가 있다. As a result, the input buffer circuit of the semiconductor memory device according to another exemplary embodiment may generate the first and second comparison signals com_s1 and com_s2 having the set voltage level even when the external voltage level is increased or decreased. Therefore, the input buffer circuit according to another embodiment of the present invention generates a normal output signal out by comparing the voltage level of the first comparison signal com_s1 and the input signal in that are set even when the external voltage VDD level rises. The present invention is effective in improving the operation reliability of a semiconductor memory device.

도 5에 도시된 바와 같이, 제 2 비교 신호(com_2)와 기준 전압(Vref)의 전압 레벨을 비교한 제어 신호(ctrl)의 전압을 제 3 트랜지스터(N43)의 백 바이어스 전압으로서 제공하여도, 도 4에 도시한 본 발명의 다른 실시예에 따른 반도체 메모리 장치의 입력 버퍼 회로의 효과를 동일하게 얻을 수 있다. As shown in FIG. 5, even when the voltage of the control signal ctrl comparing the voltage level of the second comparison signal com_2 and the reference voltage Vref is provided as the back bias voltage of the third transistor N43, The effect of the input buffer circuit of the semiconductor memory device according to another embodiment of the present invention shown in FIG. 4 can be obtained in the same manner.

본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.As those skilled in the art to which the present invention pertains may implement the present invention in other specific forms without changing the technical spirit or essential features, the embodiments described above should be understood as illustrative and not restrictive in all aspects. Should be. The scope of the present invention is shown by the following claims rather than the detailed description, and all changes or modifications derived from the meaning and scope of the claims and their equivalents should be construed as being included in the scope of the present invention. do.

도 1은 종래 기술의 실시예에 따른 입력 버퍼 회로의 구성도,1 is a block diagram of an input buffer circuit according to an embodiment of the prior art;

도 2는 종래 기술의 다른 실시예에 따른 입력 버퍼 회로의 구성도,2 is a configuration diagram of an input buffer circuit according to another embodiment of the prior art;

도 3은 본 발명의 실시예에 따른 반도체 메모리 장치의 입력 버퍼 회로의 구성도,3 is a configuration diagram of an input buffer circuit of a semiconductor memory device according to an embodiment of the present invention;

도 4는 본 발명의 다른 실시예에 따른 반도체 메모리 장치의 입력 버퍼 회로의 구성도,4 is a configuration diagram of an input buffer circuit of a semiconductor memory device according to another embodiment of the present invention;

도 5는 본 발명의 또 다른 실시예에 따른 반도체 메모리 장치의 입력 버퍼 회로의 구성도이다.5 is a configuration diagram of an input buffer circuit of a semiconductor memory device according to still another embodiment of the present invention.

<도면의 주요부분에 대한 부호의 설명><Description of the symbols for the main parts of the drawings>

100-2: 제 1 버퍼링부 300-2: 제 2 버퍼링부100-2: first buffering unit 300-2: second buffering unit

Claims (7)

기준 전압과 입력 신호의 전압 레벨에 응답하여 제 1 비교 신호 및 제 2 비교 신호의 전압 레벨을 낮추는 전압 강하부, 및 상기 기준 전압과 상기 제 2 비교 신호의 전압 레벨에 응답하여 상기 제 1 및 제 2 비교 신호의 전압 레벨을 높이는 전압 인가부를 포함하는 제 1 버퍼링부; 및A voltage dropper lowering a voltage level of the first comparison signal and the second comparison signal in response to a reference voltage and a voltage level of the input signal; and the first and the second response voltages in response to the voltage levels of the reference voltage and the second comparison signal. A first buffering unit including a voltage applying unit for raising a voltage level of the second comparison signal; And 상기 제 1 비교 신호 및 상기 입력 신호의 전압 레벨을 비교하여 출력 신호를 생성하는 제 2 버퍼링부를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 입력 버퍼 회로.And a second buffering unit configured to generate an output signal by comparing the first comparison signal and the voltage level of the input signal. 제 1 항에 있어서,The method of claim 1, 상기 전압 강하부는The voltage drop is 상기 입력 신호의 전압 레벨이 상기 기준 전압 레벨보다 높을 경우 상기 제 1 비교 신호의 전압 레벨을 상기 제 2 비교 신호의 전압 레벨보다 더 낮추며,When the voltage level of the input signal is higher than the reference voltage level, the voltage level of the first comparison signal is lower than the voltage level of the second comparison signal, 상기 입력 신호의 전압 레벨이 상기 기준 전압 레벨보다 낮을 경우 상기 제 2 비교 신호의 전압 레벨을 상기 제 1 비교 신호의 전압 레벨보다 더 낮추는 것을 특징으로 하는 반도체 메모리 장치의 입력 버퍼 회로.And the voltage level of the second comparison signal is lower than the voltage level of the first comparison signal when the voltage level of the input signal is lower than the reference voltage level. 제 1 항에 있어서,The method of claim 1, 상기 전압 인가부는The voltage applying unit 상기 제 2 비교 신호의 전압 레벨이 상기 기준 전압 레벨보다 낮을 경우 상기 제 2 비교 신호의 전압 레벨이 상기 기준 전압 레벨보다 높을 경우보다 상기 제 1 및 제 2 비교 신호의 전압 레벨을 더 높이는 것을 특징으로 하는 반도체 메모리 장치의 입력 버퍼 회로. When the voltage level of the second comparison signal is lower than the reference voltage level, the voltage level of the first and second comparison signals is higher than when the voltage level of the second comparison signal is higher than the reference voltage level. An input buffer circuit of a semiconductor memory device. 제 3 항에 있어서,The method of claim 3, wherein 상기 전압 인가부는The voltage applying unit 상기 제 2 비교 신호와 상기 기준 전압 레벨을 비교하여 제어 신호를 생성하는 비교부, 및A comparator for comparing the second comparison signal with the reference voltage level to generate a control signal; and 상기 제어 신호의 전압 레벨에 응답하여 저항 레벨이 변하는 가변 저항부를 포함하며,A variable resistor unit having a resistance level changed in response to a voltage level of the control signal, 상기 가변 저항부는 외부 전압을 인가 받아 상기 제 1 및 제 2 비교 신호의 전압 레벨을 높이도록 구성된 것을 특징으로 하는 반도체 메모리 장치의 입력 버퍼 회로.And the variable resistor unit is configured to increase a voltage level of the first and second comparison signals by receiving an external voltage. 외부 전압을 인가 받아 제 1 비교 신호 및 제 2 비교 신호의 전압 레벨을 상승시키는 저항부, 및 입력 신호와 기준 전압 레벨에 응답하여 상기 제 1 및 제 2 비교 신호의 전압 레벨을 낮추며, 상기 기준 전압과 상기 제 2 비교 신호의 전압 레벨 차에 응답하여 상기 제 1 및 제 2 비교 신호의 전압 레벨이 낮아지는 정도를 제어하는 전압 강하부를 포함하는 제 1 버퍼링부; 및A resistor unit for increasing a voltage level of the first comparison signal and the second comparison signal by receiving an external voltage, and lowering the voltage level of the first and second comparison signals in response to an input signal and a reference voltage level, A first buffering unit including a voltage drop unit configured to control a degree of lowering the voltage levels of the first and second comparison signals in response to the difference between the voltage levels of the second comparison signals; And 상기 제 1 비교 신호 및 상기 입력 신호의 전압 레벨을 비교하여 출력 신호를 생성하는 제 2 버퍼링부를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 입력 버퍼 회로.And a second buffering unit configured to generate an output signal by comparing the first comparison signal and the voltage level of the input signal. 제 5 항에 있어서,The method of claim 5, 상기 전압 강하부는The voltage drop is 상기 입력 신호의 전압 레벨에 응답하여 상기 제 1 비교 신호의 전압 레벨을 낮추는 제 1 트랜지스터, 및 상기 기준 전압의 레벨에 응답하여 상기 제 2 비교 신호의 전압 레벨을 낮추는 제 2 트랜지스터를 포함하는 신호 전압 강하부, 및A signal voltage comprising a first transistor that lowers the voltage level of the first comparison signal in response to the voltage level of the input signal, and a second transistor that lowers the voltage level of the second comparison signal in response to the level of the reference voltage. Descent, and 상기 제 2 비교 신호의 전압 레벨이 상기 기준 전압 레벨보다 높아지면 제어 신호의 전압 레벨을 높이는 제어 신호 생성부를 포함하며,And a control signal generator configured to increase the voltage level of the control signal when the voltage level of the second comparison signal is higher than the reference voltage level. 상기 제 1 트랜지스터 및 상기 제 2 트랜지스터는 상기 제어 신호의 전압을 백 바이어스 전압으로서 인가 받는 것을 특징으로 하는 반도체 메모리 장치의 입력 버퍼 회로.And the first transistor and the second transistor receive a voltage of the control signal as a back bias voltage. 제 5 항에 있어서,The method of claim 5, 상기 신호 전압 강하부는The signal voltage drop unit 상기 입력 신호의 전압 레벨에 응답하여 상기 제 1 비교 신호의 전압 레벨을 낮추는 제 1 트랜지스터, 상기 기준 전압의 레벨에 응답하여 상기 제 2 비교 신호의 전압 레벨을 낮추는 제 2 트랜지스터, 및 드레인에 상기 제 1 및 제 2 트랜지스 터의 소오스가 공통 연결된 노드가 연결되며, 게이트에 바이어스 전압이 인가되고, 소오스에 접지단이 연결된 제 3 트랜지스터를 포함하며,The first transistor lowering the voltage level of the first comparison signal in response to the voltage level of the input signal, the second transistor lowering the voltage level of the second comparison signal in response to the level of the reference voltage, and the drain to the first transistor. A node having a common source connected to the sources of the first and second transistors connected thereto, a bias voltage applied to the gate, and a third transistor connected to the ground terminal connected to the source; 상기 제어 신호의 전압이 상기 제 3 트랜지스터의 백 바이어스 전압으로서 인가되는 것을 특징으로 하는 반도체 메모리 장치의 입력 버퍼 회로. And the voltage of the control signal is applied as a back bias voltage of the third transistor.
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