KR20110005122A - Manufacturing method of flip chip-micro bump in semiconductor package - Google Patents

Manufacturing method of flip chip-micro bump in semiconductor package Download PDF

Info

Publication number
KR20110005122A
KR20110005122A KR1020090062656A KR20090062656A KR20110005122A KR 20110005122 A KR20110005122 A KR 20110005122A KR 1020090062656 A KR1020090062656 A KR 1020090062656A KR 20090062656 A KR20090062656 A KR 20090062656A KR 20110005122 A KR20110005122 A KR 20110005122A
Authority
KR
South Korea
Prior art keywords
layer
solder paste
solder
material layer
photosensitive material
Prior art date
Application number
KR1020090062656A
Other languages
Korean (ko)
Inventor
류성욱
심성보
이영재
서영욱
Original Assignee
엘지이노텍 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 엘지이노텍 주식회사 filed Critical 엘지이노텍 주식회사
Priority to KR1020090062656A priority Critical patent/KR20110005122A/en
Publication of KR20110005122A publication Critical patent/KR20110005122A/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/11—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/03—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/03—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/11—Manufacturing methods
    • H01L2224/118—Post-treatment of the bump connector
    • H01L2224/11848—Thermal treatments, e.g. annealing, controlled cooling
    • H01L2224/11849—Reflowing

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Electric Connection Of Electric Components To Printed Circuits (AREA)

Abstract

PURPOSE: A method for manufacturing flip-chip micro bumps is provided to previously prevent the defects of solder bumps by implementing successively a solder paste printing process, a drying process, a photo-resist material layer releasing process, and a reflow process. CONSTITUTION: A complex resist layer(Q) including a photo-resist material layer(130) is formed on the upper side of a core layer(110). A bump-hole region(R) is formed on the complex resist layer. Solder paste(140) is applied to the bump-hole region. The photo-resist material layer is released from the core layer after the solder paste is dried. The core layer with solder paste is undergone a reflow process.

Description

플립 칩 마이크로 범프 제조방법{Manufacturing Method of Flip chip-micro bump in Semiconductor package}Manufacturing method of Flip chip-micro bump in Semiconductor package

본 발명은 인쇄회로기판의 플립 칩 실장방법에서 솔더 온 패드(SOP; Solder on Pad)의 공법의 문제를 극복하기 위한 반도체 패키지의 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of manufacturing a semiconductor package for overcoming a problem of a solder on pad (SOP) method in a flip chip mounting method of a printed circuit board.

반도체의 칩이 소형화 다기능화, 고성능화, 대용량화가 급속이 이루어짐에 따라 패키징(packaging) 기술은 최종적으로 디바이스의 전기적 성능, 신뢰성, 생산성 및 전자 시스템의 소형화를 결정짓는 핵심기술로서 그 중요성이 더해 가고 있다. 패키징 기술이란 웨이퍼 공정에서 만들어진 개개의 칩을 최종적으로 제품화하는 일련의 공정을 의미한다. 최근에는 단위 체적당 실장효율을 더욱 높이기 위해 BGA(ball grid array), 칩 크기와 거의 같은 크기의 CSP(chip size package), 칩 위에 또 다른 칩을 적층(stack) 시켜 쌓아 올리거나, 기능이 다른 여러 개의 반도체 칩을 하나의 패키지 안에 배열하는 다중 칩 모듈(mutli chip module, MCM) 등의 기술이 등장하고 있다.As semiconductor chips become smaller, more versatile, higher in performance, and larger in capacity, packaging technology is becoming increasingly important as a key technology that ultimately determines the electrical performance, reliability, productivity and miniaturization of electronic devices. . Packaging technology refers to a series of processes that ultimately productize individual chips made in a wafer process. Recently, in order to further increase the mounting efficiency per unit volume, a ball grid array (BGA), a chip size package (CSP) that is about the same size as a chip size, and another chip stacked on the chip are stacked or have different functions. Technologies such as a multi chip module (MCM), in which several semiconductor chips are arranged in a single package, have emerged.

특히, 최근 들어 전자기기의 소형화 박형화 추세에 따라 반도체 소자를 외부 환경으로부터 보호하는 패키징 기술에 있어서, 고속, 고동작, 고밀도 실장 등이 요 구되고 있으며, 이러한 요구에 부응하여 웨이퍼에서 얻어진 베어 칩(bare chip)을 기판에 직접 접착하는 플립 칩 실장기술이 등장하고 있다. 즉 웨이퍼에서 절단된 개개의 반도체 칩을 패키징하는 것이 아니라, 웨이퍼 그대로 인쇄회로기판(PCB)에 접합(bonding)하여 실장하는 기술인 플립 칩 접합(FCB; Flip Chip Bonding) 기술이 칩의 크기로 기판에 실장 시킬 수 있어 CSP(chip size package)의 대표적인 방법으로 각광을 받고 있다.In particular, in recent years, packaging technologies for protecting semiconductor devices from the external environment have been demanded in accordance with the trend toward miniaturization and thinning of electronic devices, and high speed, high operation, high density mounting, and the like have been demanded. Flip chip mounting technology for directly bonding bare chips to substrates has emerged. In other words, Flip Chip Bonding (FCB) technology, which is a technology of bonding individual semiconductor chips cut from a wafer to a printed circuit board (PCB) as it is, instead of packaging the wafer, is used as a chip size. As it can be mounted, it is attracting attention as a representative method of CSP (chip size package).

이러한 플립 칩 접합 방법에 의한 실장 시, 반도체 칩의 패드에 부착된 범프 높이에 따른 고정력을 안정하게 확보하기 위해 액상 수지물질로 언더필(under fill) 층을 형성하고, 본딩 수행 능력을 향상시키며, 칩의 손상 및 열의 전달능력을 향상시키고 있다. 이러한 플립 칩 접합에 의한 실장 방식은 반도체 칩과 접속 패드 간의 접속거리가 매우 짧아 전기적 특성이 우수하며, 솔더볼(solder ball)의 자기정렬(self-alignment) 특성 때문에 접합이 용이하며, 소형, 경량화 및 칩 밑면에 입출력 단자가 있어 신호의 전송속도가 기존의 와이어(wire) 방식의 패키지보다 약 20배 정도 빠르다는 장점이 있다.When mounting by the flip chip bonding method, an underfill layer is formed of a liquid resin material to secure a fixing force according to the bump height attached to the pad of the semiconductor chip, and the bonding performance is improved, and the chip To improve the damage and heat transfer capacity. The mounting method by flip chip bonding has excellent electrical characteristics because the connection distance between the semiconductor chip and the connection pad is very short, and the bonding is easy due to the self-alignment characteristic of the solder ball, and the size, weight and There is an I / O terminal on the bottom of the chip, which has the advantage that the signal transmission speed is about 20 times faster than the conventional wire type package.

도 1a 내지 도 1c을 참조하여, 종래의 패키징 기술로 패드 위에 솔더링을 통해 칩을 실장하는 SOP(Solder on Pad) 공정에 따른 패키지 제조공정을 설명하기로 한다. 도 1a는 상술한 종래 SOP 공정의 공정흐름도이며, 이에 따른 구체적인 공정개념도를 도 1b에 도시하였으며, 도 1c는 제조공정단계의 문제를 설명하기 위한 확대개념도를 도시하였다.1A to 1C, a package manufacturing process according to a solder on pad (SOP) process for mounting a chip through soldering on a pad by a conventional packaging technology will be described. Figure 1a is a process flow diagram of the above-described conventional SOP process, a specific process conceptual diagram is shown in Figure 1b, Figure 1c is an enlarged conceptual diagram for explaining the problem of the manufacturing process step.

전체적인 공정 흐름은 우선 기판이 로딩 된다. 기판은 절연층(10)상에 회로 패턴(30)을 형성하고, 본딩 패드로 사용될 회로패턴을 제외한 나머지 부분에 솔더레지스트층(20)이 형성된 구조를 구비하고 있다. 이후 회로패턴과 대응되는 위치에 소절의 홀이 형성된 메탈마스크(50)를 올리고, 상기 메탈마스크 상부 면에 솔더페이스트(60)를 스퀴지(40)로 인쇄하여 홀 내부에 상기 솔더페이스트(60)가 충진될 수 있도록 한다(S 1단계~S 2단계).The overall process flow is first loaded with the substrate. The substrate has a structure in which the circuit pattern 30 is formed on the insulating layer 10 and the solder resist layer 20 is formed on the remaining portions except the circuit pattern to be used as the bonding pads. Thereafter, a metal mask 50 having a hole formed at a position corresponding to the circuit pattern is raised, and the solder paste 60 is printed on the upper surface of the metal mask with a squeegee 40 so that the solder paste 60 is formed inside the hole. Allow filling (S step 1 to step S 2).

이후, 상기 메탈마스크(50)를 분리하는 공정이 수행된다(S 3단계).Thereafter, a process of separating the metal mask 50 is performed (step S3).

이후 상기 솔더페이스트(60) 부분을 리플로우(reflow)시켜 도 1b의 S 4단계에 도시된 것과 같은 회로패턴(30) 상에 구형의 솔더범프(60a, 60b)를 형성하게 된다. Then, the solder paste 60 is reflowed to form spherical solder bumps 60a and 60b on the circuit pattern 30 as shown in step S4 of FIG. 1B.

물론 이후에 상기 솔더범프를 압인(coining)하고, 칩을 어태치하게 되며, 별도의 리플로우 공정을 거쳐서 반도체 패키지를 완성하게 된다(S 5~S 8단계).Of course, after the solder bump (coining), attach the chip, and through a separate reflow process to complete the semiconductor package (S 5 ~ S 8 step).

이러한 종래의 솔더범프 제조방법은 솔더페이스트를 인쇄한 후 메탈마스크(50)을 제거하고, 리플로우 공정을 통해 회로패턴 상에 솔더범프를 형성하게 되는바, 메탈마스크(50)의 제거 시에 솔더페이스트(60)의 점성에 의한 금속마스크 표면과 솔더페이스트의 마찰에 의해 메탈마스크에 형성된 홀을 빠져나오는 솔더페이스트의 양이 불규칙하게 남게 되어 균일한 솔더페이스트의 인쇄가 어려운 단점이 있었다. 이러한 솔더페이스트의 도포량이 균일하지않는 경우에는 솔더범프의 크기가 원하는 크기보다 작게 형성되거나, 아예 형성되지 않는 경우가 발생하게 되어, 기판의 신뢰성이 크게 저하되는 문제가 발생하게 되었다.The conventional solder bump manufacturing method removes the metal mask 50 after printing the solder paste, and forms a solder bump on the circuit pattern through a reflow process. When the metal mask 50 is removed, the solder is removed. Due to the friction of the metal mask surface and the solder paste due to the viscosity of the paste 60, the amount of solder paste leaving the hole formed in the metal mask remains irregular, which makes it difficult to print uniform solder paste. When the application amount of the solder paste is not uniform, the solder bumps may be smaller than the desired size or may not be formed at all, thereby causing a problem in that the reliability of the substrate is greatly reduced.

특히, 상술한 종래의 SOP 공정의 경우, 메탈마스크 위에 솔더 페이스트를 프린팅하는 제조단계(S 2)에서 범프피치가 미세해지는 경우에는 적용이 불가능한 문제가 발생하게 된다.  In particular, in the above-described conventional SOP process, when the bump pitch becomes fine in the manufacturing step (S 2) of printing the solder paste on the metal mask, a problem that cannot be applied occurs.

도 1c를 참조하여 구체적으로 설명하면, 범프피치가 미세하고 좁아질수록 메탈마스크의 두께 및 재질, 그리고 솔더 페이스트의 재질이 중요한 변수로 작용하게 된다. 즉 도시된 것처럼, 메탈마스크(50)를 솔더레지스트(20)의 상부 면에 형성한 후, 솔더페이스트(60)를 도포하고, 상술한 S 3단계에서 메탈마스크를 분리하는 공정을 진행하는 경우에, 상기 메탈마스크의 분리 후 미세한 영역에서의 솔더 볼륨 프린팅이 발생하게 되고, 이는 마스크 분리 후에 솔더페이스트(60)가 무너져, 솔더페이스트를 구성하는 입자(61)가 솔더페이스트 패턴 간의 간격 면에 쌓이게 되며, 이웃하는 솔더페이스트와 연결되어 버리는 범프브릿지(B)가 발생하여 제품의 불량률을 높이는 치명적인 문제로 작용하게 되었다. Specifically, referring to FIG. 1C, as the bump pitch becomes finer and narrower, the thickness and the material of the metal mask and the material of the solder paste serve as important variables. That is, as shown, when the metal mask 50 is formed on the upper surface of the solder resist 20, the solder paste 60 is applied, and the process of separating the metal mask in the step S 3 described above After the separation of the metal mask, the solder volume printing occurs in a minute area, and the solder paste 60 collapses after the mask separation, and the particles 61 constituting the solder paste accumulate on the gap surface between the solder paste patterns. In addition, the bump bridge (B) that is connected to the neighboring solder paste is generated, which acts as a fatal problem to increase the defective rate of the product.

이는 130㎛ 이하의 범프피치(bump pitch)가 구현되는 경우 더욱 극심하게 되며, 메탈마스크를 사용하는 SOP 공법에서는 미세 피치(fine pitch)를 구현하고자 하는 환경에서 큰 문제로 발생하게 된다. 아울러 피치가 좁아질수록 메탈마스크의 가공비 및 더욱 미세한 입자를 구비한 물질이 요구되는 솔더페이스트의 가격이 급격히 상승하게 되는 문제 역시 이러한 공법의 치명적인 단점으로 작용하고 있다.This becomes more severe when a bump pitch of 130 μm or less is implemented, and a large problem occurs in an environment in which a fine pitch is implemented in an SOP method using a metal mask. In addition, the narrower the pitch, the higher the cost of the solder paste, which requires the processing cost of the metal mask and the finer particles, also serves as a fatal disadvantage of this method.

본 발명은 상술한 문제를 해결하기 위하여 안출된 것으로, 본 발명의 목적은 솔더페이스트를 프린트 한 후 바로 리플로우 시키지 않고, 솔더 페이스트 프린팅 후 건조시키고 박리한 후에 리플로우를 진행시킴으로써, 솔더범프의 불량을 사전에 방지할 수 있는 플립 칩 마이크로 범프 제조방법을 제공하는 데 있다.SUMMARY OF THE INVENTION The present invention has been made to solve the above-mentioned problems, and an object of the present invention is not to reflow immediately after printing a solder paste, but to proceed with reflow after drying and peeling after solder paste printing, so that solder bumps are defective. The present invention provides a method for manufacturing flip chip micro bumps, which can be prevented in advance.

본 발명은 상술한 과제를 해결하기 위한 구성으로, 회로패턴이 형성된 코어층에 감광물질층을 포함하는 복합 레지스트층을 형성하고 범프홀 영역을 형성하는 1단계; 상기 범프홀 영역에 솔더페이스트를 도포하는 2단계; 상기 솔더페이스트 건조 후 상기 감광물질층을 박리하는 3단계; 상기 솔더페이스트를 리플로우하는 4단계;를 포함하는 플립 칩 마이크로 범프 제조방법을 제공할 수 있도록 한다. 특히 솔더페이스트를 건조하고, 감광물질층을 박리한 후 리플로우 공정을 수행하여 솔더페이스트의 불량을 제거할 수 있도록 한다.The present invention is a configuration for solving the above problems, the first step of forming a complex resist layer including a photosensitive material layer on the core layer with a circuit pattern and forming a bump hole region; Applying solder paste to the bump hole area; Removing the photosensitive material layer after the solder paste is dried; Reflowing the solder paste to four steps; to provide a flip chip micro bump manufacturing method comprising a. In particular, the solder paste may be dried, the photosensitive material layer may be peeled off, and a reflow process may be performed to remove defects of the solder paste.

또한, 상술한 제조공정에서 공정을 단축할 수 있는 방안으로, 상기 1단계는, a) 상기 코어층에 솔더레지스트와 감광물질층을 적층하여 복합 레지스트층을 형성하는 단계; b) 상기 복합레지스트 층을 동시에 노광 및 현상하는 단계;로 형성할 수 도 있다.In addition, as a way to shorten the process in the above-described manufacturing process, the first step includes: a) forming a composite resist layer by laminating a solder resist and a photosensitive material layer on the core layer; b) exposing and developing the composite resist layer at the same time.

또한, 상술한 제조공정과는 다른 실시예로서, 상기 1단계는, c) 상기 코어층에 솔더레지스트 층을 형성하여 범프홀 영역을 패터닝하는 단계; d) 상기 솔더레지 스트 영역에 감광물질층을 형성하는 단계; e) 상기 감광물질층을 상기 범프홀 영역에 대응되는 패턴을 구비하도록 패터닝하는 단계;로 이루어지도록 형성할 수 있다.In another embodiment, the first step may include: c) patterning a bump hole region by forming a solder resist layer on the core layer; d) forming a photosensitive material layer in the solder resist region; e) patterning the photosensitive material layer to have a pattern corresponding to the bump hole area.

상술한 제조공정에서 이용되는 상기 감광물질층은 드라이필름레지스트(DFR), 감광성 포토레지스트, 액상 포토레지스트(Liquid Photo Resist) 중 어느 하나를 이용할 수 있다.As the photosensitive material layer used in the above-described manufacturing process, any one of a dry film resist (DFR), a photosensitive photoresist, and a liquid photoresist may be used.

특히, 상술한 제조공정에서 감광성물질층을 박리하는 경우, 건조된 솔더페이스트의 손상을 막기 위하여 본 발명에서는 상술한 상기 3단계를 상기 솔더레지스트 상에 보호필름을 형성하고, 상기 감광물질층을 박리하는 단계로 형성할 수도 있다.In particular, when the photosensitive material layer is peeled off in the above-described manufacturing process, in order to prevent damage of the dried solder paste, in the present invention, the above-described three steps may be performed by forming a protective film on the solder resist and peeling the photosensitive material layer. It can also be formed in a step.

아울러 상술한 제조공정에서 상기 a) 및 d) 단계는, 상기 솔더레지스트 층이 형성된 코어 층의 한 면 또는 양면에 형성하는 단계로 형성할 수 있다.In addition, in the above-described manufacturing process, the steps a) and d) may be formed by forming one or both surfaces of the core layer on which the solder resist layer is formed.

또한, 본 발명에서 상기 1단계에서의 회로패턴이 형성된 코어층은 동박복합체 상에 드라이 필름을 라미네이션하고 패터닝하여, 노광 현상을 통해 회로패턴을 형성하여 이루어지는 단계로 구성될 수 있다.In addition, in the present invention, the core layer on which the circuit pattern is formed in the first step may be formed by laminating and patterning a dry film on the copper foil composite, thereby forming a circuit pattern through an exposure phenomenon.

본 발명에 따르면, 일반적인 SOP공법과는 다르게 솔더페이스트를 프린트 한 후 바로 리플로우 시키지 않고, 솔더 페이스트 프린팅 후 건조시키고 박리한 후에 리플로우를 진행시킴으로써, 솔더범프의 불량을 사전에 방지할 수 있는 효과가 있다.According to the present invention, unlike the conventional SOP method, the solder paste is not reflowed immediately after printing, but after reflowing after drying and peeling the solder paste printing, the defect of the solder bumps can be prevented in advance. There is.

특히, 반도체 패키지 기판에서 다이 칩을 부착하는 솔더범프를 형성하되, 금속마스크를 사용하지 않고 드라이필름레지스트(DFR)을 사용한 범프를 형성할 수 있 도록 해, 제조공정의 단순화, 양산성의 극대화 및 제조비용 극소화할 수 있으며, 특히 미스어라인(misalign)에 의한 불량을 제거할 수 있는 효과가 있다.In particular, while forming a solder bump to attach the die chip on the semiconductor package substrate, it is possible to form a bump using a dry film resist (DFR) without using a metal mask, simplifying the manufacturing process, maximizing mass production and manufacturing The cost can be minimized, and in particular, there is an effect of eliminating a defect due to misalignment.

특히, 130㎛ 피치 이하의 미세 범프를 구현할 수 있도록 해, 반도체 패키지 부품의 고밀도화를 구현할 수 있으며, 상호접속(interconnection)에 따른 품질 이슈(issue) 및 안정적인 어셈블리(assembly)를 위한 SOP(solder in pad)를 구현할 수 있게 되는 효과도 있다.In particular, it is possible to realize a fine bump of 130㎛ pitch or less, to realize a high density of the semiconductor package components, and the solder in pad (SOP) for quality issues and stable assembly due to the interconnect (interconnect) ) Can also be implemented.

이하에서는 첨부한 도면을 참조하여 본 발명에 따른 구체적인 구성 및 작용을 설명하기로 한다. 첨부 도면을 참조하여 설명함에 있어, 도면 부호에 관계없이 동일한 구성요소는 동일한 참조부여를 부여하고, 이에 대한 중복설명은 생략하기로 한다. 또한, 이하에서 설명하는 기판은 전자 부품 간 전기적 신호를 전달하기 위한 기판을 모두 포함하는 개념이다. (예를 들면, 본 발명에 따른 기판은 리지드(ligid)기판, 플렉스(flex) 기판, LCTT 기판, 단면/다면/다층 기판, 반도체 실장용 기판(BGA, FBGA, TBGA, CSP)등 Flip Chip을 이용하는 모든 제품군에 적용 가능하다. 이하에서는 플립 칩 접속용 반도체 패키지 기판을 일례로 설명하기로 한다. 본 발명은 기판 내 회로패턴을 형성하는 여러 타입에 다양하게 적용이 가능한 것으로, 예를 들면 SMD(Solder Mask Defined) 타입 또는 NSND(Non-Solder Mask Defined) 타입에 모두 적용이 가능하다.Hereinafter, with reference to the accompanying drawings will be described a specific configuration and operation according to the present invention. In the description with reference to the accompanying drawings, the same components are given the same reference numerals regardless of the reference numerals, and duplicate description thereof will be omitted. In addition, the substrate described below is a concept including all of the substrate for transmitting the electrical signal between electronic components. For example, the substrate according to the present invention may be a flip chip such as a rigid substrate, a flex substrate, an LCTT substrate, a single-sided / multi-faceted / multilayer substrate, a semiconductor mounting substrate (BGA, FBGA, TBGA, CSP), or the like. In the following, the semiconductor package substrate for flip chip connection will be described as an example, and the present invention can be variously applied to various types of circuit patterns formed in the substrate. Applicable to both Solder Mask Defined (NSD) type and Non-Solder Mask Defined (NSND) type.

도 2a 및 도 2b는 본 발명에 따른 바람직한 실시예를 도시한 순서도 및 이에 따른 공정도를 도시한 것이다.Figures 2a and 2b show a flow chart and preferred process diagram showing a preferred embodiment according to the present invention.

본 발명은 기본적으로 회로패턴이 형성된 코어층에 감광물질층을 포함하는 복합레지스트층을 형성하고 범프홀 영역을 형성하는 1단계와 상기 범프홀 영역에 솔더페이스트(solder paste;SP)를 도포하는 2단계, 상기 솔더페이스트(solder paste;SP) 건조 후 상기 감광물질층을 박리하는 3단계와 상기 솔더페이스트(solder paste;SP)를 리플로우하는 4단계를 포함하여 이루어진다.The present invention basically forms a composite resist layer including a photosensitive material layer on a core layer on which a circuit pattern is formed, and forms a bump hole region, and applies a solder paste (SP) to the bump hole region. The method may include three steps of peeling the photosensitive material layer after drying the solder paste (SP) and four steps of reflowing the solder paste (SP).

구체적으로는 도 2b를 참조하여 본 발명의 바람직한 일실시예에 따른 제조공정을 살펴보면, 외층에 회로패턴(111)이 형성된 코어 층(110)의 상면에 솔더레지스트(SR; 120)를 도포한다(P 1단계).Specifically, referring to FIG. 2B, a manufacturing process according to an exemplary embodiment of the present invention is described. A solder resist SR 120 is applied to an upper surface of the core layer 110 in which the circuit pattern 111 is formed on an outer layer ( P step 1).

이후, 상기 솔더레지스트(120) 층 상에 감광성물질층(130)을 형성한다(P 2단계). 이 경우 상기 감광성물질층은 드라이필름레지스트(DFR)을 필름형상으로 라미네이션(lamination) 하거나, 또는 감광성포토레지스트, 또는 액상 포토레지스트 등을 사용할 수 있다. 아울러 상기 감광성물질층(130)층은 상기 솔더레지스트(120)층의 한쪽 면 또는 양쪽 면에 형성이 가능하다. Thereafter, a photosensitive material layer 130 is formed on the solder resist 120 layer (P 2). In this case, the photosensitive material layer may be laminated with a dry film resist (DFR) in the form of a film, or a photosensitive photoresist or a liquid photoresist may be used. In addition, the photosensitive material layer 130 may be formed on one or both surfaces of the solder resist 120 layer.

이하에서는 상기 솔더레지스트(120)층과 감광성물질(130)층이 적층된 구조를 복합레지스트층(Q)라고 정의한다. 특히 상기 감광성물질층의 두께나 높이는 솔더 범프의 높이에 따라 다양하게 조절이 가능하다.Hereinafter, a structure in which the solder resist 120 layer and the photosensitive material layer are stacked is defined as a composite resist layer Q. In particular, the thickness or height of the photosensitive material layer may be variously adjusted according to the height of the solder bumps.

이후에 노광 마스크(M)를 이용해 상기 복합레지스트층(Q)을 동시에 노광하고 동시에 현상하는 공정을 수행하게 된다(P 3~P 4단계). 상기 노광 및 현상은 범프가 형성될 영역인 범프홀 영역(R)의 패터닝을 수행하게 된다. 이러한 복합레지스트층(Q)를 구성하는 솔더레지스트(120)층과 감광성물질층(130)을 동시에 노광 현상하 는 공정은 회로공정을 단축할 수 있게 되는 장점이 구현되게 된다.Subsequently, a process of simultaneously exposing and developing the composite resist layer Q using the exposure mask M is performed (steps P3 to P4). The exposure and development perform patterning of the bump hole region R, which is a region where bumps are to be formed. The process of simultaneously exposing and developing the solder resist 120 layer and the photosensitive material layer 130 constituting the composite resist layer Q is advantageous in that the circuit process can be shortened.

이후, 상기 범프홀 영역(R)에 솔더페이스트(140)를 도포한다(P 5단계).Thereafter, the solder paste 140 is applied to the bump hole region R (step P 5).

상기 솔더페이스트(140)를 상기 범프홀 영역에 프린팅하는 방식으로 도포한 후, 건조공정을 통해 솔더페이스트를 건조한다. 이후에 감광성물질층(130)을 박리하게 된다(P 6단계).After applying the solder paste 140 by printing in the bump hole region, the solder paste is dried through a drying process. Thereafter, the photosensitive material layer 130 is peeled off (P 6).

이후, 상기 솔더페이스트(140)를 리플로우 공정을 진행하게 된다(P 7단계).Thereafter, the solder paste 140 is subjected to a reflow process (P 7).

상기 P 7단계의 박리 후 에는 선택적으로 압인 공정(coining)이 추가될 수도 있다.After peeling of the P 7 step may be optionally added coining (coining).

상기 P 6 단계에서 솔더페이스트 건조를 수행하고 감광성물질층을 박리시키는 공정 전에, 상기 솔더페이스트 상에 보호필름을 형성(adhensive)하는 공정을 추가로 진행하여 박리시 건조된 솔더페이스트의 손실이나 훼손을 방지할 수 있도록 할 수 있다.Before the step of performing the solder paste drying in the step P6 and peeling off the photosensitive material layer, a process of forming a protective film on the solder paste is further performed to prevent loss or damage of dried solder paste during peeling. It can be prevented.

도 2c를 참조하여 상술한 실시예와는 다른 공정을 설명하기로 한다.A process different from the above-described embodiment will be described with reference to FIG. 2C.

다른 실시예는 상술한 실시예와는 기본적인 공정순서는 동일하나, 범프홀 영역을 형성하는 과정에서 상이점이 발생하는바, 그 점을 중심으로 설명하면 다음과 같다.Other embodiments have the same basic process sequence as the above-described embodiment, but differences occur in the process of forming the bump hole regions, which will be described below.

우선 P 1단계는 상술한 공정과 동일하게, 회로 패턴(111)이 형성된 코어 층 (110)에 솔더레지스트(120)층을 형성한다.First, in step P 1, a solder resist 120 layer is formed on the core layer 110 on which the circuit pattern 111 is formed.

이후, 상기 솔더레지스트(120) 층을 노광 마스크(M)를 이용하여 범프홀 영역(R)을 패터닝(노광 및 현상)한다(P11~P 22단계).Subsequently, the bump hole region R is patterned (exposure and develop) using the solder resist 120 layer using an exposure mask M (steps P11 to P22).

이후, 범프홀 영역이 형성된 솔더레지스트(120) 층 상부에 감광성물질(130)층을 형성한다. 상기 감광성 물질층은 상술한 바와 같이, 드라이필름레지스트(DFR)을 필름형상으로 라미네이션(lamination) 하거나, 또는 감광성포토레지스트, 또는 액상 포토레지스트 등을 사용할 수 있다. 바람직한 일례를 DFR를 예로 설명하면, 바람직하게는 필름형태의 DFR을 라미네이션하는 방식으로 구현될 수 있다(P 13단계).Thereafter, a photosensitive material layer 130 is formed on the solder resist layer 120 having the bump hole region. As described above, the photosensitive material layer may be laminated with a dry film resist (DFR) in the form of a film, or a photosensitive photoresist or a liquid photoresist may be used. If a preferred example of the DFR is described as an example, it may be implemented in a manner of laminating the DFR preferably in the form of a film (P 13).

이후 노광 마스크(M)를 이용하여 노광, 현상공정을 통해 범프홀 영역(R)과 대응되는 패턴의 홀을 형성한다(P 14~P 4).Thereafter, the exposure mask M is used to form holes having a pattern corresponding to the bump hole region R through exposure and development processes (P 14 to P 4).

이후, 상기 범프홀 영역(R)에 솔더페이스트(140)를 도포한다(P 5단계).Thereafter, the solder paste 140 is applied to the bump hole region R (step P 5).

상기 솔더페이스트(140)를 상기 범프홀 영역에 프린팅하는 방식으로 도포한 후, 건조공정을 통해 솔더페이스트를 건조한다. 이후에 감광성물질층(130)을 박리하게 된다(P 6단계). 이후, 상기 솔더페이스트(140)를 리플로우 공정을 진행하게 된다(P 7단계). 상기 P 7단계의 박리 후 에는 선택적으로 압인 공정(coining)이 추가될 수도 있다.After applying the solder paste 140 by printing in the bump hole region, the solder paste is dried through a drying process. Thereafter, the photosensitive material layer 130 is peeled off (P 6). Thereafter, the solder paste 140 is subjected to a reflow process (P 7). After peeling of the P 7 step may be optionally added coining (coining).

상기 P 6 단계에서 솔더페이스트 건조를 수행하고 감광성물질층을 박리시키는 공정 전에, 상기 솔더페이스트 상에 보호필름을 형성(adhensive)하는 공정을 추가로 진행하여 박리시 건조된 솔더페이스트의 손실이나 훼손을 방지할 수 있도록 할 수 있음은 상술한 바와 같다.Before the step of performing the solder paste drying in the step P6 and peeling off the photosensitive material layer, a process of forming a protective film on the solder paste is further performed to prevent loss or damage of dried solder paste during peeling. It can be prevented as described above.

도 3은 상술한 공정에서 회로패턴이 구비된 코어 층을 형성하는 공정을 설명한 개념도이다.3 is a conceptual diagram illustrating a process of forming a core layer with a circuit pattern in the above-described process.

본 발명에 따른 회로패턴이 형성된 코어 층은, 동박(111)이 형성된 절연물질(110)에 드릴가공을 통해 홀(H)을 형성하고, 홀의 내부를 Cu 등의 금속으로 도금처리하여 via를 형성한다(U1~U3). 이후, 상기 동박(111) 상에 드라이필름레지스트(DFR)를 도포하고, 노광 마스크(M)를 통해 노광, 현상을 통해 회로패턴을 형성한다(U4~U5).In the core layer on which the circuit pattern according to the present invention is formed, the hole H is formed in the insulating material 110 on which the copper foil 111 is formed by drilling, and the inside of the hole is plated with a metal such as Cu to form a via. (U1 ~ U3). Thereafter, a dry film resist DFR is coated on the copper foil 111, and a circuit pattern is formed through exposure and development through an exposure mask M (U4 to U5).

또한, 본 발명에서 사용하는 감광성물질층은 상술한 바와 같이, 드라이필름레지스트(DFR)을 필름형상으로 라미네이션(lamination) 하거나, 또는 감광성포토레지스트, 또는 액상 포토레지스트 등을 사용할 수 있다.As described above, the photosensitive material layer used in the present invention may be laminated with a dry film resist (DFR) in the form of a film, or a photosensitive photoresist or a liquid photoresist may be used.

특히, 본 발명에서는 드라이필름 레지스트를 감광성물질층으로 이용할 수 있으며, 이 경우 상기 드라이필름 레지스트는 폴리에스테르를 포함하여 구성되는 것이 바람직하다. In particular, in the present invention, a dry film resist may be used as the photosensitive material layer, and in this case, the dry film resist may include polyester.

즉 본 발명에 따른 감광성물질층은 내열성, 내산성, 내화학성이 강한 재질의 DFR을 포함하여 구성되도록 함으로써, 리플로우 공정에서 특성이 변하지 않도록 해 안정적인 공정을 수행할 수 있도록 함이 바람직하다. 구체적으로는 300℃ 이하에서 수행되는 Reflow 공정에서 그 특성을 유지할 수 있도록 내열성, 내산성, 내화학성을 구비하여 그 특성이 고열, 산성에도 변하지 않는 DFR을 이용함이 더욱 바람직하다 할 것이다.That is, the photosensitive material layer according to the present invention is preferably configured to include a DFR of a material having high heat resistance, acid resistance, and chemical resistance, so that the property does not change in the reflow process so that a stable process may be performed. Specifically, it will be more preferable to use DFR having heat resistance, acid resistance, and chemical resistance so that the properties thereof do not change even at high heat and acidity so that the properties can be maintained in the reflow process performed at 300 ° C. or lower.

일례로는 본 발명에 따른 드라이필름레지스트(DFR)는 필름상에 가공한 감광성 수지를 두께 20~25㎛의 베이스 필름과 보호 필름의 사이에 끼워 형성한 3층 구조로 형성된 것을 이용할 수 있다. 특히, 본 발명에 따른 DFR은 내열성, 내산성, 내화학성이 강한 재질을 사용할 수 있으며, 특히 베이스 필름은 폴리에스테르 필름을 사용할 수 있다.As an example, the dry film resist (DFR) according to the present invention may be formed of a three-layer structure formed by sandwiching a photosensitive resin processed on a film between a base film having a thickness of 20 to 25 μm and a protective film. In particular, the DFR according to the present invention may be a material having a strong heat resistance, acid resistance, chemical resistance, in particular the base film may be a polyester film.

아울러 폴리에스테르 필름의 표면에, 분자 내에 불소를 포함한 집합체 성분 및 가교제 유래 성분을 포함한 도포층(도포층 표면의 최대 돌기 높이가 0.1~2.0μm임)을 갖게 하는 것으로, 이형성, 표면성이 뛰어난 DFR용 보호 필름이 적용될 수 있다. 도포제에 이용하는 불소 함유 집합체 성분은 플루오르 올레핀계 공중합 수지가 이용될 수 있다. 또한, 폴리에스테르필름에 일정한 돌기 높이를 부여하기 위해서, 필름 또는 코트 층에 미립자(투명성 등의 특성으로부터 유기 가교 고분자 입자, 비정질 실리카 입자)를 첨가시킬 수 있다.Moreover, DFR which is excellent in releasability and surface property by making the surface of a polyester film have the coating layer (the largest protrusion height of 0.1-2.0 micrometers in the surface of a coating layer) containing the aggregate component and crosslinking agent originating component which contain fluorine in a molecule | numerator Protective film may be applied. As the fluorine-containing aggregate component used in the coating agent, a fluoro olefin copolymer resin may be used. Moreover, in order to give a fixed protrusion height to a polyester film, microparticles | fine-particles (organic crosslinked polymer particle, amorphous silica particle from a characteristic such as transparency) can be added to a film or a coat layer.

본 발명에 따른 제조공정에서 감광성물질층을 형성함에 있어 드라이필름(Dry flim)을 이용하는 경우, 고가의 메탈 마스크 없이 단일한 공정으로 솔더 범프를 형성할 수 있게 된다. When using a dry film (Dry flim) in forming a photosensitive material layer in the manufacturing process according to the present invention, it is possible to form a solder bump in a single process without an expensive metal mask.

특히 내열성 드라이 필름을 이용하여 메탈마스크를 공정에서 제거하고, 솔더페이스트를 프린팅 하고, 드라이 필름을 라미네이션 후 동시에 노광 및 현상공정을 진행하여 회로공정을 단축할 수 있는 장점이 구현될 수 있다. In particular, the advantage of shortening the circuit process by removing the metal mask in the process using a heat-resistant dry film, printing the solder paste, and proceeding the exposure and development process at the same time after laminating the dry film.

또한, 상술한 것처럼 메탈마스크를 사용하지 않으므로, 기존의 미세 피치(fine pitch) 형성시 범프 간에 접합이 이루어져 버리는 범프 브릿지의 발생 우려가 없어 FCCSP 제품에 필요한 130㎛ 이하의 미세 피치 이하의 Solder On Pad(SOP)를 형성하는 것도 가능하며, 솔더페이스트의 입도를 줄이기 위한 비용의 증가를 배제하여 다양한 크기의 입자를 가진 솔더페이스트를 공정에 적용할 수 있 어 품질 및 신뢰도가 확보되는 제품을 제공할 수 있게 된다.In addition, since the metal mask is not used as described above, there is no fear of bump bridges that are bonded between bumps when forming a conventional fine pitch, so that a solder on pad having a fine pitch of 130 μm or less required for FCCSP products is required. (SOP) can be formed, and the solder paste with various size particles can be applied to the process by eliminating the increase in the cost of reducing the particle size of the solder paste, thereby providing a product with high quality and reliability. Will be.

나아가 본 발명에서는 제조공정에서 솔더페이스트를 리플로우 시킨 후에 감광성물질층을 박리하는 방식이 아니라, 일단 솔더페이스트를 프린팅 한 후에 건조공정을 거치고, 감광성물질층을 박리한 후에 솔더페이스트의 리플로우 공정을 수행하게 되는바, 솔더페이스트의 파손 등으로 인한 이상범프(bump bridge)의 발생을 제거하고, 기존 회로제조공정을 단축하여 제조공정 비용의 감소 및 불량율을 최소화할 수 있으며, 나아가 미세피치 범프를 형성할 수 있는 장점이 있게 된다.Furthermore, the present invention is not a method of peeling the photosensitive material layer after reflowing the solder paste in the manufacturing process, but a drying process after printing the solder paste once, and then reflowing the solder paste after peeling the photosensitive material layer. As a result, it is possible to eliminate the occurrence of a bump bridge due to breakage of the solder paste and to shorten the existing circuit manufacturing process, thereby minimizing the manufacturing process cost and minimizing the defective rate, and further forming the fine pitch bump. There is an advantage to this.

전술한 바와 같은 본 발명의 상세한 설명에서는 구체적인 실시예에 관해 설명하였다. 그러나 본 발명의 범주에서 벗어나지 않는 한도 내에서는 여러 가지 변형이 가능하다. 본 발명의 기술적 사상은 본 발명의 기술한 실시예에 국한되어 정해져서는 안 되며, 특허청구범위뿐만 아니라 이 특허청구범위와 균등한 것들에 의해 정해져야 한다.In the foregoing detailed description of the present invention, specific examples have been described. However, various modifications are possible within the scope of the present invention. The technical idea of the present invention should not be limited to the embodiments of the present invention but should be determined by the equivalents of the claims and the claims.

도 1a 내지 도 1c는 종래의 패키징 기술로 SOP(Solder on Pad) 공정에 따른 패키지 제조공정 및 이에 따른 문제점을 도시한 개념도이다.1A to 1C are conceptual views illustrating a package manufacturing process and problems according to a SOP (Solder on Pad) process using a conventional packaging technology.

도 2a 내지 도 2c는 본 발명에 따른 마이크로 범프의 형성 순서도 및 공정도를 도시한 것이다.Figures 2a to 2c shows a flow chart and process diagram of the micro bumps according to the present invention.

도 3은 본 발명에 따른 코어층의 제조공정을 예시한 공정도이다.3 is a process diagram illustrating a manufacturing process of the core layer according to the present invention.

Claims (7)

회로패턴이 형성된 코어층에 감광물질층을 포함하는 복합 레지스트층을 형성하고 범프홀 영역을 형성하는 1단계;Forming a complex resist layer including a photosensitive material layer on the core layer on which the circuit pattern is formed and forming a bump hole region; 상기 범프홀 영역에 솔더페이스트를 도포하는 2단계;Applying solder paste to the bump hole area; 상기 솔더페이스트 건조 후 상기 감광물질층을 박리하는 3단계;Removing the photosensitive material layer after the solder paste is dried; 상기 솔더페이스트를 리플로우하는 4단계;Reflowing the solder paste; 를 포함하는 플립 칩 마이크로 범프 제조방법.Flip chip micro bump manufacturing method comprising a. 청구항 1 에 있어서,The method according to claim 1, 상기 1단계는,The first step, a) 상기 코어층에 솔더레지스트와 감광물질층을 적층하여 복합 레지스트층을 형성하는 단계;a) forming a composite resist layer by laminating a solder resist and a photosensitive material layer on the core layer; b) 상기 복합레지스트 층을 동시에 노광 및 현상하는 단계;b) simultaneously exposing and developing the composite resist layer; 인 것을 특징으로 하는 플립 칩 마이크로 범프 제조방법.Flip chip micro bump manufacturing method characterized in that. 청구항 1 에 있어서,The method according to claim 1, 상기 1단계는,The first step, c) 상기 코어층에 솔더레지스트 층을 형성하여 범프홀 영역을 패터닝하는 단계;c) patterning a bump hole region by forming a solder resist layer on the core layer; d) 상기 솔더레지스트 영역에 감광물질층을 형성하는 단계;d) forming a photosensitive material layer in the solder resist region; e) 상기 감광물질층을 상기 범프홀 영역에 대응되는 패턴을 구비하도록 패터닝하는 단계; e) patterning the photosensitive material layer to have a pattern corresponding to the bump hole area; 로 이루어지는 것을 특징으로 하는 플립 칩 마이크로 범프 제조방법.Flip chip micro bump manufacturing method characterized in that consisting of. 청구항 2 또는 3에 있어서,The method according to claim 2 or 3, 상기 감광물질층은 드라이필름레지스트(DFR), 감광성 포토레지스트, 액상 포토레지스트(Liquid Photo Resist) 중 어느 하나를 이용하는 것을 특징으로 하는 플립 칩 마이크로 범프 제조방법.The photosensitive material layer is a flip chip micro bump manufacturing method, characterized in that using any one of a dry film resist (DFR), photosensitive photoresist, liquid photoresist (Liquid Photo Resist). 청구항 4에 있어서,The method according to claim 4, 상기 3단계는, The third step, 상기 솔더레지스트 상에 보호필름을 형성하고, 상기 감광물질층을 박리하는 단계로 형성되는 것을 특징으로 하는 플립 칩 마이크로 범프 제조방법.And forming a protective film on the solder resist and peeling the photosensitive material layer. 청구항 4에 있어서,The method according to claim 4, 상기 a) 및 d) 단계는,Step a) and d), 상기 솔더레지스트 층이 형성된 코어 층의 한 면 또는 양면에 형성하는 단계인 것을 특징으로 하는 플립 칩 마이크로 범프 제조방법.And forming the solder resist layer on one or both surfaces of the core layer on which the solder resist layer is formed. 청구항 1 내지 3 중 어느 한 항에 있어서,The method according to any one of claims 1 to 3, 상기 1단계는,The first step, 동박복합체 상에 드라이 필름을 라미네이션하고 패터닝하여, 노광 현상을 통해 회로패턴을 형성하여 이루어지는 단계인 것을 특징으로 하는 플립 칩 마이크로 범프 제조방법.And laminating and patterning a dry film on the copper foil composite, to form a circuit pattern through exposure development.
KR1020090062656A 2009-07-09 2009-07-09 Manufacturing method of flip chip-micro bump in semiconductor package KR20110005122A (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020090062656A KR20110005122A (en) 2009-07-09 2009-07-09 Manufacturing method of flip chip-micro bump in semiconductor package

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020090062656A KR20110005122A (en) 2009-07-09 2009-07-09 Manufacturing method of flip chip-micro bump in semiconductor package

Publications (1)

Publication Number Publication Date
KR20110005122A true KR20110005122A (en) 2011-01-17

Family

ID=43612407

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020090062656A KR20110005122A (en) 2009-07-09 2009-07-09 Manufacturing method of flip chip-micro bump in semiconductor package

Country Status (1)

Country Link
KR (1) KR20110005122A (en)

Similar Documents

Publication Publication Date Title
US7875805B2 (en) Warpage-proof circuit board structure
KR101610326B1 (en) Manufacturing Method of Flip chip-micro bump in Semiconductor package
US11217534B2 (en) Galvanic corrosion protection for semiconductor packages
US20060202331A1 (en) Conductive bump structure of circuit board and method for fabricating the same
US20100139962A1 (en) Wiring board and method of manufacturing the same
JPH11233678A (en) Manufacture of ic package
US20080116562A1 (en) Carrier structure for semiconductor chip and method for manufacturing the same
US8209860B2 (en) Method of manufacturing printed circuit board having metal bump
TW201417196A (en) Package substrate, package structure and methods for manufacturing same
US8143099B2 (en) Method of manufacturing semiconductor package by etching a metal layer to form a rearrangement wiring layer
JP2010226075A (en) Wiring board and method for manufacturing the same
KR101211724B1 (en) Semiconductor package with nsmd type solder mask and method for manufacturing the same
TWI697081B (en) Semiconductor package substrate, and manufacturing method and electronic package thereof
JP7176045B2 (en) Relay substrate without characteristic layer structure and manufacturing method thereof
JP2020004926A (en) Wiring board and manufacturing method thereof
US20110061907A1 (en) Printed circuit board and method of manufacturing the same
US20070145587A1 (en) Substrate with multi-layer interconnection structure and method of manufacturing the same
KR20110005122A (en) Manufacturing method of flip chip-micro bump in semiconductor package
KR20110013902A (en) Package and manufacturing method thereof
JP4605176B2 (en) Semiconductor mounting substrate, semiconductor package manufacturing method, and semiconductor package
JP2007059851A (en) Manufacturing method of semiconductor device
US20080265405A1 (en) Substrate with multi-layer interconnection structure and method of manufacturing the same
TWI776678B (en) Semiconductor package and manufacturing method thereof
KR101222820B1 (en) Semiconductor package and manufacturing method of the same
JP7087369B2 (en) Manufacturing method of carrier substrate with fine wiring layer and semiconductor package substrate with fine wiring layer

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E601 Decision to refuse application