KR20110004258A - Method of gap filling in a semiconductor device - Google Patents
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Abstract
Description
본 발명은 반도체 소자의 갭필 방법에 관한 것으로, 특히 식각 가스의 라디컬(radical)과 증착 가스를 동시에 유입하여 증착 및 식각이 동시에 이루어지도록 하는 반도체 소자의 갭필 방법에 관한 것이다.
The present invention relates to a gap fill method of a semiconductor device, and more particularly, to a gap fill method of a semiconductor device in which deposition and etching are simultaneously performed by simultaneously introducing radicals and deposition gases of an etching gas.
반도체 소자의 집적도가 향상됨에 따라 반도체 소자의 구성 요소들의 선폭과 간격이 점차 미세해지고 있다. 예를들어 반도체 소자를 구성하는 금속 배선의 선폭과 간격이 점차 미세해지고 있으며, 소자 분리막 또한 폭 및 간격이 점차 미세해지고 있다. 따라서, 소자 분리막의 경우 종래의 LOCOS(LOCal Oxidation Silicon) 공정 대신에 반도체 기판에 좁고 깊은 트렌치(trench)를 형성한 후 이를 절연 물질로 갭필(gap fill)하는 STI(Shallow Trench Isolation) 기술이 주로 사용되고 있다.As the degree of integration of semiconductor devices is improved, the line widths and spacing of the components of the semiconductor devices are gradually getting smaller. For example, the line width and spacing of the metal wirings constituting the semiconductor device are gradually becoming finer, and the device isolation film is also increasingly finer in width and spacing. Therefore, instead of the conventional LOCOS (LOCal Oxidation Silicon) process, a shallow trench isolation (STI) technique is used in which a narrow and deep trench is formed in a semiconductor substrate and then gap-filled with an insulating material. have.
소자 분리막을 형성하기 위한 트렌치 또는 금속 배선 사이 등의 갭필 공정은 트렌치의 바닥면에서부터 순차적으로 절연막이 증착되어 트렌치가 완전히 갭필되어야 한다. 그러나, 트렌치의 바닥면 뿐만 아니라 입구나 측벽에도 동시에 절연막이 증착됨으로써 발생하는 오버행(overhang) 현상 때문에 트렌치가 완전히 갭필되기 이전에 트렌치 상부가 막혀 트렌치 내부에 보이드(void)가 발생된다. 이러한 보이드는 트렌치의 종횡비(aspect ratio)가 커질수록 빈번하게 발생되고, 또한 보이드는 소자의 특성을 저하시키는 원인이 된다. 따라서, 트렌치 갭필 공정에서는 보이드의 발생을 억제하는 것이 중요한 공정 목표 중의 하나라고 할 수 있다.In the gap fill process, such as between trenches or metal lines, to form an isolation layer, an insulating film is sequentially deposited from the bottom of the trench, so that the trench is completely gap filled. However, due to an overhang phenomenon caused by the deposition of an insulating film at the entrance or sidewall of the trench as well as at the bottom of the trench, the upper portion of the trench is blocked before the trench is completely gapfilled, and voids are generated in the trench. Such voids are frequently generated as the aspect ratio of the trench increases, and also causes voids to degrade the characteristics of the device. Therefore, it can be said that suppressing the generation of voids in the trench gap fill process is one of important process goals.
이러한 갭필 공정은 일종의 증착 공정이기 때문에 화학 기상 증착(Chemical Vapor Deposition; CVD) 방법을 주로 이용하는데, 예를들어 대기압 이하 CVD(Sub-Atmospheric CVD; SACVD) 방법을 이용한 갭필 공정이 이용되고 있다. SACVD 공정은 챔버 내부의 히터를 이용하여 반응에 필요한 온도를 유지하도록 하고, 대기압 이하의 압력에서 반응 소오스로서 O3과 TEOS(tetra ethyl ortho silicate) 등의 물질과 불순물 등을 유입하여 형성하게 된다.Since the gapfill process is a kind of deposition process, a chemical vapor deposition (CVD) method is mainly used. For example, a gapfill process using a sub-atmospheric CVD (SACVD) method is used. The SACVD process uses a heater in the chamber to maintain the temperature required for the reaction, and is formed by introducing substances such as O 3 and tetra ethyl ortho silicate (TEOS) and impurities as the reaction source at a pressure below atmospheric pressure.
그러나, 소자 사이의 간격이 좁아질수록, 특히 40㎚ 이하의 반도체 소자에서는 패턴 사이의 간격이 더욱 좁아져 SACVD 방법을 이용한 갭필 능력에 한계가 있기 때문에 오버행 및 보이드의 문제가 계속 발생된다.
However, the narrower the gap between the devices, the smaller the gap between the patterns, especially in semiconductor devices of 40 nm or less, and the gap fill ability using the SACVD method is limited, the problem of overhang and voids continue to occur.
본 발명은 SACVD 방법을 이용하여 오버행 및 보이드가 발생되지 않는 반도체 소자의 갭필 방법을 제공한다.The present invention provides a gap fill method of a semiconductor device in which overhangs and voids are not generated using the SACVD method.
본 발명은 SACVD 장치를 이용하여 절연막의 증착 및 식각을 인시투로 실시하는 반도체 소자의 갭필 방법을 제공한다.The present invention provides a gap fill method of a semiconductor device that performs deposition and etching of an insulating film in-situ using an SACVD apparatus.
본 발명은 식각 가스를 플라즈마 상태로 여기시켜 발생된 식각 가스 라디컬(radical)과 가스 상태의 증착 가스를 동시에 유입하여 절연막의 증착 및 식각이 동시에 이루어지면서 갭필하는 반도체 소자의 갭필 방법을 제공한다.
The present invention provides a gap fill method of a semiconductor device in which an etch gas radical generated by exciting an etch gas in a plasma state and a deposition gas in a gas state are simultaneously introduced to thereby gap fill while simultaneously depositing and etching an insulating film.
본 발명의 일 양태에 따른 반도체 소자의 갭필 방법은 복수의 패턴들이 형성된 기판이 제공되는 단계; 및 식각 가스의 라디컬과 증착 가스를 동시에 이용하여 상기 복수의 패턴 사이에 갭필 절연막을 증착하는 단계를 포함한다.According to an aspect of the present invention, there is provided a gap fill method of a semiconductor device, comprising: providing a substrate on which a plurality of patterns are formed; And depositing a gap-fill insulating film between the plurality of patterns by simultaneously using the radical of the etching gas and the deposition gas.
상기 갭필 절연막을 증착하기 이전에 상기 기판 상에 라이너를 증착하는 단계를 더 포함한다.And depositing a liner on the substrate prior to depositing the gapfill insulating film.
상기 라이너 및 갭필 절연막은 동일 반응 챔버에서 인시투로 증착된다.
The liner and gap fill insulating film are deposited in situ in the same reaction chamber.
본 발명의 다른 양태에 따른 반도체 소자의 갭필 방법은 복수의 패턴들이 형성된 기판을 반응 챔버 내로 로딩하는 단계; 증착 가스 공급부로부터 증착 가스를 공급하고, 식각 가스 공급부로부터 식각 가스를 공급하는 동시에 상기 식각 가스 공급부에 전기장을 인가하여 상기 식각 가스의 라디컬을 생성하는 단계; 및 상기 식각 가스의 라디컬 및 증착 가스를 상기 반응 챔버 내로 동시에 유입시켜 상기 패턴들 사이에 갭필 절연막을 증착하는 단계를 포함한다.According to another aspect of the present invention, there is provided a gap fill method of a semiconductor device, comprising: loading a substrate having a plurality of patterns formed therein into a reaction chamber; Supplying a deposition gas from a deposition gas supply unit, supplying an etching gas from an etching gas supply unit, and simultaneously applying an electric field to the etching gas supply unit to generate radicals of the etching gas; And simultaneously depositing a radical and a deposition gas of the etching gas into the reaction chamber to deposit a gapfill insulating layer between the patterns.
상기 반응 챔버는 대기압 이하의 압력을 유지하고, 상기 전기장은 상기 식각 가스 공급부에 연결된 플라즈마 발생부를 이용하여 발생시킨다.The reaction chamber maintains a pressure below atmospheric pressure, and the electric field is generated using a plasma generator connected to the etching gas supply unit.
상기 식각 가스는 상기 패턴 사이의 간격 및 높이, 상기 증착 가스의 유입량 등에 따라 유입량이 조절된다.The etching gas is controlled to have an inflow amount according to the interval and height between the patterns and the inflow amount of the deposition gas.
상기 갭필 절연막을 증착하기 이전에 상기 패턴 상에 라이너를 증착하는 단계를 더 포함한다.And depositing a liner on the pattern prior to depositing the gap fill insulating film.
상기 라이너를 증착하는 단계는, 상기 증착 가스 공급부로부터 증착 가스를 공급하고, 반응 가스 공급부로부터 반응 가스를 공급하는 동시에 상기 반응 가스 공급부에 전기장을 인가하여 상기 반응 가스의 라디컬을 생성하는 단계; 및 상기 반응 가스의 라디컬 및 증착 가스를 상기 반응 챔버 내로 동시에 유입시켜 상기 패턴들 상에 상기 라이너를 증착하는 단계를 포함한다.The depositing of the liner may include supplying a deposition gas from the deposition gas supply unit, supplying a reaction gas from the reaction gas supply unit, and simultaneously applying an electric field to the reaction gas supply unit to generate radicals of the reaction gas; And simultaneously introducing radicals and deposition gases of the reaction gas into the reaction chamber to deposit the liner on the patterns.
상기 갭필 절연막을 증착한 후 상기 반응 챔버 내의 미반응 가스를 제거하는 단계를 더 포함하며, 상기 미반응 가스는 상기 반응 가스 공급부로부터 공급되는 클린 가스를 이용하여 제거한다.The method may further include removing unreacted gas in the reaction chamber after depositing the gap fill insulating layer, wherein the unreacted gas is removed using a clean gas supplied from the reaction gas supply unit.
상기 클린 가스는 상기 반응 가스와 동일하다.
The clean gas is the same as the reaction gas.
본 발명은 식각 가스의 라디컬과 증착 가스를 SACVD 장치 내에 유입시켜 식각과 증착이 동시에 이루어지면서 갭필 절연막을 증착할 수 있다. 증착 가스 및 식각 가스는 가스 상태로 유입되지만, 식각 가스는 식각 가스 공급부에 연결된 플라즈마 발생부에 의해 플라즈마 상태로 여기되고, 그에 따라 라디컬이 생성되도록 한다.According to the present invention, the gap fill insulating film may be deposited while the radical and the deposition gas of the etching gas are introduced into the SACVD apparatus while the etching and deposition are performed at the same time. The deposition gas and the etching gas flow into the gas state, but the etching gas is excited in the plasma state by the plasma generator connected to the etching gas supply, thereby causing radicals to be generated.
본 발명에 의하면, 증착 가스에 의한 증착과 식각 가스의 라디컬에 의한 식각이 동시에 이루어지면서 갭필 절연막이 증착되기 때문에 패턴 사이의 측면보다 상부가 더 빨리 증착된다. 이에 따라 패턴 모서리에 갭필 절연막이 먼저 증착되는 오버행 및 그에 따라 패턴 사이가 갭필되지 않는 보이드가 발생되지 않는다. 따라서, 패턴 사이를 완전하게 갭필할 수 있다.According to the present invention, since the gap fill insulating film is deposited while the deposition by the deposition gas and the etching by the radical of the etching gas are simultaneously performed, the upper portion is deposited faster than the side surfaces between the patterns. As a result, an overhang in which the gap fill insulating film is first deposited on the pattern edge and no void is generated between the patterns without gap fill. Therefore, it is possible to completely gapfill between patterns.
한편, 갭필 절연막 증착 이전에 라이너를 인시투로 증착할 수 있는데, 라이너 또한 반응 가스의 라디컬 및 증착 가스를 이용하여 증착할 수 있다. 반응 가스로서 다양한 가스 또는 혼합물을 이용할 수 있어 다양한 막질의 라이너를 증착할 수 있고, 라디컬을 이용함으로써 막질을 더욱 치밀하게 할 수 있다.
Meanwhile, the liner may be deposited in-situ prior to the gap-fill insulating film deposition, and the liner may also be deposited using radicals of the reaction gas and the deposition gas. Various gases or mixtures may be used as the reaction gas to deposit various film-like liners, and the use of radicals may make the film more dense.
도 1은 본 발명에 따른 반도체 소자의 제조 방법에 이용되는 SACVD 장치의 일 예의 개략 단면도.
도 2는 본 발명에 따른 반도체 소자의 제조 방법에 이용되는 SACVD 장치의 다른 예의 개략 단면도.
도 3 내지 도 5는 본 발명의 일 실시 예에 따른 반도체 소자의 제조 방법을 설명하기 위해 공정 순으로 도시한 소자의 단면도.
도 6 내지 도 9는 본 발명의 다른 실시 예에 따른 반도체 소자의 제조 방법을 설명하기 위해 공정 순으로 도시한 소자의 단면도.1 is a schematic cross-sectional view of an example of a SACVD apparatus used in the method of manufacturing a semiconductor device according to the present invention.
2 is a schematic cross-sectional view of another example of a SACVD apparatus used in the method of manufacturing a semiconductor device according to the present invention.
3 to 5 are cross-sectional views of devices in a process order for explaining a method of manufacturing a semiconductor device according to an embodiment of the present invention.
6 to 9 are cross-sectional views of devices in a process order for explaining a method of manufacturing a semiconductor device according to another embodiment of the present invention.
이하, 첨부된 도면을 참조하여 본 발명의 실시 예를 상세히 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시 예들은 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 도면에서 여러 층 및 각 영역을 명확하게 표현하기 위하여 두께를 확대하여 표현하였으며 도면상에서 동일 부호는 동일한 요소를 지칭하도록 하였다. 또한, 층, 막, 영역 등의 부분이 다른 부분 “상부에” 또는 “상에” 있다고 표현되는 경우는 각 부분이 다른 부분의 “바로 상부” 또는 “바로 위에” 있는 경우뿐만 아니라 각 부분과 다른 부분의 사이에 또 다른 부분이 있는 경우도 포함한다.Hereinafter, with reference to the accompanying drawings will be described an embodiment of the present invention; However, the present invention is not limited to the embodiments disclosed below, but may be implemented in various forms, and only the embodiments are intended to complete the disclosure of the present invention and to those skilled in the art. It is provided for complete information. In the drawings, the thickness of layers, films, panels, regions, etc., may be exaggerated for clarity, and like reference numerals designate like elements. In addition, if a part such as a layer, film, area, etc. is expressed as “upper” or “on” another part, each part is different from each part as well as being “right up” or “directly above” another part. This includes the case where there is another part between parts.
도 1은 본 발명에 따른 반도체 소자의 제조 방법에 이용되는 SACVD 장치의 일 예의 개략 단면도이다.1 is a schematic cross-sectional view of an example of a SACVD apparatus used in the method of manufacturing a semiconductor device according to the present invention.
도 1을 참조하면, 본 발명에 이용되는 SACVD 장치는 내부에 반응 공간이 마련된 반응 챔버(100)와, 반응 챔버(100) 내부의 하측에 마련되어 기판(10)을 지지하는 기판 지지대(110)와, 기판 지지대(110)와 대향하는 반응 챔버(100) 내부의 상측에 마련되어 공급 가스를 분사하는 샤워헤드(120)와, 샤워헤드(120)에 증착 가스를 공급하는 증착 가스 공급부(130)와, 샤워헤드(120)에 식각 가스를 공급하는 식각 가스 공급부(140)와, 식각 가스 공급부(140)를 통해 공급되는 식각 가스를 플라즈마 상태로 여기시키는 플라즈마 발생부(150)를 포함한다.Referring to FIG. 1, the SACVD apparatus used in the present invention includes a
반응 챔버(100)는 소정의 반응 영역을 마련하고, 이를 기밀하게 유지시킨다. 반응 챔버(100)는 대략 원형의 평면부 및 평면부로부터 상향 연장된 측벽부를 포함하여 소정의 공간을 가지는 반응부와, 대략 원형으로 반응부 상에 위치하여 반응 챔버(100)를 기밀하게 유지하는 덮개를 포함할 수 있다. 물론, 반응부 및 덮개는 원형 이외에 다양한 형상으로 제작될 수 있는데, 예를들어 기판(10) 형상에 대응하는 형상으로 제작될 수 있다.The
기판 지지대(110)는 반응 챔버(100)의 하부에 마련되며, 샤워 헤드(120)와 대향하는 위치에 설치된다. 기판 지지대(110)는 반응 챔버(100) 내로 유입된 기판(10)이 안착될 수 있도록 예를들어 정전척 등이 마련될 수 있다. 또한, 기판 지지대(110)는 대략 원형으로 마련될 수 있으나, 기판(10) 형상과 대응되는 형상으로 마련될 수 있으며, 기판(10)보다 크게 제작될 수 있다. 기판 지지대(110) 하부에는 기판 지지대(110)를 승하강 이동시키는 기판 승강기(111)가 마련된다. 기판 승강기(111)는 기판 지지대(110) 상에 기판(10)이 안착되면 기판 지지대(110)를 샤워헤드(120)와 근접하도록 이동시킨다. 또한, 기판 지지대(110) 내부에는 히터(미도시)가 장착된다. 히터는 소정 온도로 발열하여 기판(10)을 가열함으로써 증착 가스에 의해 층간 절연막이 기판(10) 상에 용이하게 증착되도록 한다. 한편, 기판 지지대(110) 내부에는 히터 이외에 냉각관(미도시)이 더 마련될 수 있다. 냉각관은 기판 지지대(110) 내부에 냉매가 순환되도록 함으로써 냉열이 기판 지지대(110)를 통해 기판(10)에 전달되어 기판(10)의 온도를 원하는 온도로 제어할 수 있다.The
샤워헤드(120)는 반응 챔버(100) 내의 상부에 기판 지지대(110)와 대향하는 위치에 설치되며, 증착 가스 및 식각 가스가 플라즈마 상태로 여기되어 발생된 식각 가스 라디컬(radical)을 반응 챔버(100)의 하측으로 분사한다. 샤워헤드(120)는 상부가 증착 가스 공급부(130) 및 식각 가스 공급부(150)와 연결되고, 하부는 기판(10)에 증착 가스 및 식각 가스의 라디컬(radical)을 분사하기 위한 복수의 분사홀(122)이 형성된다. 샤워헤드(120)는 대략 원형으로 제작되지만, 기판(10) 형상으로 제작될 수도 있다. 또한, 샤워헤드(120)는 기판 지지대(110)와 동일 크기로 제작될 수 있다.The
증착 가스 공급부(130)는 샤워헤드(120)의 상부와 연결되어 증착 가스 및 불순물 가스를 샤워헤드(120)에 공급하는 증착 가스 공급관(132)과, 증착 가스를 저장하는 증착 가스 저장부(134) 및 불순물 가스를 저장하는 불순물 가스 저장부(136)를 포함한다. 증착 가스 저장부(134)는 갭필 절연막, 예를들어 BPSG막을 형성하기 위한 주 소오스로서의 TEOS 및 O3를 저장한다. 증착 가스 저장부(134)는 TEOS 저장부 및 O3 저장부로 구분될 수도 있다. 또한, 불순물 가스 저장부(136)는 BPSG를 이용하여 갭필 절연막 형성 시 불순물로 이용되는 붕소(Boron) 함유 가스 및 인(Phosphorus) 함유 가스, 예를들어 TEB(TriEthyl Borate) 및 TEPO(Triethyl phosphate)를 저장한다. 이러한 불순물 가스 저장부(136) 또한 TEB 저장부 및 TEPO 저장부로 구분될 수 있다. 여기서, 증착 가스 저장부(134) 및 불순물 가스 저장부(136)는 증착 가스 공급관(132)과의 사이에 밸브(미도시) 등이 설치되어 증착 가스 저장부(134) 및 불순물 가스 저장부(136)로부터 증착 가스 및 불순물 가스의 공급이 제어된다.The deposition gas supply unit 130 is connected to an upper portion of the
식각 가스 공급부(140)는 식각 가스 공급관(132)과 분리되어 샤워헤드(120)와 상부와 연결되며, 식각 가스를 샤워헤드(120)에 공급하는 식각 가스 공급관(142) 및 식각 가스를 저장하는 반응 가스 저장부(144)를 포함한다. 식각 가스 저장부(144)는 갭필 절연막 증착 시 증착 가스 및 불순물 가스와 동시에 유입되는 식각 가스를 저장하는데, 예를들어 NF3 등의 불소 함유 식각 가스 등을 저장한다. 이러한 식각 가스는 증착되는 막질에 따라 복수를 이용할 수 있다. 따라서, 식각 가스 저장부(144)는 식각 가스의 수에 따라 복수의 식각 가스 저장부(144)를 포함할 수 있다. 한편, 식각 가스 공급부(140)를 통해 갭필 절연막 증착 후 미반응 가스를 퍼지하기 위한 클린 가스를 공급할 수도 있다. 클린 가스로는 불활성 가스 등이 이용된다. 따라서, 식각 가스 공급부(140)는 식각 가스를 저장하는 식각 가스 저장부(144)와 별도의 클린 가스 저장부(미도시)를 더 구비할 수도 있다.The etching
플라즈마 발생부(150)는 식각 가스 공급부(140)를 통해 공급되는 식각 가스를 플라즈마 상태로 여기시키고, 이에 의해 라디컬이 발생되도록 한다. 플라즈마 발생부(150)는 식각 가스 공급관(142)의 소정 부위에 마련된 플라즈마 발생 코일(152)과, 플라즈마 발생 코일(152)에 소정의 전원을 공급하는 전원 공급부(154)를 포함한다. 따라서, 전원 공급부(154)로부터 플라즈마 발생 코일(152)에서 소정의 전원이 공급되고, 이에 따라 소정의 전기장이 발생되어 식각 가스를 플라즈마 상태로 여기시키고, 이에 따라 식각 가스의 라디컬이 발생된다. 예를들어 식각 가스로 NF3를 이용하면 불소 라디컬(F*)이 발생되는 등 식각 가스에 따라 다양한 라디컬을 발생시킬 수 있다. 식각 가스의 라디컬은 증착 가스와 함께 샤워헤드(120)를 통해 분사되고, 기판(10) 상에는 식각 가스의 라디컬에 의한 식각과 증착 가스에 의한 증착이 동시에 이루어지면서 갭필 절연막이 증착된다. 따라서, 오버행 및 보이드의 발생을 방지하고 갭필 절연막을 이용하여 용이하게 갭필할 수 있다.
The plasma generating unit 150 excites the etching gas supplied through the etching
한편, 상기 본 발명에 이용되는 SACVD 장치는 식각 가스 공급부(140)에 플라즈마 발생부(150)를 설치하여 식각 가스를 플라즈마 상태로 여기시켜 라디컬을 발생시키고, 이를 증착 가스와 함께 반응 챔버(100) 내로 유입시켜 갭필 절연막을 증착하였다. 그러나, 갭필 절연막 증착 이전에 라이너를 증착할 수도 있다. 예를들어 기판상에 형성된 트렌치 내측벽에 라이너를 형성한 후 갭필 절연막으로 트렌치를 매립하여 소자 분리막을 형성하거나, 비트라인 또는 금속 배선 등의 패턴 상에 라이너를 형성한 후 층간 절연막을 형성하여 패턴 사이를 매립할 수도 있다. 그런데, 상기 SACVD 장치를 이용하면서 라이너 증착과 갭필 절연막 증착을 인시투로 실시할 수도 있다. 예를들어 도 2에 도시된 바와 같이 라이너 증착을 위한 반응 가스 공급부(160)가 더 설치되고, 반응 가스 공급부(160)로부터 공급되는 반응 가스 또한 플라즈마 상태로 여기시킬 수도 있다. 본 발명에 이용되는 SACVD 장치의 다른 실시 예를 도 2를 이용하여 하면 다음과 같다. 여기서, 도 1의 설명과 중복되는 내용의 설명은 생략하도록 하겠다.
Meanwhile, in the SACVD apparatus used in the present invention, the plasma generating unit 150 is installed in the etching
도 2는 본 발명에 따른 반도체 소자의 갭필 방법에 이용되는 SACVD 장치의 다른 예의 개략 단면도이다.2 is a schematic cross-sectional view of another example of a SACVD apparatus used in the gap fill method of a semiconductor device according to the present invention.
도 2를 참조하면, 본 발명에 이용되는 SACVD 장치는 내부에 반응 공간이 마련된 반응 챔버(100)와, 반응 챔버(100) 내부의 하측에 마련되어 기판(10)을 지지하는 기판 지지대(110)와, 기판 지지대(110)와 대향하는 반응 챔버(100) 내부의 상측에 마련되어 공급 가스를 분사하는 샤워헤드(120)와, 샤워헤드(120)에 증착 가스를 공급하는 증착 가스 공급부(130)와, 샤워헤드(120)에 식각 가스를 공급하는 반응 가스 공급부(140)와, 샤워헤드(120)에 라이너 증착을 위한 반응 가스를 공급한느 반응 가스 공급부(160)과, 식각 가스 공급부(140) 및 반응 가스 공급부(160)를 통해 공급되는 식각 가스 및 반응 가스를 플라즈마 상태로 여기시키는 플라즈마 발생부(150)를 포함한다.Referring to FIG. 2, the SACVD apparatus used in the present invention includes a
반응 가스 공급부(160)는 반응 가스를 샤워헤드(120)로 공급하기 위해 식각 가스 공급관(142)과 연결되는 반응 가스 공급관(162)과, 반응 가스를 저장하는 반응 가스 저장부(164)을 포함한다. 반응 가스 저장부(164)는 라이너 증착을 위한 반응 가스를 저장하는데, 예를들어 NH3 등의 질소 함유 가스, CH4 등의 탄소 함유 가스, 불활성 가스 또는 이들의 혼합 가스 등을 저장한다. 따라서, 반응 가스 공급부(160)는 반응 가스의 수에 따라 복수의 반응 가스 저장부(164)를 포함할 수 있다. 이러한 반응 가스 공급부(160)에 의해 공급되는 반응 가스는 갭필 절연막 증착 이전에 패턴 상에 라이너를 증착하기 위해 공급되며, 플라즈마 발생부(150)에 의해 플라즈마 상태로 여기되고, 그에 따라 반응 가스의 라디컬이 발생된다. 예를들어 반응 가스로 NH3를 이용하면 질소 라디컬(N*)이 발생되고, 반응 가스로 CH4를 이용하면 탄소 라디컬(C*)이 발생되는 등 반응 가스에 따라 다양한 라디컬을 발생시킬 수 있다. 반응 가스의 라디컬은 증착 가스와 함께 샤워헤드(120)를 통해 분사되고, 기판(10) 상에는 증착 가스와 라디컬이 반응하여 라이너가 형성된다. 이때, 증착 가스로 TEOS 및 O3가 공급되고 반응 가스로 NH3가 공급되면, 라이너는 SiON 상태로 증착된다. 또한, 증착 가스로 TEOS 및 O3가 공급되고 반응 가스로 CH4가 공급되면, 라이너는 SiOC 상태로 증착된다. 뿐만 아니라 증착 가스로 TEOS 및 O3가 공급되고 반응 가스로 NH3 및 CH4가 공급되면, 라이너는 SiOCN 상태로 증착된다. 즉, 반응 가스에 따라 라이너를 다양한 상태로 증착할 수 있다.
The reaction gas supply unit 160 includes a reaction
도 3 내지 도 5는 본 발명의 일 실시 예에 따른 반도체 소자의 갭필 방법을 설명하기 위해 순서적으로 도시한 소자의 단면도로서, 기판 내에 형성된 소정 깊이의 트렌치를 갭필하여 소자 분리막을 형성하는 경우의 예를 설명한다.3 to 5 are cross-sectional views of devices sequentially shown to explain a gap fill method of a semiconductor device according to an embodiment of the present invention. Explain the example.
도 3을 참조하면, 기판(10) 상부에 패드 산화막(20) 및 패드 질화막(30)을 형성한다. 그리고, 소자 분리 마스크를 이용한 사진 및 식각 공정으로 패드 질화막(30) 및 패드 산화막(20)의 소정 영역을 식각한 후 기판(10)을 소정 깊이 식각하여 트렌치(40)를 형성한다. 트렌치(40)는 영역에 따라 서로 다른 폭을 형성될 수 있는데, 예를들어 셀 영역에서 주변 회로 영역보다 그 폭 및 간격이 더 좁게 형성될 수 있으며, 주변 회로 영역에서도 서로 다른 폭 및 간격으로 형성될 수 있다. 또한, 트렌치(40)의 깊이는 모든 영역에서 동일하게 형성하는 것이 바람직하다.Referring to FIG. 3, a
도 4 및 도 5를 참조하면, 트렌치(40)가 형성된 기판(10)을 반응 챔버(100)에 로딩한다. 기판(10)이 반응 챔버(100) 내로 로딩되면 기판(10)이 기판 지지대(110) 상에 안착되고, 기판 승강기(111)가 상부로 승강하여 기판 지지대(110)와 샤워헤드(120) 사이의 간격을 소정 간격으로 유지하도록 한다. 이어서 또는 이와 동시에, 기판 지지대(110) 내의 히터를 이용하여 기판(10)이 소정 온도, 예를들어 400℃∼550℃의 온도를 유지하고, 반응 챔버(100) 내의 압력이 대기압 이하, 예를들어 300Torr∼600Torr을 유지하도록 한다. 그리고, 증착 가스 저장부(134)로부터 증착 가스 공급관(132)으로 증착 가스, 예를들어 TEOS 및 O3가 공급되고, 불순물 가스 저장부(136)로부터 증착 가스 공급관(132)으로 불순물 가스, 예를들어 TEB(TriEthyl Borate) 및 TEPO(Triethyl phosphate)가 공급되며, 식각 가스 공급부(144)로부터 식각 가스 공급관(142)으로 식각 가스, 예를들어 NF3가 공급된다. 이때, 전원 공급부(154)로부터 소정 전원이 플라즈마 발생 코일(152)에 공급되어 소정의 전기장이 발생된다. 이에 따라, 식각 가스 공급부(144)를 통해 공급되는 식각 가스가 플라즈마 상태로 여기되어 불소 라디컬(F*)이 발생된다. 불소 라디컬(F*) 및 증착 가스가 샤워헤드(120)로 공급되고, 샤워헤드(120)는 증착 가스와 불소 라디컬(F*)을 하부로 분사한다. 증착 가스와 동시에 불소 라디컬(F*)이 유입되기 때문에 증착과 식각이 동시에 이루어지면서 갭필 절연막(50)이 증착된다. 따라서, 트렌치(40) 측벽 및 상부의 증착 속도가 트렌치(40) 하부의 증착보다 늦게 되어 트렌치(40) 하부부터 트렌치(40)가 갭필 절연막(50)에 의해 매립된다. 즉, 트렌치(40)의 상부, 하부 및 측벽에 동일한 두께로 증착되는 종래의 방법으로는 트렌치(40) 입구의 모서리 부분에 증착 가스가 더 많이 증착되는 오버행이 발생되지만, 본 실시 예에 의해서는 오버행이 발생되지 않으면서 트렌치(40)가 매립된다. 여기서, 불소 라디컬(F*)은 식각 가스의 유입량에 따라 반응 챔버(100) 내로 유입되는 양이 조절되는데, 이는 트렌치(40)의 폭 및 깊이, 증착 가스의 유입량 등에 따라 조절될 수 있다.
4 and 5, the
한편, 패턴 사이로부터 갭필 절연막(50)을 증착하기 이전에 패턴 상에 라이너를 먼저 증착한 후 갭필 절연막(50)을 증착할 수도 있다. 이 경우 도 2의 반응 가스 공급부(160)를 포함하는 SACVD 장치를 이용할 수 있는데, 라이너를 증착한 후 갭필 절연막을 증착하는 본 발명의 다른 실시 예에 따른 반도체 소자의 갭필 방법을 도 6 내지 도 9를 이용하여 설명하면 다음과 같다.Meanwhile, before depositing the gap fill insulating
도 6을 참조하면, 소정의 구조가 형성된 기판(10)을 반응 챔버(100)에 로딩한다. 기판(10) 상에는 예를들어 트랜지스터, 비트라인, 금속 배선 등이 형성되는데, 본 실시 예에서는 기판(10) 상에 금속 배선(60)이 형성된 경우를 도시하였다. 금속 배선(60)이 형성된 기판(10)을 반응 챔버(100) 내로 로딩하면 기판(10)이 기판 지지대(110) 상에 안착되고, 기판 승강기(111)가 상부로 승강하여 기판 지지대(110)와 샤워헤드(120) 사이의 간격을 소정 간격으로 유지하도록 한다.Referring to FIG. 6, the
이어서, 도 7에 도시된 바와 같이, 기판 지지대(110) 내의 히터를 이용하여 기판(10)이 소정 온도, 예를들어 400℃∼550℃의 온도를 유지하고, 반응 챔버(100) 내의 압력이 대기압 이하, 예를들어 300Torr∼600Torr을 유지하도록 한다. 그리고, 증착 가스 저장부(134)로부터 증착 가스 공급관(132)으로 증착 가스, 예를들어 TEOS 및 O3를 공급하고, 반응 가스 공급부(164)로부터 반응 가스 공급관(162)으로 반응 가스, 예를들어 NH3를 공급한다. 이때, 전원 공급부(154)로부터 소정 전원이 플라즈마 발생 코일(152)에 공급되어 소정의 전기장이 발생된다. 이에 따라, 반응 가스 공급부(164)를 통해 공급되는 반응 가스가 플라즈마 상태로 여기되고, 질소 라디컬(N*)이 발생된다. 따라서, 질소 라디컬(N*) 및 증착 가스가 샤워헤드(120)로 공급되고, 샤워헤드(120)는 증착 가스, 즉 TEOS 및 O3 가스와 질소 라디컬(N*)을 분사한다. 이에 따라 기판(10)의 금속 배선(60) 상에는 라이너(70)가 형성된다. 라이너(70)는 SiON 상태로 증착되며, 질소 라디컬(N*) 및 소오스 가스의 유입량 또는 유입 시간에 따라 그 두께가 결정된다. 한편, 반응 가스로 탄소 함유 가스를 이용하면 라이너(60)는 SiOC 상태로 증착되고, 반응 가스로 탄소 및 질소 함유 가스를 이용하면 라이너(60)는 SiOCN 상태로 증착된다. 따라서, 반응 가스에 따라 다양한 막질의 라이너(60)를 증착할 수 있다. 이러한 반응 가스는 이후 갭필 절연막을 형성하기 위한 증착 가스 및 불순물 가스에 따라 변경할 수 있고, 라디컬을 이용함으로써 라이너(60)의 막질을 더욱 치밀하게 할 수 있어 불순물의 하부 침부를 완전하게 방지할 수 있도록 한다.Subsequently, as shown in FIG. 7, the
이어서, 도 8 및 도 9에 도시된 바와 같이, 온도 및 압력을 유지하면서, 반응 가스 공급부(160)로부터의 반응 가스 공급을 중단하고, 식각 가스 공급부(140)로부터 식각 가스를 공급한다. 이때, 증착 가스 공급부(130)로부터 증착 가스 및 불순물 가스의 공급은 계속 유지한다. 즉, 증착 가스 저장부(134)로부터 증착 가스 공급관(132)으로 증착 가스, 예를들어 TEOS 및 O3가 공급되고, 불순물 가스 저장부(136)로부터 증착 가스 공급관(132)로 불순물 가스, 예를들어 TEB(TriEthyl Borate) 및 TEPO(Triethyl phosphate)가 공급되며, 식각 가스 공급부(144)로부터 식각 가스 공급관(142)으로 식각 가스, 예를들어 NF3가 공급된다. 또한, 전원 공급부(154)로부터 소정 전원이 플라즈마 발생 코일(152)에 계속 공급되어 소정의 전기장이 발생된다. 이에 따라, 식각 가스 공급부(144)를 통해 공급되는 식각 가스가 플라즈마 상태로 여기되어 불소 라디컬(F*)이 발생된다. 불소 라디컬(F*) 및 증착 가스가 샤워헤드(120)로 공급되고, 샤워헤드(120)는 증착 가스와 불소 라디컬(F*)을 하부로 분사한다. 증착 가스와 동시에 불소 라디컬(F*)이 유입되기 때문에 증착과 식각이 동시에 이루어지면서 갭필 절연막(50)이 증착된다. 따라서, 금속 배선(70) 측벽 및 상부의 증착 속도가 금속 배선(70) 사이의 하부의 증착보다 늦게 되어 금속 배선(70) 사이가 하부부터 갭필 절연막(50)에 의해 매립된다.
Subsequently, as shown in FIGS. 8 and 9, the supply of the reaction gas from the reaction gas supply unit 160 is stopped while maintaining the temperature and the pressure, and the etching gas is supplied from the etching
한편, 본 발명의 기술적 사상은 상기 실시 예에 따라 구체적으로 기술되었으나, 상기 실시 예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주지해야 한다. 또한, 본 발명의 기술분야에서 당업자는 본 발명의 기술 사상의 범위 내에서 다양한 실시 예가 가능함을 이해할 수 있을 것이다.
On the other hand, although the technical spirit of the present invention has been described in detail according to the above embodiment, it should be noted that the above embodiment is for the purpose of explanation and not for the limitation. In addition, those skilled in the art will understand that various embodiments are possible within the scope of the technical idea of the present invention.
100 : 반응 챔버 110 : 지판 지지대
120 : 샤워헤드 132 : 소오스 가스 공급관
134 : 소오스 가스 저장부 136 : 불순물 가스 저장부
142 : 식각 가스 공급관 144 : 식각 가스 저장부
152 : 플라즈마 발생 코일 154 : 전원 공급부
162 : 반응 가스 공급관 164 : 반응 가스 저장부
10 : 기판 20 : 패드 산화막
30 : 패드 질화막 40 : 트렌치
50 : 갭필 절연막100: reaction chamber 110: fingerboard support
120: shower head 132: source gas supply pipe
134: source gas storage unit 136: impurity gas storage unit
142: etching gas supply pipe 144: etching gas storage unit
152: plasma generating coil 154: power supply
162: reaction gas supply pipe 164: reaction gas storage unit
10
30: pad nitride film 40: trench
50: gap fill insulating film
Claims (11)
식각 가스의 라디컬과 증착 가스를 동시에 이용하여 상기 복수의 패턴 사이에 갭필 절연막을 증착하는 단계를 포함하는 반도체 소자의 갭필 방법.
Providing a substrate having a plurality of patterns formed thereon;
And depositing a gapfill insulating film between the plurality of patterns by simultaneously using a radical of an etching gas and a deposition gas.
The method of claim 1, further comprising depositing a liner on the substrate prior to depositing the gap fill insulating film.
The method of claim 2, wherein the liner and the gapfill insulating layer are deposited in-situ in the same reaction chamber.
증착 가스 공급부로부터 증착 가스를 공급하고, 식각 가스 공급부로부터 식각 가스를 공급하는 동시에 상기 식각 가스 공급부에 전기장을 인가하여 상기 식각 가스의 라디컬을 생성하는 단계; 및
상기 식각 가스의 라디컬 및 증착 가스를 상기 반응 챔버 내로 동시에 유입시켜 상기 패턴들 사이에 갭필 절연막을 증착하는 단계를 포함하는 반도체 소자의 갭필 방법.
Loading a substrate having a plurality of patterns into the reaction chamber;
Supplying a deposition gas from a deposition gas supply unit, supplying an etching gas from an etching gas supply unit, and simultaneously applying an electric field to the etching gas supply unit to generate radicals of the etching gas; And
And simultaneously depositing a radical and a deposition gas of the etching gas into the reaction chamber to deposit a gap fill insulating layer between the patterns.
The method of claim 4, wherein the reaction chamber maintains a pressure below atmospheric pressure.
The method of claim 4, wherein the electric field is generated by using a plasma generator connected to the etching gas supply unit.
5. The gap fill method of claim 4, wherein the etching gas has a flow rate controlled according to a gap and a height between the patterns, a flow rate of the deposition gas, and the like.
The method of claim 4, further comprising depositing a liner on the pattern prior to depositing the gap fill insulating film.
상기 증착 가스 공급부로부터 증착 가스를 공급하고, 반응 가스 공급부로부터 반응 가스를 공급하는 동시에 상기 반응 가스 공급부에 전기장을 인가하여 상기 반응 가스의 라디컬을 생성하는 단계; 및
상기 반응 가스의 라디컬 및 증착 가스를 상기 반응 챔버 내로 동시에 유입시켜 상기 패턴들 상에 상기 라이너를 증착하는 단계를 포함하는 반도체 소자의 갭필 방법.
The method of claim 8, wherein depositing the liner comprises:
Supplying a deposition gas from the deposition gas supply unit, supplying a reaction gas from the reaction gas supply unit, and simultaneously applying an electric field to the reaction gas supply unit to generate radicals of the reaction gas; And
Depositing the liner on the patterns by simultaneously introducing radicals of the reaction gas and deposition gas into the reaction chamber.
The semiconductor device of claim 9, further comprising removing unreacted gas in the reaction chamber after depositing the gap fill insulating layer, wherein the unreacted gas is removed using a clean gas supplied from the reaction gas supply unit. Method of preparation.
The method of manufacturing a semiconductor device according to claim 10, wherein the clean gas is the same as the reaction gas.
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KR1020090061622 Division | 2009-07-07 |
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---|---|
KR20110004258A true KR20110004258A (en) | 2011-01-13 |
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Legal Events
Date | Code | Title | Description |
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A107 | Divisional application of patent | ||
A201 | Request for examination | ||
E902 | Notification of reason for refusal | ||
E701 | Decision to grant or registration of patent right | ||
GRNT | Written decision to grant | ||
FPAY | Annual fee payment |
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