KR102317440B1 - Method for manufacturing of semiconductor device - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 61
- 239000004065 semiconductor Substances 0.000 title claims abstract description 32
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 21
- 239000010409 thin film Substances 0.000 claims abstract description 86
- 239000000463 material Substances 0.000 claims abstract description 62
- 239000000758 substrate Substances 0.000 claims abstract description 55
- 238000000427 thin-film deposition Methods 0.000 claims abstract description 49
- 238000005507 spraying Methods 0.000 claims abstract description 28
- 239000012495 reaction gas Substances 0.000 claims abstract description 23
- 239000007789 gas Substances 0.000 claims abstract description 21
- 238000010926 purge Methods 0.000 claims abstract description 5
- 230000008569 process Effects 0.000 claims description 35
- 239000010408 film Substances 0.000 claims description 13
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 claims description 8
- GJWAPAVRQYYSTK-UHFFFAOYSA-N [(dimethyl-$l^{3}-silanyl)amino]-dimethylsilicon Chemical compound C[Si](C)N[Si](C)C GJWAPAVRQYYSTK-UHFFFAOYSA-N 0.000 claims description 8
- UQEAIHBTYFGYIE-UHFFFAOYSA-N hexamethyldisiloxane Chemical compound C[Si](C)(C)O[Si](C)(C)C UQEAIHBTYFGYIE-UHFFFAOYSA-N 0.000 claims description 8
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 claims description 7
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 7
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 claims description 7
- 229910052799 carbon Inorganic materials 0.000 claims description 7
- FFUAGWLWBBFQJT-UHFFFAOYSA-N hexamethyldisilazane Chemical compound C[Si](C)(C)N[Si](C)(C)C FFUAGWLWBBFQJT-UHFFFAOYSA-N 0.000 claims description 7
- 229910052760 oxygen Inorganic materials 0.000 claims description 7
- 239000001301 oxygen Substances 0.000 claims description 7
- 230000009257 reactivity Effects 0.000 claims description 7
- 229910052710 silicon Inorganic materials 0.000 claims description 7
- 239000010703 silicon Substances 0.000 claims description 7
- 150000001875 compounds Chemical class 0.000 claims description 4
- 239000012530 fluid Substances 0.000 claims description 3
- 239000007921 spray Substances 0.000 claims description 2
- 238000000151 deposition Methods 0.000 description 12
- 238000010586 diagram Methods 0.000 description 10
- 238000006243 chemical reaction Methods 0.000 description 6
- 230000008021 deposition Effects 0.000 description 5
- 238000005530 etching Methods 0.000 description 5
- 238000005229 chemical vapour deposition Methods 0.000 description 4
- 238000002955 isolation Methods 0.000 description 4
- 239000011810 insulating material Substances 0.000 description 3
- 238000009795 derivation Methods 0.000 description 2
- 238000005429 filling process Methods 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 1
- 238000005137 deposition process Methods 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000005484 gravity Effects 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 230000003252 repetitive effect Effects 0.000 description 1
- -1 silicon (Si) Chemical class 0.000 description 1
- 239000011800 void material Substances 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76837—Filling up the space between adjacent conductive structures; Gap-filling properties of dielectrics
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- H01L21/205—
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- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
- H01L21/76229—Concurrent filling of a plurality of trenches having a different trench shape or dimension, e.g. rectangular and V-shaped trenches, wide and narrow trenches, shallow and deep trenches
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Abstract
본 발명은 반도체 소자에 형성된 트렌치를 보이드 없이 갭필하기 위한 반도체 소자 제조 방법을 제공하는 것으로, 본 발명에 따른 반도체 소자의 제조 방법은 트렌치가 형성된 기판을 챔버 내부에 로딩하는 제 1 단계; 상기 챔버 내부의 온도를 상승시키는 제 2 단계; 박막 증착 물질을 상기 기판 상에 분사하는 제 3 단계; 반응가스를 상기 기판 상에 분사하여 상기 박막 증착 물질과 반응시키는 제 4 단계; 퍼지가스를 상기 기판 상에 분사하여 상기 제 3 단계 및 상기 제 4 단계에서 박막이 형성되고 남은 물질을 제거하는 제 5 단계; 및 기판 처리 가스를 상기 기판 상에 분사하여 형성된 상기 박막을 경화시키는 제 6 단계를 포함하여 상기 트렌치 및 상기 트렌치의 외부에 제 1 막을 형성한다.The present invention provides a method for manufacturing a semiconductor device for gap-filling a trench formed in a semiconductor device without voids. The method for manufacturing a semiconductor device according to the present invention includes a first step of loading a substrate having a trench formed therein into a chamber; a second step of increasing the temperature inside the chamber; a third step of spraying a thin film deposition material onto the substrate; a fourth step of spraying a reaction gas onto the substrate to react with the thin film deposition material; a fifth step of spraying a purge gas onto the substrate to remove the material remaining after the thin film is formed in the third and fourth steps; and a sixth step of curing the thin film formed by spraying a substrate processing gas onto the substrate to form the first layer in the trench and outside the trench.
Description
본 발명은 반도체 소자의 제조 방법에 관한 것으로서, 상세하게는 반도체 소자에 형성된 트렌치(trench)에 유동성을 가지는 박막을 형성하여 트렌치에 보이드(void) 없이 효과적으로 갭필(gap fill)할 수 있는 반도체 소자의 제조 방법에 관한 것이다.The present invention relates to a method of manufacturing a semiconductor device, and more particularly, by forming a thin film having fluidity in a trench formed in the semiconductor device to effectively fill the gap without voids in the trench. It relates to a manufacturing method.
반도체 소자의 집적도가 향상됨에 따라 반도체 소자의 구성 요소들의 선폭과 간격이 점차 미세해지고 있다. 예를 들어 반도체 소자를 구성하는 금속 배선의 선폭과 간격이 점차 미세해지고 있으며, 소자 분리막 또한 폭 및 간격이 점차 미세해지고 있다. 따라서, 소자 분리막의 경우 종래의 LOCOS(LOCal Oxidation Silicon) 공정 대신에 반도체 기판에 좁고 깊은 트렌치(trench)를 형성한 후 이를 절연 물질로 갭필(gap fill)하는 STI(Shallow Trench Isolation) 기술이 주로 사용되고 있다.As the degree of integration of the semiconductor device is improved, the line width and spacing of the components of the semiconductor device are gradually becoming finer. For example, the line width and spacing of metal wires constituting a semiconductor device are gradually becoming finer, and the width and interval of the device isolation layer are also becoming finer. Therefore, in the case of the device isolation layer, instead of the conventional LOCOS (LOCal Oxidation Silicon) process, a shallow trench isolation (STI) technique is mainly used to form a narrow and deep trench in the semiconductor substrate and then fill the gap with an insulating material. have.
소자 분리막을 형성하기 위한 트렌치 또는 금속 배선 사이 등의 갭필 공정은 트렌치의 바닥면에서부터 순차적으로 절연막이 증착되어 트렌치가 완전히 갭필되어야 한다. 그러나, 트렌치의 바닥면 뿐만 아니라 입구나 측벽에도 동시에 절연막이 증착됨으로써 발생하는 오버행(overhang) 현상 때문에 트렌치가 완전히 갭필되기 이전에 트렌치 상부가 막혀 트렌치 내부에 보이드(void)가 발생된다. 이러한 보이드는 트렌치의 종횡비(aspect ratio)가 커질수록 빈번하게 발생되고, 또한 보이드는 소자의 특성을 저하시키는 원인이 된다. 따라서, 트렌치 갭필 공정에서는 보이드의 발생을 억제하는 것이 중요한 공정 목표 중의 하나라고 할 수 있다.In a gap-filling process such as between a trench or metal wiring for forming a device isolation layer, an insulating layer is sequentially deposited from the bottom of the trench so that the trench must be completely gap-filled. However, due to an overhang phenomenon caused by the simultaneous deposition of an insulating film on the entrance or sidewall as well as on the bottom surface of the trench, the top of the trench is blocked before the trench is completely gap-filled, so that voids are generated inside the trench. Such voids occur more frequently as the aspect ratio of the trench increases, and the voids cause deterioration of device characteristics. Therefore, in the trench gap fill process, it can be said that suppressing the generation of voids is one of the important process goals.
갭필 공정은 일종의 증착 공정이기 때문에 화학기상증착(Chemical Vapor Deposition: 이하, "CVD"라 함) 방법을 주로 이용하는데, 반도체 소자의 집적도가 높아지고 트렌치의 종횡비가 커짐에 따라 일반적인 CVD 방법을 이용하는 데는 한계가 있다. 따라서, 최근에는 고밀도 플라즈마(High Density Plasma; HDP)를 이용하는 HDPCVD 방법(High Density Plasma Chemical Vapor Deposition: 이하, "HDPCVD"라 함)으로 트렌치를 갭필하고 있으며, 특히 저압 분위기에서 고밀도 플라즈마를 발생시키는 것이 갭필 공정의 핵심 요소로 알려져 있다.Since the gap-fill process is a type of deposition process, a chemical vapor deposition (CVD) method is mainly used. However, as the density of semiconductor devices increases and the aspect ratio of the trench increases, there is a limit to using the general CVD method. there is Therefore, in recent years, trenches are gap-filled by the HDPCVD method (High Density Plasma Chemical Vapor Deposition: hereinafter referred to as “HDPCVD”) using high-density plasma (HDP). It is known as a key element of the gap-fill process.
그러나, HDPCVD 방법 역시 반도체 소자의 고집적화에 따라 갭필 능력의 한계가 야기되었다. 즉, 트렌치의 폭이 좁아지면서(예를 들면, 60㎚ 이하) HDPCVD 방법을 이용하여 트렌치 갭필 공정을 진행하여도 트렌치 입구에 오버행이 발생되고, 그로 인해 트렌치 내부에 보이드가 발생된다.However, the HDPCVD method also has limitations in the gap-fill capability due to the high integration of semiconductor devices. That is, as the width of the trench becomes narrow (for example, 60 nm or less), an overhang is generated at the entrance of the trench even when the trench gap-fill process is performed using the HDPCVD method, thereby generating voids inside the trench.
상기 문제를 극복하기 위해 HDPCVD 장비를 이용하여 증착과 식각을 반복하는 DED(Dep/Etch/Dep)공정이 제안되었다. 상기 DED 공정은 HDPCVD 방법에서 발생된 오버행을 식각하고 다시 HDPCVD 방법으로 증착하는 공정이다. DED 공정을 효과적으로 수행하기 위해서는 증착 균일성(Deposition Uniformity)과 에칭 균일성(Etching Uniformity)를 모두 만족하여야 한다. 특히, 에칭 균일성이 좋지 않으면 개구부 크기(Open Size)가 서로 달라져서 어떤 부분은 갭필을 만족하고 다른 어떤 부분은 갭필이 충족되지 않는 문제점이 있다. 또한, 갭필할 공간이 더욱 작아지면 3단계의 DED 공정으로는 불가능한 경우가 많아서 5단계 이상이 필요한 경우가 많다. 이는 처리량(throughput)에 막대한 영향을 주고 공정 튜닝(Tuning)도 패턴 프로파일에 따라 시행착오를 많이 거쳐야 하는 문제점이 있다. 또한, 갭필할 공간이 작아질수록 에칭 타임이 많이 줄어들고, 이로 인해서 원하는 프로파일을 얻을 수 없는 경우가 발생하는 문제점이 있다.In order to overcome the above problem, a DED (Dep/Etch/Dep) process that repeats deposition and etching using HDPCVD equipment has been proposed. The DED process is a process of etching the overhang generated in the HDPCVD method and depositing the overhang by the HDPCVD method again. In order to effectively perform the DED process, both deposition uniformity and etching uniformity must be satisfied. In particular, if the etching uniformity is not good, the size of the opening (Open Size) is different from each other, there is a problem that some parts satisfy the gap fill and the gap fill in other parts is not satisfied. In addition, if the space to be gap-filling becomes smaller, it is often impossible to use the 3-step DED process, so in many cases, 5 or more steps are required. This has a huge impact on throughput, and there is a problem in that process tuning also requires a lot of trial and error depending on the pattern profile. In addition, as the gap-fill space becomes smaller, the etching time is greatly reduced, and as a result, there is a problem in that a desired profile cannot be obtained.
이상 설명한 배경기술의 내용은 본 출원의 발명자가 본 발명의 도출을 위해 보유하고 있었거나, 본 발명의 도출 과정에서 습득한 기술 정보로서, 반드시 본 발명의 출원 전에 일반 공중에게 공개된 공지기술이라 할 수는 없다.The content of the background art described above is technical information possessed by the inventor of the present application for the purpose of derivation of the present invention or acquired in the process of derivation of the present invention, and is necessarily known as known technology disclosed to the general public prior to the filing of the present invention. can't
본 발명은 전술한 문제점을 해결하고자 안출된 것으로, 트렌치에 보이드 없이 박막이 갭필되는 반도체 소자를 제조하는 방법을 제공하는 것을 기술적 과제로 한다.The present invention has been devised to solve the above-described problems, and an object of the present invention is to provide a method of manufacturing a semiconductor device in which a thin film is gap-filled without a void in a trench.
위에서 언급된 본 발명의 기술적 과제 외에도, 본 발명의 다른 특징 및 이점들이 이하에서 기술되거나, 그러한 기술 및 설명으로부터 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.In addition to the technical problems of the present invention mentioned above, other features and advantages of the present invention will be described below or will be clearly understood by those skilled in the art from such description and description.
전술한 기술적 과제를 달성하기 위한 본 발명에 따른 반도체 소자 제조 방법은 트렌치가 형성된 기판을 챔버 내부에 로딩하는 제 1 단계; 상기 챔버 내부의 온도를 상승시키는 제 2 단계; 박막 증착 물질을 상기 기판 상에 분사하는 제 3 단계; 반응가스를 상기 기판 상에 분사하여 상기 박막 증착 물질과 반응시키는 제 4 단계; 퍼지가스를 상기 기판 상에 분사하여 상기 제 3 단계 및 상기 제 4 단계에서 박막이 형성되고 남은 물질을 제거하는 제 5 단계; 및 기판 처리 가스를 상기 기판 상에 분사하여 형성된 상기 박막을 경화시키는 제 6 단계를 포함하여 상기 트렌치 및 상기 트렌치의 외부에 제 1 막을 형성할 수 있다. 또한, 상기 제 2 단계에서 챔버 내부의 온도는 10℃ 내지 90℃인 것을 포함할 수 있다.A method of manufacturing a semiconductor device according to the present invention for achieving the above-described technical problem is a first step of loading a substrate having a trench formed therein into a chamber; a second step of increasing the temperature inside the chamber; a third step of spraying a thin film deposition material onto the substrate; a fourth step of spraying a reaction gas onto the substrate to react with the thin film deposition material; a fifth step of spraying a purge gas onto the substrate to remove the material remaining after the thin film is formed in the third and fourth steps; and a sixth step of curing the thin film formed by spraying a substrate processing gas onto the substrate to form the trench and the first layer on the outside of the trench. In addition, the temperature inside the chamber in the second step may include that of 10 ℃ to 90 ℃.
또한, 상기 제 3 단계에서 상기 박막 증착 물질은 실리콘(Si)을 포함하는 화합물일 수 있고, 상기 박막 증착 물질은 산소(O2) 플라즈마와의 반응성이 낮을 수 있으며, HMDSO(Hexamethyldisiloxane), HMDS(hexamethyldisilazane), TMDS(tetramethyldisilazane), TEOS(tetraethoxysilane) 중 어느 하나일 수 있다. In addition, in the third step, the thin film deposition material may be a compound containing silicon (Si), and the thin film deposition material may have low reactivity with oxygen (O 2 ) plasma, HMDSO (Hexamethyldisiloxane), HMDS ( hexamethyldisilazane), tetramethyldisilazane (TMDS), and tetraethoxysilane (TEOS).
뿐만 아니라, 상기 제 4 단계에서 상기 반응가스를 상기 기판 상에 분사하면서 플라즈마를 발생시키는 것을 포함할 수 있고, 상기 제 4 단계에서 상기 반응가스는 O2 또는 N2O 중 어느 하나인 것을 포함할 수 있다.In addition, it may include generating plasma while spraying the reaction gas on the substrate in the fourth step, and the reaction gas in the fourth step may include any one of O 2 or N 2 O can
또한, 상기 반응가스와 상기 박막 증착 물질이 유량의 비는 1:3 내지 1:20인 것을 포함할 수 있고, 상기 트렌치 외부에 형성된 상기 제 1 막의 두께가 제 1 두께, 상기 트렌치 상에 형성된 상기 제 1 막의 두께가 제 2 두께인 경우 상기 제 2 두께가 상기 제 1 두께보다 두꺼운 것을 포함할 수 있으며, 상기 트렌치의 측벽에 형성된 상기 제 1 막의 두께가 제 3 두께인 경우 제 3 두께는 상기 트렌치의 하부로 갈수록 커지는 것을 포함할 수 있다.In addition, the ratio of the flow rate of the reactive gas and the thin film deposition material may be 1:3 to 1:20, wherein the thickness of the first film formed outside the trench is a first thickness, and the thickness of the first film formed on the trench is a first thickness. When the thickness of the first layer is the second thickness, the second thickness may be greater than the first thickness. When the thickness of the first layer formed on the sidewall of the trench is the third thickness, the third thickness is the trench. It may include increasing toward the lower part of the.
또한, 상기 제 1 막에 포함된 탄소의 양이 30% 내지 80%인 것을 포함할 수 있고, 상기 제 1 막의 유전 상수가 1 내지 5인 것을 포함할 수 있으며, 상기 트렌치에 형성된 박막의 두께가 상기 트렌치 외부에 형성된 박막의 두께와 동일하게 되도록 상기 제 4 단계 내지 상기 제 6 단계를 반복할 수 있다.In addition, the amount of carbon included in the first layer may include 30% to 80%, and the dielectric constant of the first layer may include 1 to 5, and the thickness of the thin film formed in the trench is Steps 4 to 6 may be repeated to be the same as the thickness of the thin film formed outside the trench.
또한, 상기 제 6 단계에서 상기 기판 처리 가스를 상기 기판 상에 분사하면서 플라즈마를 발생시키는 것을 포함할 수 있고, 상기 제 6 단계에서 상기 기판 처리 가스는 O2, O3, 또는 H2 중 어느 하나인 것을 포함할 수 있다.
본 발명에 따른 반도체 소자 제조 방법은 트렌치가 형성된 기판에 상기 트렌치 및 상기 트렌치의 외부에 제 1 막을 형성하는 반도체 소자 제조 방법으로, 박막 증착 물질을 상기 기판 상에 분사하는 단계; 반응가스를 상기 기판 상에 분사하여 상기 박막 증착 물질과 반응시키는 단계; 퍼지가스를 상기 기판 상에 분사하여 상기 박막 증착 물질을 상기 기판 상에 분사하는 단계 및 상기 박막 증착 물질과 반응시키는 단계에서 박막이 형성되고 남은 물질을 제거하는 단계; 및 기판 처리 가스를 상기 기판 상에 분사하여 형성된 상기 박막을 경화시키는 단계를 포함할 수 있다. 상기 박막 증착 물질을 상기 기판 상에 분사하는 단계, 상기 박막 증착 물질과 반응시키는 단계, 상기 박막이 형성되고 남은 물질을 제거하는 단계, 및 상기 박막을 경화시키는 단계를 반복하여 상기 트렌치 및 상기 트렌치의 외부에 상기 제 1 막을 형성할 수 있다.In addition, the sixth step may include generating plasma while spraying the substrate processing gas onto the substrate, and in the sixth step, the substrate processing gas is O 2 , O 3 , or H 2 Any one of O 2 , O 3 , or H 2 may include that
A semiconductor device manufacturing method according to the present invention is a semiconductor device manufacturing method for forming the trench and a first layer on the outside of the trench in a substrate in which the trench is formed, the method comprising: spraying a thin film deposition material on the substrate; spraying a reaction gas onto the substrate to react with the thin film deposition material; spraying a purge gas onto the substrate to spray the thin film deposition material on the substrate and removing the material remaining after the thin film is formed in the step of reacting with the thin film deposition material; and curing the thin film formed by spraying a substrate processing gas on the substrate. Spraying the thin film deposition material onto the substrate, reacting the thin film deposition material with the thin film deposition material, removing the material remaining after the thin film is formed, and curing the thin film are repeated to form the trench and the trench. The first layer may be formed outside.
상기 과제의 해결 수단에 의하면, 본 발명은 다음과 같은 효과가 있다.According to the means for solving the above problems, the present invention has the following effects.
첫째, 유동성을 가지는 박막을 형성하여 트렌치를 보이드 없이 갭필할 수 있다.First, it is possible to gap-fill the trench without voids by forming a thin film having fluidity.
둘째, 유동성을 가지는 박막을 형성하고 기판 처리 가스를 기판 상에 분사하여 처리하여 상기 박막을 경화시키는 단계를 반복적으로 수행하여 트렌치 갭필 후 별도의 평탄화 공정을 수행하지 않을 수 있어 공정의 단계가 줄어들어 생산성을 향상시킬 수 있다.Second, a separate planarization process may not be performed after trench gap filling by repeatedly performing the steps of forming a thin film having fluidity and curing the thin film by spraying and treating the substrate processing gas on the substrate, thereby reducing the productivity of the process can improve
도 1a는 종래 트렌치에 갭필할 때 형성되는 박막 증착 방법 설명하기 위한 도면이다.
도 1b는 종래 트렌치에 갭필할 때 형성되는 박막 증착 방법 설명하기 위한 도면이다.
도 2는 본 발명의 실시 예에 따른 반도체 소자의 제조 방법의 순서도를 설명하기 위한 도면이다.
도 3a는 본 발명의 실시 예에 따른 반도체 소자의 제조 방법에 따라 트렌지에 박막이 형성되는 것을 나타내는 도면이다.
도 3b는 본 발명의 실시 예에 따른 반도체 소자의 제조 방법에 따라 트렌지에 박막이 형성되는 것을 나타내는 도면이다.
도 3c는 본 발명의 실시 예에 따른 반도체 소자의 제조 방법에 따라 트렌지에 박막이 형성되는 것을 나타내는 도면이다.
도 3d는 본 발명의 실시 예에 따른 반도체 소자의 제조 방법에 따라 트렌지에 박막이 형성되는 것을 나타내는 도면이다.
도 3e는 본 발명의 실시 예에 따른 반도체 소자의 제조 방법에 따라 트렌지에 박막이 형성되는 것을 나타내는 도면이다.
도 4는 본 발명의 실시 예에 따른 박막의 유동성을 나타내는 도면이다.
도 5a는 종래 트랜치에 갭필 후 평탄화 공정을 수행하지 않았을 때 반도체 소자의 단면을 나타내는 도면이다.
도 5b는 본 발명의 실시 예에 따른 반도체 소자의 단면을 나타내는 도면이다.1A is a view for explaining a method of depositing a thin film formed when gap-filling a trench according to the related art.
1B is a view for explaining a method for depositing a thin film formed when gap-filling a trench according to the related art.
2 is a view for explaining a flowchart of a method of manufacturing a semiconductor device according to an embodiment of the present invention.
3A is a view illustrating a thin film being formed in a trench according to a method of manufacturing a semiconductor device according to an embodiment of the present invention.
3B is a diagram illustrating a thin film being formed in a trench according to a method of manufacturing a semiconductor device according to an embodiment of the present invention.
3C is a diagram illustrating a thin film being formed in a trench according to a method of manufacturing a semiconductor device according to an embodiment of the present invention.
FIG. 3D is a diagram illustrating that a thin film is formed in a trench according to a method of manufacturing a semiconductor device according to an embodiment of the present invention.
FIG. 3E is a diagram illustrating that a thin film is formed in a trench according to a method of manufacturing a semiconductor device according to an embodiment of the present invention.
4 is a view showing the fluidity of a thin film according to an embodiment of the present invention.
5A is a diagram illustrating a cross-section of a semiconductor device when a planarization process is not performed after gap filling in a conventional trench.
5B is a diagram illustrating a cross-section of a semiconductor device according to an embodiment of the present invention.
본 명세서에서 서술되는 용어의 의미는 다음과 같이 이해되어야 할 것이다. The meaning of the terms described herein should be understood as follows.
단수의 표현은 문맥상 명백하게 다르게 정의하지 않는 한 복수의 표현을 포함하는 것으로 이해되어야 하고, "제 1", "제 2" 등의 용어는 하나의 구성요소를 다른 구성요소로부터 구별하기 위한 것으로, 이들 용어들에 의해 권리범위가 한정되어서는 아니 된다. "포함하다" 또는 "가지다" 등의 용어는 하나 또는 그 이상의 다른 특징이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다. "적어도 하나"의 용어는 하나 이상의 관련 항목으로부터 제시 가능한 모든 조합을 포함하는 것으로 이해되어야 한다. 예를 들어, "제 1 항목, 제 2 항목 및 제 3 항목 중에서 적어도 하나"의 의미는 제 1 항목, 제 2 항목 또는 제 3 항목 각각 뿐만 아니라 제 1 항목, 제 2 항목 및 제 3 항목 중에서 2개 이상으로부터 제시될 수 있는 모든 항목의 조합을 의미한다. "상에"라는 용어는 어떤 구성이 다른 구성의 바로 상면에 형성되는 경우 뿐만 아니라 이들 구성들 사이에 제3의 구성이 개재되는 경우까지 포함하는 것을 의미한다.The singular expression is to be understood as including the plural expression unless the context clearly defines otherwise, and the terms "first", "second", etc. are used to distinguish one element from another, The scope of rights should not be limited by these terms. It should be understood that terms such as “comprise” or “have” do not preclude the possibility of addition or existence of one or more other features or numbers, steps, operations, components, parts, or combinations thereof. The term “at least one” should be understood to include all possible combinations from one or more related items. For example, the meaning of "at least one of the first, second, and third items" means 2 of the first, second, and third items as well as each of the first, second, or third items. It means a combination of all items that can be presented from more than one. The term “on” is meant to include not only cases in which a component is formed directly on top of another component, but also a case in which a third component is interposed between these components.
도 1a 및 1b는 종래 트렌치에 갭필할 때 형성되는 박막 증착 방법 설명하기 위한 도면이다.1A and 1B are diagrams for explaining a method for depositing a thin film formed when gap-filling a trench according to the related art.
이 때, 트렌치는 기판 상에 마스크 등을 사용하여 박막을 증착하는 경우 박막이 증착되지 않은 부분과 박막이 증착된 부분이 안으로 움푹 파진 형상으로 형성된 것으로 편의상 하나의 트렌치를 기준으로 서술하고, 트렌치 내부와 외부로 나누어 서술한다.At this time, when the thin film is deposited on the substrate using a mask or the like, the trench is formed in a shape in which the thin film is not deposited and the thin film deposited part is recessed inward. divided into and outside.
종래에는 트렌치에 갭필을 하는 경우 도 1a에서 도시한 바와 같이 트렌치의 내부와 외부에 동일한 두께의 박막을 증착 시키기 위한 방향으로 연구가 진행되었다. 이에 따라서 종래 트렌치의 외부에 증착된 박막의 두께를 제 1 두께(10), 종래 트렌치의 내부에 증착된 박막의 두께를 제 2 두께(20), 종래 트렌치의 사이드 벽에 증착된 박막의 두께를 제 3 두께(30)라고 하였을 때, 상기 제 1 두께(10)와 상기 제 2 두께(20)는 동일하거나 상기 제 1 두께(10)가 상기 제 2 두께(20)에 비해 두껍고, 상기 제 3 두께(30)는 상기 제 1 두께(10) 및 상기 제 2 두께(20)에 비해 얇게 증착 되었다. Conventionally, when gap-filling a trench, research has been conducted in a direction for depositing a thin film of the same thickness inside and outside the trench as shown in FIG. 1A. Accordingly, the thickness of the thin film deposited on the outside of the conventional trench is the first thickness (10), the thickness of the thin film deposited on the inside of the conventional trench is the second thickness (20), and the thickness of the thin film deposited on the side wall of the conventional trench is When referring to the
도 1b를 참고하는 경우 종래 트렌치에 갭필하는 경우 종래 트렌치의 외부에 더 두껍게 박막이 형성되고, 트렌치의 내부에는 트렌치의 외부에 비해 박막이 더 적게 형성되 오버행 현상이나 보이드가 발생할 가능성이 매우 커지게 된다.Referring to FIG. 1B , when gap-filling a conventional trench, a thicker thin film is formed on the outside of the conventional trench, and a smaller thin film is formed inside the trench compared to the outside of the trench, which increases the possibility of overhanging or voids. .
도 2는 본 발명의 실시 예에 따른 반도체 소자의 제조 방법의 순서도를 설명하기 위한 도면이다.2 is a view for explaining a flowchart of a method of manufacturing a semiconductor device according to an embodiment of the present invention.
도 2를 참고하여 설명하면, 우선 트렌치(1000)가 형성된 기판을 챔버 내부에 로딩하는 제 1 단계를 포함할 수 있다(S110). 그 후 상기 챔버 내부의 온도를 공정온도로 상승시키는 제 2 단계를 포함할 수 있다(S120). 다음으로, 박막 증착 물질을 상기 기판 상에 분사하는 제 3 단계를 포함할 수 있다(S130). 그 다음으로 상기 박막 증착 물질과 반응하여 박막을 형성시키기 위한 반응가스를 상기 기판 상에 분사하여 상기 트렌치(1000)가 형성된 기판 상에 화학반응이 일어나 박막을 증착시키는 제 4 단계를 포함할 수 있다(S140). 다음으로, 퍼지 가스를 상기 기판 상에 분사하여 상기 박막 증착 물질과 상기 반응가스가 반응하고 남은 가스를 제거하는 제 5 단계를 포함할 수 있다(S150). 마지막으로, 기판 처리 가스를 상기 기판 상에 분사하여 형성된 상기 박막을 경화시키는 제 6 단계를 포함할 수 있다(S160).Referring to FIG. 2 , a first step of loading a substrate on which the
상기 S130 내지 S160 단계는 원하는 두께의 박막을 형성할 때까지 반복적으로 수행될 수 있다(S200).Steps S130 to S160 may be repeatedly performed until a thin film of a desired thickness is formed (S200).
상기 트렌치(1000)에 갭필하는데 있어서, 상기 제 2 단계에서 챔버 내부의 온도는 10℃ 내지 90℃인 것을 포함할 수 있다. 상기 챔버 내부의 온도는 박막 증착 물질과 반응가스가 반응할 수 있도록 하는 에너지를 공급하는데 중요한 요소로서 증착 온도가 높은 경우에는 충분한 에너지가 공급되어 박막 증착 물질과 반응가스가 충분히 반응할 수 있는 반면에 증착 온도가 낮은 경우에는 반응이 충분히 일어나지 않을 수 있다. 따라서 챔버 내부의 온도가 90℃ 이상인 경우에는 박막 증착 물질과 반응가스가 반응할 수 있는 에너지가 충분히 공급되어 형성된 박막에 유동성이 거의 없이 경화된 박막이 증착될 수 있고, 이에 따라 트렌치(1000)에 갭필이 용이하지 않을 수 있다. 또한, 챔버 내부의 온도가 10℃ 이하인 경우에는 박막 증착 물질과 반응가스가 거의 반응하지 않게 되어 형성된 박막이 매우 얇거나 박막이 거의 형성되지 않을 수 있다. In filling the gap in the
상기 제 3 단계에서 상기 박막 증착 물질은 실리콘(Si)을 포함하는 화합물일 수 있고, 더욱 구체적으로 산소(O2) 플라즈마와의 반응성이 낮은 특징을 가질 수 있으며, 상기 박막 증착 물질은 HMDSO(Hexamethyldisiloxane), HMDS(hexamethyldisilazane), TMDS(tetramethyldisilazane), TEOS(tetraethoxysilane) 중 어느 하나일 수 있다. In the third step, the thin film deposition material may be a compound containing silicon (Si), and more specifically, may have a low reactivity with oxygen (O 2 ) plasma, and the thin film deposition material may be HMDSO (Hexamethyldisiloxane). ), hexamethyldisilazane (HMDS), tetramethyldisilazane (TMDS), and tetraethoxysilane (TEOS).
상기 박막 증착 물질은 실리콘(Si)를 포함하는 화합물일 수 있으나 이에 한정되지 아니하고, 다양한 물질을 증착할 수 있는 박막 증착 물질을 포함할 수 있다. 본 실시 예에 따라 상기 박막 증착 물질이 실리콘인 경우를 서술하면 상기 기판 상에 형성된 트렌치(1000)에 유전상수가 낮은 실리콘 포함 박막을 증착하여 절연물질로 사용할 수 있다. 상기 박막 증착 물질은 산소(O2) 플라즈마와의 반응성이 낮은 물질일 수 있다. 상기 박막 증착 물질을 상기 반응가스와 반응 시키는데 있어서 산소(O2)를 플라즈마 상태로 환원시켜 공급할 수 있다. 이 경우 산소(O2) 플라즈마와 반응성이 큰 물질인 경우에는 상술한 바와 같이 상기 박막 증착 물질과 상기 반응가스의 반응이 커져서 유동성이 매우 작은 박막이 형성될 수 있다. 이에 따라서 산소(O2) 플라즈마와의 반응성이 작은 물질인 경우 박막의 유동성을 확보하는데 용이할 수 있으나 이에 한정되지 아니하고, 상기 챔버의 온도와의 관계에 따라 다양한 박막 증착 물질이 선택될 수 있다. The thin film deposition material may be a compound including silicon (Si), but is not limited thereto, and may include a thin film deposition material capable of depositing various materials. When the thin film deposition material is silicon according to the present embodiment, a silicon-containing thin film having a low dielectric constant may be deposited in the
상기 박막 증착 물질의 구체적인 실시 예로 HMDSO(Hexamethyldisiloxane), HMDS(hexamethyldisilazane), TMDS(tetramethyldisilazane), TEOS(tetraethoxysilane) 중 어느 하나로 선택할 수 있으나 이에 한정되지 아니함은 자명하다.As a specific example of the thin film deposition material, any one of hexamethyldisiloxane (HMDSO), hexamethyldisilazane (HMDS), tetramethyldisilazane (TMDS), and tetraethoxysilane (TEOS) may be selected, but it is obvious that the material is not limited thereto.
상기 트렌치(1000)에 갭필하는 공정에 있어서, 상기 박막 증착 물질과 상기 반응가스를 반응시키는데 있어서 플라즈마 상태의 가스를 공급하여 화학반응을 촉진시킬 수 있다. 상기 반응 가스는 O2 또는 N2O 가 사용될 수 있으나 이에 한정되지 아니한다. In the process of filling the gap in the
또한, 상기 반응가스와 상기 박막 증착 물질이 유량의 비는 1:3 내지 1:20인 것을 포함할 수 있다. 상기 반응가스와 상기 박막 증착 물질의 유량 비는 역시 화학반응의 반응성을 결정하는데 큰 역할을 한다. 상기 반응가스와 상기 박막 증착 물질의 유량비가 1:3 이하인 경우에는 상기 반응가스의 공급량이 많아져서 유동성이 매우 작은 박막이 형성될 수 있고, 이에 반해 상기 반응가스와 상기 박막 증착 물질의 유량 비가 1:20 이상인 경우에는 상기 반응가스의 양이 작아서 제대로된 박막이 증착되지 않을 수 있다.In addition, a ratio of the flow rate of the reaction gas and the thin film deposition material may be 1:3 to 1:20. The flow rate ratio of the reaction gas and the thin film deposition material also plays a large role in determining the reactivity of the chemical reaction. When the flow ratio of the reaction gas and the thin film deposition material is 1:3 or less, the supply amount of the reaction gas increases to form a thin film with very low fluidity, whereas the flow ratio between the reaction gas and the thin film deposition material is 1 In the case of :20 or more, the amount of the reaction gas is small, so that a proper thin film may not be deposited.
또한, 상기 트렌치(1000) 외부에 형성된 상기 제 1 막(210)의 두께를 제 1 두께(110), 상기 트렌치(1000) 내부에 형성된 상기 제 1 막(210)의 두께를 제 2 두께(120)라고 하는 경우 상기 제 2 두께(120)가 상기 제 1 두께(110)보다 두껍게 형성될 수 있다. 본 발명의 실시 예에 따라 형성된 박막은 유동성을 포함하고 있기 때문에, 상기 트렌치(1000) 내부에 형성된 상기 제 1 막(210)의 제 2 두께(120)가 상기 트렌치(1000) 외부에 형성된 상기 제 1 막(210)의 제 1 두께(110) 보다 두껍게 형성될 수 있다. 이렇게 상기 제 1 막(210)이 유동성을 가지고 상기 제 2 두께(120)가 상기 제 1 두께(110)보다 두껍게 되어 박막 형성 단계가 반복적으로 수행되는 경우 보이드 없는 막으로 상기 트렌치(1000)가 갭필될 수 있다. In addition, the thickness of the
상기 트렌치(1000)의 측벽에 형성된 상기 제 1 막(210)의 두께가 제 3 두께(130)인 경우 제 3 두께(130)는 상기 트렌치(1000)의 하부로 갈수록 커질 수 있다. 상술한 바와 마찬가지로 상기 제 1 막(210)은 유동성을 가지고 있기 때문에 중력의 영향으로 상기 트렌치(1000)의 내부쪽으로 갈수록 상기 제 1 막(210)의 두께가 두꺼워질 수 있다.When the thickness of the
상기 제 1 막(210)이 상기 트렌치(1000) 상에 절연물질로 사용되는 경우 상기 제 1 막(210)에 포함된 탄소의 양이 30% 내지 80%인 것을 포함할 수 있고, 상기 제 1 막(210)의 유전 상수는 1 내지 5인 것을 포함할 수 있다. 탄소의 함량은 박막의 유동성 및 유전상수와 관련되어 있고, 탄소의 양이 30% 이하인 경우에는 박막의 유동성이 작아서 갭필이 제대로 되지 않을 수 있으며 탄소의 양이 80% 이상인 경우에는 박막이 형성되지 않을 수 있다. 상기 제 1 막(210)의 유전 상수도 5 보다 커지는 경우에는 절연 특성이 작아질 수 있으며 유전 상수가 1보다 작은 물질은 형성하기 힘들 수 있다.When the
상기 제 6 단계에서 기판 처리 가스를 형성된 상기 제 1 막(210)에 분사하여 상기 제 1 막(210)을 경화시킬 수 있다. 유동성을 가지는 상기 제 1 막(210)을 증착한 후 상기 제 6 단계에서 상기 제 1 막(210)을 경화시켜야 반복적인 박막 형성 공정이 진행될 수 있다. 상기 제 1 막(210)이 경화되는 경우 상기 트렌치(1000) 내부에 갭필 공정이 원활히 수행될 수 있다. 상기 제 6 단계는 반드시 상기 제 3 단계 내지 상기 제 5 단계의 수행과 일대일 대응되는 것이 아니고, 상기 제 3 단계 내지 상기 제 5 단계가 수차례 반복된 후 한 번씩 수행될 수 있다. 상술한 상기 제 4 단계와 마찬가지로 상기 기판 처리 가스는 플라즈마에 의해 해리되어 반응할 수 있으며 상기 기판 처리 가스는 O2, O3, 또는 H2 중 어느 하나가 사용될 수 있으나 이에 한정되지 아니한다. In the sixth step, the substrate processing gas may be sprayed onto the formed
상기 S130 내지 S160 단계는 원하는 두께의 박막을 형성할 때까지 반복적으로 수행될 수 있다. 또한, 상기 트렌치(1000)에 형성된 박막의 두께가 상기 트렌치(1000) 외부에 형성된 박막의 두께와 동일하게 되도록 상기 제 4 단계 내지 상기 제 6 단계를 반복하여 수행될 수 있고, 이를 통해 상기 트렌치(1000)를 갭필하는 공정 후 별도의 평탄화 공정이 필요하지 않을 수 있다.Steps S130 to S160 may be repeatedly performed until a thin film having a desired thickness is formed. In addition, the fourth to sixth steps may be repeated so that the thickness of the thin film formed in the
도 3a 내지 도 3e는 본 발명의 실시 예에 따른 반도체 소자의 제조 방법에 따라 트렌지에 박막이 형성되는 것을 나타내는 도면이다.3A to 3E are diagrams illustrating that a thin film is formed in a trench according to a method of manufacturing a semiconductor device according to an embodiment of the present invention.
도 3a 내지 도 3e에 나타낸 바와 같이, 트렌치(1000)가 형성된 기판에 상술한 공정을 수행하여 박막을 형성할 수 있다. 구체적으로 설명하면, 트렌치(1000)가 형성된 기판 상에 상기 제 3 단계 내지 상기 제 5 단계의 공정을 수행하여 제 1 막(210)을 형성할 수 있다. 상기 제 1 막(210)의 경우, 상기 트렌치(1000)의 외부에 형성된 상기 제 1 막(210)의 두께가 제 1 두께(110), 상기 트렌치(1000)의 내부에 형성된 상기 제 1 막(210)의 두께가 제 2 두께(120)라고 할 때, 상기 제 2 두께(120)가 상기 제 1 두께(110)보다 두꺼울 수 있다. 이와 같이 형성된 박막을 상기 제 6 단계의 박막 경화 공정을 거쳐서 유동성 있는 박막을 경화시킨 후 상기 공정을 반복하여 제 2 막(220), 제 3 막(230), … 제 n 막(300)을 형성한다. 제 n 막(300)은 상기 트렌치(1000)의 내부와 외부에 형성된 박막의 높이가 동일하게 형성될 때까지 반복적으로 형성될 수 있다. 이렇게 상기 공정이 반복되어 상기 트렌치(1000)의 내부와 외부에 형성된 박막의 높이가 동일하게 되면 상기 제 6 단계의 박막 경화 공정이 수행되어 별도의 평탄화 공정이 필요하지 않게 되어 생산성 향상에도 도움이 될 수 있다. As shown in FIGS. 3A to 3E , a thin film may be formed by performing the above-described process on the substrate in which the
도 4는 본 발명의 실시 예에 따른 박막의 유동성을 나타내는 도면이다.4 is a view showing the fluidity of a thin film according to an embodiment of the present invention.
도 4를 참고하여 설명하면, 좌측에 색이 다른 부분을 확인할 수 있는데, 이 부분이 증착된 박막의 유동성을 나타내는 것이다. 형성된 박막을 단순히 손가락이나 다른 도구를 사용하여 미는 것 만으로도 박막이 없어지는 것을 나타내는 것이고, 이를 통해 본 발명의 실시 예를 통해 증착된 박막이 유동성을 가지는 것을 설명할 수 있다. Referring to FIG. 4 , a part having a different color can be seen on the left, and this part represents the fluidity of the deposited thin film. This indicates that the thin film disappears by simply pushing the formed thin film with a finger or other tool, and through this, it can be explained that the thin film deposited through the embodiment of the present invention has fluidity.
도 5a는 종래 트랜치에 갭필 후 평탄화 공정을 수행하지 않았을 때 반도체 소자의 단면을 나타내는 도면이고, 도 5b는 본 발명의 실시 예에 따른 반도체 소자의 단면을 나타내는 도면이다.5A is a diagram illustrating a cross-section of a semiconductor device when a planarization process is not performed after gap-filling a conventional trench, and FIG. 5B is a diagram illustrating a cross-section of a semiconductor device according to an exemplary embodiment of the present invention.
도 5a 및 도 5b를 참고하여 설명하면, 두 사진 모두 별도의 평탄화 공정이 수행되지 않은 것을 나타낸 것으로서 종래의 경우에는 평탄화 공정이 수행되지 않아 트렌치(1000)의 내부와 외부에 형성된 박막의 높이가 크게 차이나고 매끄럽게 형성되지 않은 것을 확인할 수 있다. 반면에 본 발명의 실시 예에 따른 반도체 소자 제조 방법을 따르는 경우에는 별도의 평탄화 공정이 없이도 트렌치(1000)의 내부와 외부에 형성된 박막이 매끄럽게 형성된 것을 확인할 수 있다. 이에 따라서 본 발명의 실시 예에 따른 경우 별도의 평탄화 공정을 수행하지 않을 수 있어 생산성 향상에 기여할 수 있다. 5A and 5B, both photos show that a separate planarization process is not performed. In the conventional case, the planarization process is not performed, so that the height of the thin film formed inside and outside the
본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로, 이상에서 기술한 실시 예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.Those skilled in the art to which the present invention pertains will understand that the present invention may be embodied in other specific forms without changing the technical spirit or essential characteristics thereof. Therefore, it should be understood that the embodiments described above are illustrative in all respects and not restrictive. The scope of the present invention is indicated by the following claims rather than the above detailed description, and all changes or modifications derived from the meaning and scope of the claims and their equivalent concepts should be interpreted as being included in the scope of the present invention. do.
1000 : 트렌치
110 : 제 1 두께
120 : 제 2 두께
130 : 제 3 두께
210 : 제 1 막
220 : 제 2 막
300 : 제 n 막 1000 : Trench
110: first thickness
120: second thickness
130: third thickness
210: first act
220: second act
300: nth act
Claims (15)
박막 증착 물질을 상기 기판 상에 분사하는 단계;
반응가스를 상기 기판 상에 분사하여 상기 박막 증착 물질과 반응시키는 단계;
퍼지가스를 상기 기판 상에 분사하여 상기 박막 증착 물질을 상기 기판 상에 분사하는 단계 및 상기 박막 증착 물질과 반응시키는 단계에서 박막이 형성되고 남은 물질을 제거하는 단계; 및
기판 처리 가스를 상기 기판 상에 분사하여 형성된 상기 박막을 경화시키는 단계를 포함하고,
상기 박막 증착 물질을 상기 기판 상에 분사하는 단계, 상기 박막 증착 물질과 반응시키는 단계, 상기 박막이 형성되고 남은 물질을 제거하는 단계, 및 상기 박막을 경화시키는 단계를 통해 유동성을 가지는 박막을 형성한 후에 유동성을 가지는 박막을 경화시키는 박막 형성 공정을 반복적으로 수행하여 상기 트렌치와 상기 트렌치의 외부에 제 1 막에서부터 제 n 막까지 순차적으로 형성하며,
상기 박막 증착 물질을 상기 기판 상에 분사하는 단계, 상기 박막 증착 물질과 반응시키는 단계, 및 상기 박막이 형성되고 남은 물질을 제거하는 단계를 통해 형성된 상기 제 1 막이 유동성을 갖도록 상기 제 1 막에 포함된 탄소의 양이 30% 내지 80%인, 반도체 소자 제조방법.A method for manufacturing a semiconductor device in which a thin film is formed on a substrate in which the trench is formed and the trench and a thin film on the outside of the trench,
spraying a thin film deposition material onto the substrate;
spraying a reaction gas onto the substrate to react with the thin film deposition material;
spraying a purge gas onto the substrate to spray the thin film deposition material on the substrate and removing the material remaining after the thin film is formed in the step of reacting with the thin film deposition material; and
and curing the thin film formed by spraying a substrate processing gas on the substrate,
Spraying the thin film deposition material on the substrate, reacting with the thin film deposition material, removing the material remaining after the thin film is formed, and curing the thin film to form a thin film having fluidity After that, a thin film forming process of curing a thin film having fluidity is repeatedly performed to sequentially form the trench and the outside of the trench from the first film to the nth film,
The first film formed through the steps of spraying the thin film deposition material onto the substrate, reacting with the thin film deposition material, and removing the material remaining after the thin film is formed is included in the first film so that it has fluidity The amount of carbon used is 30% to 80%, a method of manufacturing a semiconductor device.
상기 박막을 경화시키는 단계는 상기 기판 처리 가스를 상기 기판 상에 분사하면서 플라즈마를 발생시키는 것을 포함하는, 반도체 소자 제조 방법.The method of claim 1,
The curing of the thin film includes generating plasma while spraying the substrate processing gas onto the substrate.
상기 박막 증착 물질을 상기 기판 상에 분사하는 단계에서 상기 박막 증착 물질은 실리콘(Si)을 포함하는 화합물인, 반도체 소자 제조 방법.The method of claim 1,
In the spraying of the thin film deposition material onto the substrate, the thin film deposition material is a compound including silicon (Si).
상기 박막 증착 물질은 산소 플라즈마와의 반응성이 낮은, 반도체 소자 제조 방법.The method of claim 1,
The thin film deposition material has a low reactivity with oxygen plasma, a method of manufacturing a semiconductor device.
상기 박막 증착 물질은 HMDSO(Hexamethyldisiloxane), HMDS(hexamethyldisilazane), TMDS(tetramethyldisilazane), 및 TEOS(tetraethoxysilane) 중 어느 하나인, 반도체 소자 제조 방법.5. The method according to claim 3 or 4,
The thin film deposition material is any one of hexamethyldisiloxane (HMDSO), hexamethyldisilazane (HMDS), tetramethyldisilazane (TMDS), and tetraethoxysilane (TEOS).
상기 박막 증착 물질과 반응시키는 단계에서 상기 반응가스를 상기 기판 상에 분사하면서 플라즈마를 발생시키는, 반도체 소자 제조 방법.The method of claim 1,
In the step of reacting with the thin film deposition material, the reaction gas is sprayed onto the substrate to generate plasma.
상기 기판 처리 가스는 O2, O3, 또는 H2 중 어느 하나를 포함하는, 반도체 소자 제조 방법.The method of claim 1,
The substrate processing gas includes any one of O 2 , O 3 , or H 2 .
상기 트렌치의 외부에 형성된 상기 제 1 막의 두께가 제 1 두께, 상기 트렌치 상에 형성된 상기 제 1 막의 두께가 제 2 두께인 경우 상기 제 2 두께가 상기 제 1 두께보다 두꺼운 것을 포함하는, 반도체 소자 제조 방법.The method of claim 1,
When the thickness of the first film formed outside the trench is a first thickness and the thickness of the first film formed on the trench is a second thickness, the second thickness is greater than the first thickness. Way.
상기 트렌치의 측벽에 형성된 상기 제 1 막의 두께가 제 3 두께인 경우 제 3 두께는 상기 트렌치의 하부로 갈수록 커지는 것을 포함하는, 반도체 소자 제조 방법.10. The method of claim 9,
and when the thickness of the first layer formed on the sidewall of the trench is the third thickness, the third thickness increases toward a lower portion of the trench.
상기 유동성을 가지는 박막을 형성한 후에 유동성을 가지는 박막을 경화시키는 박막 형성 공정은 상기 트렌치의 내부와 외부에 형성된 박막의 높이가 동일하게 형성될 때까지 반복적으로 수행되는, 반도체 소자 제조방법.The method of claim 1,
The thin film forming process of curing the fluid thin film after forming the fluid thin film is repeatedly performed until the thin films formed inside and outside the trench have the same height.
상기 제 1 막의 유전 상수가 1 내지 5인 것을 포함하는, 반도체 소자 제조 방법.The method of claim 1,
The method of claim 1, wherein the dielectric constant of the first layer is 1 to 5.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020150074345A KR102317440B1 (en) | 2015-05-27 | 2015-05-27 | Method for manufacturing of semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
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| KR1020150074345A KR102317440B1 (en) | 2015-05-27 | 2015-05-27 | Method for manufacturing of semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20160139504A KR20160139504A (en) | 2016-12-07 |
| KR102317440B1 true KR102317440B1 (en) | 2021-10-26 |
Family
ID=57573588
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020150074345A KR102317440B1 (en) | 2015-05-27 | 2015-05-27 | Method for manufacturing of semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR102317440B1 (en) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TW202223991A (en) | 2020-10-21 | 2022-06-16 | 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 | Methods and aparatuses for flowable gap-fill |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100773754B1 (en) | 2006-09-19 | 2007-11-09 | 주식회사 아이피에스 | Insulating film deposition method with improved gap fill capability |
| WO2013043330A1 (en) | 2011-09-23 | 2013-03-28 | Novellus Systems, Inc. | Plasma activated conformal dielectric film deposition |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH1064895A (en) * | 1996-08-15 | 1998-03-06 | Kawasaki Steel Corp | Composition for formation of insulating film, coating liquid for formation of insulating film and formation method of insulating film for semiconductor device using it as well as semiconductor device |
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| JP5181100B2 (en) * | 2009-04-09 | 2013-04-10 | 東京エレクトロン株式会社 | Substrate processing apparatus, substrate processing method, and storage medium |
| US20130217240A1 (en) * | 2011-09-09 | 2013-08-22 | Applied Materials, Inc. | Flowable silicon-carbon-nitrogen layers for semiconductor processing |
| US8728955B2 (en) * | 2012-02-14 | 2014-05-20 | Novellus Systems, Inc. | Method of plasma activated deposition of a conformal film on a substrate surface |
-
2015
- 2015-05-27 KR KR1020150074345A patent/KR102317440B1/en active IP Right Grant
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100773754B1 (en) | 2006-09-19 | 2007-11-09 | 주식회사 아이피에스 | Insulating film deposition method with improved gap fill capability |
| WO2013043330A1 (en) | 2011-09-23 | 2013-03-28 | Novellus Systems, Inc. | Plasma activated conformal dielectric film deposition |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20160139504A (en) | 2016-12-07 |
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| Date | Code | Title | Description |
|---|---|---|---|
| PA0109 | Patent application |
Patent event code: PA01091R01D Comment text: Patent Application Patent event date: 20150527 |
|
| PG1501 | Laying open of application | ||
| A201 | Request for examination | ||
| PA0201 | Request for examination |
Patent event code: PA02012R01D Patent event date: 20200128 Comment text: Request for Examination of Application Patent event code: PA02011R01I Patent event date: 20150527 Comment text: Patent Application |
|
| E902 | Notification of reason for refusal | ||
| PE0902 | Notice of grounds for rejection |
Comment text: Notification of reason for refusal Patent event date: 20210115 Patent event code: PE09021S01D |
|
| E701 | Decision to grant or registration of patent right | ||
| PE0701 | Decision of registration |
Patent event code: PE07011S01D Comment text: Decision to Grant Registration Patent event date: 20210727 |
|
| GRNT | Written decision to grant | ||
| PR0701 | Registration of establishment |
Comment text: Registration of Establishment Patent event date: 20211020 Patent event code: PR07011E01D |
|
| PR1002 | Payment of registration fee |
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|
| PG1601 | Publication of registration | ||
| PR1001 | Payment of annual fee |
Payment date: 20240826 Start annual number: 4 End annual number: 4 |