KR20110001803A - Fuse of semiconductor device and method for forming the same - Google Patents

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Abstract

PURPOSE: The fuse of a semiconductor device and a method for forming the same are provided to prevent the generation of blowing damages on a peripheral fuse by regulating the widths and the thicknesses of the fuse. CONSTITUTION: A lower anti-reflective film(33) is formed on an interlayer insulating film(31). A metal layer(35) is formed on the lower anti-reflective film. An upper anti-reflective film is formed on the metal layer. The interlayer insulating film is etched to form a bare fuse. Passivation films(45, 47) are formed on the surface of the bare fuse. The upper and the lower anti-reflective films contain one selected from a group including Ti, Ti/TiN, or TiN.

Description

반도체소자의 퓨즈 및 그 형성방법{FUSE OF SEMICONDUCTOR DEVICE AND METHOD FOR FORMING THE SAME}Fuse of Semiconductor Device and Formation Method {FUSE OF SEMICONDUCTOR DEVICE AND METHOD FOR FORMING THE SAME}

본 발명은 반도체 소자의 퓨즈 및 그 형성방법에 관한 것으로, 베어 퓨즈의 금속층 산화를 방지하기 위한 반소체 소자의 퓨즈 및 그 형성방법에 대한 발명이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a fuse of a semiconductor element and a method of forming the same, and more particularly to a fuse of a semi-element element and a method of forming the same for preventing oxidation of a metal layer of a bare fuse.

일반적으로 반도체 소자 특히, 메모리 소자의 제조시 수많은 미세 셀 중에서 한 개라도 결함이 있으면, 그 메모리 소자는 메모리로서의 기능을 수행하지 못하므로 불량품으로 처리된다. 그러나 메모리 소자 내의 일부 셀에만 결함이 발생하였는데도 불구하고 소자 전체를 불량품으로 폐기하는 것은 수율(yield) 측면에서 비효율적인 처리방법이다.In general, if any one of a large number of fine cells is defective in the manufacture of a semiconductor device, in particular, the memory device, the memory device does not perform its function as a memory and is thus treated as defective. However, in spite of defects in only a few cells in a memory device, discarding the entire device as a defective product is an inefficient method in terms of yield.

따라서 현재는 메모리 소자 내에 미리 설치해둔 예비 메모리 셀(redundancy cell)을 이용하여 불량 셀을 대체함으로써, 전체 메모리를 되살려주는 방식으로 수율 향상을 이루고 있다. 예비 메모리 셀을 이용한 리페어(repair) 작업은 통상, 일정 셀 어레이(cell array)마다 스페어 로우(spare row)와 스페어 컬럼(spare column)을 미리 설치해 두어 결함이 발생된 불량 메모리 셀을 로우/컬럼 단위로 스 페어 메모리 셀로 치환해 주는 방식으로 진행된다.As a result, the yield improvement is achieved by replacing a defective cell by using a redundancy cell pre-installed in the memory device. In the repair operation using spare memory cells, a spare row and a spare column are pre-installed in each cell array so that defective memory cells having defects are stored in row / column units. The process proceeds by substituting a low pair memory cell.

이 과정을 자세히 살펴보면, 웨이퍼 가공 완료 후 테스트를 통해 불량 메모리 셀을 선별하여 그에 해당하는 어드레스(address)를 스페어 셀의 어드레스 신호로 바꾸어 주는 프로그램을 내부회로에서 행하게 된다. 이 결과 실제 사용시에는 불량라인에 해당하는 어드레스 신호가 입력되면 그 대신 예비 라인으로 선택이 바뀌는 것이다.Looking at this process in detail, after the wafer processing is completed, a program that selects a defective memory cell through a test and replaces the corresponding address with the address signal of the spare cell is performed in the internal circuit. As a result, in actual use, when an address signal corresponding to a bad line is input, the selection is switched to a spare line instead.

이러한 프로그램 방식 중의 하나가 바로 레이저 빔으로 퓨즈를 태워 끊어버리는 방식인 데, 이렇게 레이저의 조사에 의해 끊어지는 배선을 퓨즈라인(fuse line)이라 하고, 그 끊어지는 부위와 이를 둘러싸는 영역을 퓨즈박스(fuse box)라 한다.One of these programming methods is a method of burning a fuse with a laser beam, which is called a fuse line, which is broken by laser irradiation. It is called a fuse box.

도 1은 종래의 퓨즈를 도시한 평면도로서, 가드링(17, 19) 및 퓨즈(15; 퓨즈 라인)를 개략적으로 도시한 것이다. 도 2 내지 도 4는 도 1에 도시된 퓨즈의 형성방법을 도시한 것으로, 도 1 의 A-B 절단면을 따른 단면도이다. 여기서, 퓨즈는 금속을 사용하는 베어 퓨즈(bare fuse)로서, 금속을 패터닝하고 이를 도포하는 캐핑 산화막을 형성하는 방법에 의해 형성한 것이다.1 is a plan view showing a conventional fuse, schematically showing the guard rings 17 and 19 and the fuse 15 (fuse line). 2 to 4 illustrate a method of forming the fuse shown in FIG. 1, which is a cross-sectional view taken along a cut line A-B of FIG. 1. Here, the fuse is a bare fuse using a metal, and is formed by a method of forming a capping oxide film patterning the metal and applying the same.

도 2를 참조하면, 반도체 기판 상에 하부절연층(11)을 형성하고 상부에 장벽금속층(13) 및 금속층(15)의 적층구조로 형성된 퓨즈를 패터닝하여 형성한다. 이후, 전체 표면 상부에 산화막(17)을 형성하고 그 상부에 하드 마스크층으로 사용되는 질화막(19)을 형성한다.Referring to FIG. 2, a lower insulating layer 11 is formed on a semiconductor substrate, and a fuse formed in a stacked structure of a barrier metal layer 13 and a metal layer 15 is patterned thereon. Thereafter, an oxide film 17 is formed over the entire surface, and a nitride film 19 used as a hard mask layer is formed over the entire surface.

이후 도 3에 도시된 바와 같이, 퓨즈 및 그와 이웃한 부분을 노출시키는 노 광 마스크(미도시. 이하, "퓨즈박스 마스크"라 함)를 이용한 사진 식각공정으로, 질화막(19) 및 산화막(17)을 식각함으로써 퓨즈박스(21)를 형성한다. 이후 도 4와 같이, 전체 표면 상부에 캐핑 산화막(23)을 형성한다.Afterwards, as shown in FIG. 3, a photolithography process using an exposure mask (not shown, hereinafter referred to as a “fuse box mask”) exposing a fuse and a portion adjacent thereto, the nitride film 19 and the oxide film ( The fuse box 21 is formed by etching 17). Thereafter, as shown in FIG. 4, a capping oxide layer 23 is formed on the entire surface.

이와 같이 형성된 퓨즈에서는 후속 공정인 레이저를 이용한 블로잉(blowing) 공정에서 퓨즈의 금속층(15)이 블로잉되는데, 이 때 이 금속층(15)이 전부 제거되지 않고 금속층(15)의 에지부에는 금속층(15)이 잔류하게 된다.In the fuse formed as described above, the metal layer 15 of the fuse is blown in a subsequent blowing process using a laser. At this time, the metal layer 15 is not completely removed and the metal layer 15 is formed at the edge of the metal layer 15. ) Will remain.

이는 퓨즈(13, 15)의 좌우측에 형성된 캐핑 산화막(23)이 형성되어 있고, 블로잉 공정시 퓨즈(13, 15)의 에지부에는 캐핑 산화막이 증착되어 있어서, 퓨즈 금속층(15)의 에지부는 전체가 블로잉 되기 어렵기 때문이다.The capping oxide film 23 formed on the left and right sides of the fuses 13 and 15 is formed, and the capping oxide film is deposited on the edge portions of the fuses 13 and 15 during the blowing process, so that the edge portions of the fuse metal layer 15 are entirely formed. Is difficult to blow.

도 5 및 도 6은 종래기술에 따라 형성되는 퓨즈의 문제점을 도시한 사진이다. 도 5는 퓨즈 블로잉 공정 전 사진이고, 도 6은 퓨즈 블로잉 공정 후 사진이다. 도 5 및 도 6을 참조하면, 퓨즈 블로잉 영역이 오목하게 형성되어 좌우측에 형성된 캐핑 산화막과의 단차 부분에 금속 잔류물이 유발되는 것을 확인할 수 있다.5 and 6 are photographs showing the problem of the fuse formed according to the prior art. 5 is a photograph before the fuse blowing process, Figure 6 is a photograph after the fuse blowing process. 5 and 6, it can be seen that the fuse blowing region is formed concave to cause metal residues in the stepped portion with the capping oxide film formed on the left and right sides.

이러한 금속 잔류물은 블로잉된 퓨즈를 브릿지(bridge)시킬 수도 있고, 이웃하는 퓨즈와도 브릿지 될 수가 있어, 소자의 특성을 열화시키는 문제점을 유발한다. 도 7은 퓨즈박스 형성공정시 과도하게 하부절연층(11; 도 2 참조)을 과도하게 식각하여 퓨즈가 넘어지는 현상을 도시한 사진(평면도)이다.Such metal residues may bridge blown fuses and may also bridge with neighboring fuses, causing problems of deterioration of device characteristics. FIG. 7 is a photograph (plan view) illustrating a phenomenon in which the fuse falls by excessively etching the lower insulating layer 11 (see FIG. 2) during the fuse box forming process.

본 발명은 상기한 바와 같은 종래의 문제점을 해결하기 위한 것으로, 퓨즈 금속층의 표면에 패시베이션 층을 형성함으로써, 습기에 의한 퓨즈의 산화를 방지할 수 있고, 금속층 표면 산화 조건을 변화시킴으로써 퓨즈의 폭과 두께를 조정할 수 있어서 주변 퓨즈의 블로잉 손상을 방지하는 반도체 소자의 퓨즈 및 그 형성방법을 제공하는 것을 목적으로 한다.The present invention is to solve the conventional problems as described above, by forming a passivation layer on the surface of the fuse metal layer, it is possible to prevent the oxidation of the fuse by moisture, by changing the metal layer surface oxidation conditions and the width of the fuse It is an object of the present invention to provide a fuse of a semiconductor device and a method of forming the same, the thickness of which can be adjusted to prevent blowing damage of the peripheral fuse.

상기 목적을 달성하기 위해, 본 발명에 따르는 반도체 소자의 퓨즈는, 층간 절연막 상에 형성된 하부 반사 방지막; 상기 하부 반사 방지막 상부에 형성된 금속층; 및 상기 하부 반사 방지막 및 상기 금속층 표면에 형성된 패시베이션 층을 포함하여, 습기에 의한 퓨즈의 산화를 방지하는 것을 특징으로 한다.In order to achieve the above object, the fuse of the semiconductor device according to the present invention, the lower anti-reflection film formed on the interlayer insulating film; A metal layer formed on the lower anti-reflection film; And a passivation layer formed on a surface of the lower anti-reflection film and the metal layer, to prevent oxidation of the fuse by moisture.

나아가, 상기 하부 반사방지막은 Ti, Ti/TiN 또는 TiN 중 어느 하나를 포함하고, 상기 금속층은 알루미늄인 것이 바람직하며, 상기 패시베이션 층은 상기 하부 반사방지막의 표면에 형성되는 티타늄 산화막; 및 상기 금속층의 표면에 형성되는 금속 산화막을 포함하는 것이 가장 바람직하다.Further, the lower anti-reflection film includes any one of Ti, Ti / TiN or TiN, and the metal layer is preferably aluminum, the passivation layer is a titanium oxide film formed on the surface of the lower anti-reflection film; And a metal oxide film formed on the surface of the metal layer.

한편, 본 발명에 따르는 반도체 소자의 퓨즈 형성방법은, 층간 절연막 상에 하부 반사방지막을 형성하는 단계; 상기 하부 반사방지막의 상부에 금속층을 형성하는 단계; 및 상기 하부 반사방지막 및 상기 금속층 표면에 패시베이션 층을 형성하는 단계를 포함하여, 금속층 표면 산화 조건을 변화시킴으로써 퓨즈의 폭과 두께 를 조정할 수 있어서 주변 퓨즈의 블로잉 손상을 방지하는 것을 특징으로 한다.On the other hand, a fuse forming method of a semiconductor device according to the present invention, forming a lower anti-reflection film on the interlayer insulating film; Forming a metal layer on the lower anti-reflection film; And forming a passivation layer on the lower anti-reflection film and the surface of the metal layer, by adjusting the metal oxide surface oxidation conditions to adjust the width and thickness of the fuse to prevent blowing damage of the peripheral fuse.

나아가 상기 하부 반사방지막은 Ti, Ti/TiN 또는 TiN 중 어느 하나로 형성될 수 있고, 상기 금속층은 알루미늄으로 형성될 수 있다.Further, the lower anti-reflection film may be formed of any one of Ti, Ti / TiN, or TiN, and the metal layer may be formed of aluminum.

또한 상기 패시베이션 층을 형성하는 단계는, 상기 하부 반사방지막의 표면에 형성되는 티타늄 산화막을 형성하는 단계; 및 상기 금속층의 표면에 형성되는 금속 산화막을 형성하는 단계를 포함하는 것이 바람직하다.The forming of the passivation layer may include forming a titanium oxide film formed on a surface of the lower anti-reflection film; And forming a metal oxide film formed on the surface of the metal layer.

그리고 상기 하부 반사방지막 및 상기 금속층의 상부에 상부 반사방지막을 형성하는 단계; 상기 결과물 상부에 제 2 층간절연막을 형성하고, 상기 제 2 층간절연막을 평탄화 식각하는 단계; 상기 결과물 상부에 제 3 층간절연막을 형성하는 단계; 및 상기 제 3 층간절연막, 제 2 층간절연막, 금속층 및 하부 반사방지막을 식각하는 단계를 더 포함하는 것이 바람직하다,Forming an upper anti-reflection film on the lower anti-reflection film and the metal layer; Forming a second interlayer dielectric layer on the resultant and flattening etching the second interlayer dielectric layer; Forming a third interlayer insulating film on the resultant product; And etching the third interlayer insulating film, the second interlayer insulating film, the metal layer, and the lower anti-reflection film.

나아가 상기 제 2 층간절연막을 평탄화 식각하는 단계는, 상기 제 2 층간절연막과 상기 상부 반사방지막의 식각선택비 차이를 이용한 에치백 공정에 의해 이루어지는 것을 특징으로 한다.Further, the step of planarizing etching the second interlayer insulating film may be performed by an etch back process using an etching selectivity difference between the second interlayer insulating film and the upper anti-reflection film.

또한 상기 제 3 층간절연막, 제 2 층간절연막, 금속층 및 하부 반사방지막을 식각하는 단계는, 상기 상부 반사방지막은 전부 식각하고, 상기 금속층은 상부로부터 소정 두께만 식각하고 소정 두께는 잔류시켜 베어 퓨즈를 형성하는 것을 특징으로 한다.In the etching of the third interlayer insulating film, the second interlayer insulating film, the metal layer and the lower antireflection film, the upper antireflection film is etched entirely, and the metal layer is etched only a predetermined thickness from the top, and the predetermined thickness remains to form a bare fuse. It is characterized by forming.

그리고 상기 패시베이션 층을 형성하는 단계는, 감광막을 200 ~ 450 ℃ 에서 높은 O2 분압(Parital Pressure)을 이용하여 금속의 산화를 촉진시키는 방법을 포함하는 것이 바람직하다.The forming of the passivation layer preferably includes a method of promoting oxidation of a metal using a high O 2 partial pressure at 200 to 450 ° C. in the photoresist layer.

또는, 상기 패시베이션 층을 형성하는 단계는, 100 mT 내지 2000 mT의 압력,Alternatively, the forming of the passivation layer may include a pressure of 100 mT to 2000 mT,

300 W 내지 5000 W 의 파워, 및 5000 SCCM 내지 15000 SCCM의 O2 농도에서 이루어지는 것이 바람직하고, 가장 바람직하게는 상기 압력은 700 mT, 상기 파워는 2200 W, 상기 O2 농도는 9500 SCCM 일 수 있다.It is preferably made at a power of 300 W to 5000 W, and an O 2 concentration of 5000 SCCM to 15000 SCCM, most preferably the pressure is 700 mT, the power is 2200 W, the O 2 concentration may be 9500 SCCM. .

나아가 상기 패시베이션 층을 형성하는 단계는, 300 ℃ 내지 450 ℃ 온도에서, 메인 어닐 가스는 N2, Ar 또는 N2/H2 중 하나 이상을 사용하여, 극소량의 O2 가스를 플로우 시키는 어닐(anneal) 방법을 포함하는 것을 특징으로 한다.Further, the forming of the passivation layer, at a temperature of 300 ℃ to 450 ℃, the main anneal gas using an at least one of N 2 , Ar or N 2 / H 2 , annealing (flowing) a very small amount of O 2 gas It characterized in that it comprises a method.

본 발명에 따른 반도체소자의 퓨즈 및 그 형성방법은, 퓨즈의 금속층 표면을 산화시켜 패시베이션 층을 형성함으로써, 습기에 의한 퓨즈의 산화를 방지할 수 있고, 금속층 표면 산화 조건을 변화시킴으로써 퓨즈의 폭과 두께를 조정할 수 있어서 주변 퓨즈의 블로잉 손상을 방지하는 효과를 제공한다.The fuse of the semiconductor device and the method of forming the same according to the present invention can prevent oxidation of the fuse by moisture by oxidizing the surface of the metal layer of the fuse to form a passivation layer. The thickness can be adjusted to provide the effect of preventing blow damage to the surrounding fuses.

이하 첨부된 도면을 참조하여 본 발명에 따른 반도체소자의 퓨즈 및 그 형성방법의 일실시예에 대해 상세히 설명하기로 한다.Hereinafter, an embodiment of a fuse and a method of forming the same according to the present invention will be described in detail with reference to the accompanying drawings.

도 8 내지 도 10 은 발명에 따른 반도체 소자의 퓨즈 형성방법을 도시한 단면도이다.8 to 10 are cross-sectional views showing a fuse forming method of a semiconductor device according to the present invention.

도 8 을 참조하면, 반도체 기판 상에 제1 층간절연막(31)을 형성한 뒤, 그 상부에 퓨즈를 형성한다. 여기서, 퓨즈는 하부 반사방지막(33), 금속층(35) 및 상부 반사방지막(37)의 적층구조로 이루어진다.Referring to FIG. 8, after forming the first interlayer insulating layer 31 on the semiconductor substrate, a fuse is formed thereon. Here, the fuse has a laminated structure of the lower antireflection film 33, the metal layer 35, and the upper antireflection film 37.

이 때, 하부 반사방지막(33) 및 상부 반사방지막(37)은 Ti, Ti/TiN 또는 TiN 중 어느 하나로 형성하는 것이 바람직하다. 그리고 금속층(35)은 금속 배선과 동일한 금속물질로 형성한 것으로, 사용가능한 금속배선 물질 중 무엇이든 적용 가능하지만, 알루미늄(Al)으로 형성되는 것이 가장 바람직하다.In this case, the lower antireflection film 33 and the upper antireflection film 37 may be formed of any one of Ti, Ti / TiN, or TiN. The metal layer 35 is formed of the same metal material as that of the metal wire. Any metal wire material can be used, but most preferably, the metal layer 35 is formed of aluminum (Al).

이후 도 9를 참조하면, 전체표면 상부에 제 2 층간절연막(39)을 형성하고, 상부 반사방지막(37)을 노출시키도록 제 2 층간절연막(39)을 평탄화 식각한다. 이 때, 제 2 층간절연막(39)의 평탄화 식각공정은 제2 층간절연막(39)과 상부 반사방지막(37)의 식각선택비 차이를 이용한 에치백 공정을 이용하여 실시하는 것이 바람직하다.Next, referring to FIG. 9, the second interlayer insulating layer 39 is formed on the entire surface, and the second interlayer insulating layer 39 is planarized and etched to expose the upper anti-reflective layer 37. In this case, the planarization etching process of the second interlayer insulating film 39 may be performed by using an etch back process using an etching selectivity difference between the second interlayer insulating film 39 and the upper anti-reflection film 37.

그 다음, 전체표면 상부에 제3 층간절연막(41)을 형성하고 그 상부에 패시베이션층(43; passivation layer)을 형성한다.Next, a third interlayer insulating film 41 is formed over the entire surface, and a passivation layer 43 is formed thereon.

도 10을 참조하면, 퓨즈박스용 노광마스크를 이용한 사진 식각공정으로 패시베이션층(43), 제 3 층간절연막(41), 제 2 층간절연막(39), 퓨즈상부 반사방지막(37), 금속층(35) 및 하부 반사방지막(33)의 적층구조, 그리고 제 1 층간절연막(31)을 소정두께를 식각하여 베어 퓨즈(bare fuse)를 형성한다.Referring to FIG. 10, a passivation layer 43, a third interlayer insulating layer 41, a second interlayer insulating layer 39, an upper anti-reflective coating 37, and a metal layer 35 are formed by a photolithography process using an exposure mask for a fuse box. ) And a lower structure of the lower anti-reflection film 33 and the first interlayer insulating film 31 are etched to form a bare fuse.

이 베어 퓨즈를 형성하는 사진 식각공정은 퓨즈 적층구조(33, 35, 37; 도 8 참조) 중에서 상부 반사방지막(37)은 전부 식각되고, 금속층(35)은 상부로부터 소 정 두께만 식각되고 소정 두께는 잔류하도록 실시한 것이다.In the photolithography process of forming the bare fuse, all of the upper anti-reflection film 37 is etched among the fuse stack structures 33, 35, and 37 (see FIG. 8), and the metal layer 35 is etched only a predetermined thickness from the top. The thickness was carried out so as to remain.

도 11을 참조하면, 베어 퓨즈(33, 35)의 표면에 패시베이션막(45, 47)을 형성한다. 이 때, 패시베이션막(45, 47)은 베어 퓨즈를 형성하는 금속층(35)의 표면에는 알루미늄 산화막인 알루미나로 형성되고, 하부 반사방지막(33)의 표면에는 티타늄 산화막(45)이 형성된 이중 구조로 이루어지는 것이 바람직하다.Referring to FIG. 11, passivation layers 45 and 47 are formed on the bare fuses 33 and 35. At this time, the passivation films 45 and 47 are formed of alumina, which is an aluminum oxide film, on the surface of the metal layer 35 forming the bare fuse, and a double structure in which the titanium oxide film 45 is formed on the surface of the lower antireflection film 33. It is preferable to make.

이 패시베이션막(37)은 베어 퓨즈를 열산화시키는 방법으로 형성되고, 그 열산화 방법으로는 ① 감광막을 제거할 때 사용하는 방법 혹은 ② 어닐(annleal)을 이용하는 방법이 적용될 수 있다.The passivation film 37 is formed by a method of thermally oxidizing a bare fuse, and the thermal oxidation method may be a method used for removing a photosensitive film or a method using annealing.

먼저, ① 감광막 제거시 사용하여 방법은 감광막을 200 ~ 450 ℃ 에서 높은 O2 분압(Parital Pressure)을 이용하여 금속의 산화를 촉진시키는 방법을 사용한다.First, ① the method of removing the photoresist film is used to promote the oxidation of the metal by using a high O 2 partial pressure (Parital Pressure) at 200 ~ 450 ℃.

구체적으로, i) 100 mT 내지 2000 mT의 높은 압력(바람직하게는 700 mT), ii) 300 W 내지 5000 W 의 높은 파워(바람직하게는 2200 W), iii) 5000 SCCM 내지 15000 SCCM의 높은 O2 농도(바람직하게는 9500 SCCM)에서, 금속의 산화를 촉진시킨다.Specifically, i) high pressure from 100 mT to 2000 mT (preferably 700 mT), ii) high power from 300 W to 5000 W (preferably 2200 W), iii) high O 2 from 5000 SCCM to 15000 SCCM At the concentration (preferably 9500 SCCM), it promotes oxidation of the metal.

다음으로, ② 어닐(anneal)을 이용한 방법은 불활성가스인 N2 또는 Ar 가스 분위기에서 400 ℃ 내지 1100 ℃ 의 온도범위에서 실시하여, 산화막의 질을 향상시키거나, 벌크 실리콘의 결함을 감소시키거나 혹은 이온 주입 후 실리콘 계면의 손상을 보상하는 공정으로 사용하는 것이다.Next, the method using annealing is carried out at a temperature range of 400 ° C. to 1100 ° C. in an N 2 or Ar gas atmosphere, which is an inert gas, to improve the quality of the oxide film or to reduce defects in the bulk silicon. Alternatively, it is used as a process to compensate for damage to the silicon interface after ion implantation.

본 발명에서 어닐(anneal)을 사용하는 방법은 300 ℃ 내지 450 ℃ 온도에서 실시하며, 메인 어닐 가스는 N2, Ar 또는 N2/H2 중 하나 이상을 사용하되, 극소량의 O2 가스를 플로우 시키며 실시하는 것이 가장 바람직하다.In the present invention, the method of using annealing is performed at a temperature of 300 ° C. to 450 ° C., and the main annealing gas uses one or more of N 2 , Ar, or N 2 / H 2 , but flows a very small amount of O 2 gas. Most preferably.

이러한 열산화 방법으로 금속층(35) 및 하부 반사방지막(33)의 표면에 알루미나 및 티타늄 산화막 재질의 패시베이션 막을 형성함으로써, 금속 재질인 금속층(35) 및 하부 반사방지막(33)이 습기에 의해 산화되는 것을 방지할 수 있다. 나아가 열산화 공정의 조건 변화로 패시베이션 막(45, 47)의 두께를 조정할 수 있으므로, 결과적으로 퓨즈의 폭과 두께를 조정할 수 있어서, 퓨즈 블로잉시 주변 퓨즈가 손상되는 문제점도 방지할 수 있게 된다.By forming a passivation film made of alumina and titanium oxide film on the surface of the metal layer 35 and the lower antireflection film 33 by the thermal oxidation method, the metal layer 35 and the lower antireflection film 33 made of metal are oxidized by moisture. Can be prevented. Further, since the thicknesses of the passivation films 45 and 47 can be adjusted by changing the conditions of the thermal oxidation process, the width and thickness of the fuse can be adjusted as a result, thereby preventing the problem of damage to the peripheral fuse during fuse blowing.

이와 같이 본 발명에 따르는 반도체 소자의 퓨즈는 퓨즈 금속층의 표면에 패시베이션 층이 형성됨으로써, 습기에 의한 퓨즈 금속층의 산화를 방지할 수 있고, 본 발명에 따르는 퓨즈 형성방법은 금속층 표면 산화 조건을 변화시킴으로써 퓨즈의 폭과 두께를 조정할 수 있도록 하여, 주변 퓨즈의 블로잉 손상을 방지하는 효과를 제공할 수 있다.As described above, since the passivation layer is formed on the surface of the fuse metal layer, the fuse of the semiconductor device according to the present invention can prevent oxidation of the fuse metal layer due to moisture, and the fuse forming method according to the present invention changes the metal layer surface oxidation conditions. By allowing the width and thickness of the fuse to be adjusted, it is possible to provide an effect of preventing blowing damage of the peripheral fuse.

본 발명은 기재된 실시예에 한정하는 것이 아니고, 본 발명의 사상 및 범위를 벗어나지 않는 한 다양하게 수정 및 변형을 할 수 있음은 당업자에게 자명하다고 할 수 있는 바, 그러한 변형예 또는 수정예들은 본 발명의 특허청구범위에 속하는 것이다.The present invention is not limited to the described embodiments, and various modifications and changes can be made to those skilled in the art without departing from the spirit and scope of the present invention. It belongs to the claims of the.

도 1은 일반적인 퓨즈 구조를 도시한 평면도;1 is a plan view showing a general fuse structure;

도 2 내지 도 4는 종래의 퓨즈 형성방법을 도시한 단면도;2 to 4 are cross-sectional views showing a conventional fuse forming method;

도 5 내지 도 7은 종래 퓨즈의 문제점을 도시한 사진; 그리고,5 to 7 is a photograph showing a problem of the conventional fuse; And,

도 8 내지 도 11은 본 발명에 따르는 반도체 소자의 퓨즈 및 그 형성방법을 도시한 도면이다.8 to 11 illustrate a fuse of a semiconductor device and a method of forming the same according to the present invention.

<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for the main parts of the drawings>

11 : 하부 절연층 13 : 장벽 금속층11 lower insulating layer 13 barrier metal layer

15 : 금속층 17 : 산화막15 metal layer 17 oxide film

19 : 질화막 21 : 퓨즈 박스19 nitride film 21 fuse box

23 : 캐핑 산화막 31 : 제 1 층간절연막23 capping oxide film 31 first interlayer insulating film

33 : 하부 반사방지막 35 : 금속층33: lower antireflection film 35: metal layer

37 : 상부 반사방지막 39 : 제 2 층간절연막37: upper antireflection film 39: second interlayer insulating film

41 : 제 3 층간절연막 43 : 패시베이션 층41: third interlayer insulating film 43: passivation layer

47 : 패시베이션 막47: passivation film

Claims (16)

층간 절연막 상에 형성된 하부 반사 방지막;A lower anti-reflection film formed on the interlayer insulating film; 상기 하부 반사 방지막 상부에 형성된 금속층; 및A metal layer formed on the lower anti-reflection film; And 상기 하부 반사 방지막 및 상기 금속층 표면에 형성된 패시베이션 층을 포함하는 것을 특징으로 하는 반도체 소자의 퓨즈.And a passivation layer formed on a surface of the lower anti-reflection film and the metal layer. 청구항 1에 있어서,The method according to claim 1, 상기 하부 반사방지막은 Ti, Ti/TiN 또는 TiN 중 어느 하나를 포함하는 것을 특징으로 하는 반도체 소자의 퓨즈.The lower anti-reflection film comprises a fuse of any one of Ti, Ti / TiN or TiN. 청구항 1에 있어서,The method according to claim 1, 상기 금속층은 알루미늄인 것을 특징으로 하는 반도체 소자의 퓨즈.The metal layer is a fuse of the semiconductor device, characterized in that the aluminum. 청구항 1에 있어서,The method according to claim 1, 상기 패시베이션 층은,The passivation layer, 상기 하부 반사방지막의 표면에 형성되는 티타늄 산화막; 및A titanium oxide film formed on a surface of the lower anti-reflection film; And 상기 금속층의 표면에 형성되는 금속 산화막을 포함하는 것을 특징으로 하는 반도체 소자의 퓨즈.And a metal oxide film formed on a surface of the metal layer. 청구항 4에 있어서,The method according to claim 4, 상기 금속 산화막은 알루미나인 것을 특징으로 하는 반도체 소자의 퓨즈.And the metal oxide film is alumina. 층간 절연막 상에 하부 반사방지막을 형성하는 단계;Forming a lower anti-reflection film on the interlayer insulating film; 상기 하부 반사방지막의 상부에 금속층을 형성하는 단계; 및Forming a metal layer on the lower anti-reflection film; And 상기 하부 반사방지막 및 상기 금속층 표면에 패시베이션 층을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 퓨즈 형성방법.Forming a passivation layer on the lower anti-reflection film and the metal layer. 청구항 6에 있어서,The method according to claim 6, 상기 하부 반사방지막은 Ti, Ti/TiN 또는 TiN 중 어느 하나로 형성되는 것을 특징으로 하는 반도체 소자의 퓨즈 형성방법.And the lower anti-reflection film is formed of any one of Ti, Ti / TiN, and TiN. 청구항 6에 있어서,The method according to claim 6, 상기 금속층은 알루미늄으로 형성되는 것을 특징으로 하는 반도체 소자의 퓨즈 형성방법.The metal layer is a fuse forming method of a semiconductor device, characterized in that formed of aluminum. 청구항 6에 있어서,The method according to claim 6, 상기 패시베이션 층을 형성하는 단계는,Forming the passivation layer, 상기 하부 반사방지막의 표면에 형성되는 티타늄 산화막을 형성하는 단계; 및Forming a titanium oxide film formed on a surface of the lower anti-reflection film; And 상기 금속층의 표면에 형성되는 금속 산화막을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 퓨즈 형성방법.And forming a metal oxide film formed on the surface of the metal layer. 청구항 6에 있어서,The method according to claim 6, 상기 하부 반사방지막 및 상기 금속층의 상부에 상부 반사방지막을 형성하는 단계;Forming an upper anti-reflection film on the lower anti-reflection film and the metal layer; 상기 결과물 상부에 제 2 층간절연막을 형성하고, 상기 제 2 층간절연막을 평탄화 식각하는 단계;Forming a second interlayer dielectric layer on the resultant and flattening etching the second interlayer dielectric layer; 상기 결과물 상부에 제 3 층간절연막을 형성하는 단계; 및Forming a third interlayer insulating film on the resultant product; And 상기 제 3 층간절연막, 제 2 층간절연막, 금속층 및 하부 반사방지막을 식각하는 단계Etching the third interlayer insulating film, the second interlayer insulating film, the metal layer and the lower anti-reflection film 를 더 포함하는 것을 특징으로 하는 반도체 소자의 퓨즈 형성방법.A fuse forming method of a semiconductor device, characterized in that it further comprises. 청구항 10에 있어서,The method according to claim 10, 상기 제 2 층간절연막을 평탄화 식각하는 단계는,The planarization etching of the second interlayer insulating film may include: 상기 제 2 층간절연막과 상기 상부 반사방지막의 식각선택비 차이를 이용한 에치백 공정에 의해 이루어지는 것을 특징으로 하는 반도체 소자의 퓨즈 형성방법.And forming an etch back process using an etch selectivity difference between the second interlayer insulating layer and the upper anti-reflective layer. 청구항 10에 있어서,The method according to claim 10, 상기 제 3 층간절연막, 제 2 층간절연막, 금속층 및 하부 반사방지막을 식각 하는 단계는,Etching the third interlayer insulating film, the second interlayer insulating film, the metal layer and the lower anti-reflection film, 상기 상부 반사방지막은 전부 식각하고, 상기 금속층은 상부로부터 소정 두께만 식각하고 소정 두께는 잔류시키는 것을 특징으로 하는 반도체 소자의 퓨즈 형성방법.And all the upper anti-reflection films are etched, and the metal layer is etched only a predetermined thickness from an upper portion and the predetermined thickness remains. 청구항 6에 있어서,The method according to claim 6, 상기 패시베이션 층을 형성하는 단계는,Forming the passivation layer, 감광막을 200 ~ 450 ℃ 에서 높은 O2 분압(Parital Pressure)을 이용하여 금속의 산화를 촉진시키는 방법을 포함하는 것을 특징으로 하는 반도체 소자의 퓨즈 형성방법.A method of forming a fuse of a semiconductor device, the method comprising promoting the oxidation of a metal by using a photosensitive film having a high O 2 partial pressure at 200 to 450 ° C. 청구항 13에 있어서,14. The method of claim 13, 상기 패시베이션 층을 형성하는 단계는,Forming the passivation layer, 100 mT 내지 2000 mT의 압력,Pressure from 100 mT to 2000 mT, 300 W 내지 5000 W 의 파워, 및300 W to 5000 W of power, and 5000 SCCM 내지 15000 SCCM의 O2 농도에서 이루어지는 것을 특징으로 하는 반도체 소자의 퓨즈 형성방법.A method of forming a fuse of a semiconductor device, characterized in that the O 2 concentration of 5000 SCCM to 15000 SCCM. 청구항 14에 있어서,The method according to claim 14, 상기 압력은 700 mT, 상기 파워는 2200 W, 상기 O2 농도는 9500 SCCM 인 것을 특징으로 하는 반도체 소자의 퓨즈 형성방법.Wherein the pressure is 700 mT, the power is 2200 W, and the O 2 concentration is 9500 SCCM. 청구항 6에 있어서,The method according to claim 6, 상기 패시베이션 층을 형성하는 단계는,Forming the passivation layer, 300 ℃ 내지 450 ℃ 온도에서, 메인 어닐 가스는 N2, Ar 또는 N2/H2 중 하나 이상을 사용하여, 극소량의 O2 가스를 플로우 시키는 어닐(anneal) 방법을 포함하는 것을 특징으로 하는 반도체 소자의 퓨즈 형성방법.At temperatures between 300 ° C. and 450 ° C., the main annealing gas comprises an annealing method for flowing a very small amount of O 2 gas using one or more of N 2 , Ar or N 2 / H 2 . Method for forming a fuse of the device.
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