KR20100134438A - Doping method for p-type poly-gate for preventing seam moving and method of fabricating the poly-gate using the same - Google Patents

Doping method for p-type poly-gate for preventing seam moving and method of fabricating the poly-gate using the same Download PDF

Info

Publication number
KR20100134438A
KR20100134438A KR1020090053062A KR20090053062A KR20100134438A KR 20100134438 A KR20100134438 A KR 20100134438A KR 1020090053062 A KR1020090053062 A KR 1020090053062A KR 20090053062 A KR20090053062 A KR 20090053062A KR 20100134438 A KR20100134438 A KR 20100134438A
Authority
KR
South Korea
Prior art keywords
type impurity
type
ions
doping
ion
Prior art date
Application number
KR1020090053062A
Other languages
Korean (ko)
Other versions
KR101096250B1 (en
Inventor
노경봉
김태균
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020090053062A priority Critical patent/KR101096250B1/en
Publication of KR20100134438A publication Critical patent/KR20100134438A/en
Application granted granted Critical
Publication of KR101096250B1 publication Critical patent/KR101096250B1/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/22—Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions; Interactions between two or more impurities; Redistribution of impurities
    • H01L21/225—Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions; Interactions between two or more impurities; Redistribution of impurities using diffusion into or out of a solid from or into a solid phase, e.g. a doped oxide layer
    • H01L21/2251—Diffusion into or out of group IV semiconductors
    • H01L21/2252—Diffusion into or out of group IV semiconductors using predeposition of impurities into the semiconductor surface, e.g. from a gaseous phase
    • H01L21/2253—Diffusion into or out of group IV semiconductors using predeposition of impurities into the semiconductor surface, e.g. from a gaseous phase by ion implantation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4916—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen
    • H01L29/4925—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen with a multiple layer structure, e.g. several silicon layers with different crystal structure or grain arrangement
    • H01L29/4933—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen with a multiple layer structure, e.g. several silicon layers with different crystal structure or grain arrangement with a silicide layer contacting the silicon layer, e.g. Polycide gate

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

PURPOSE: A method for doping a poly-gate and a method for forming a poly-gate using the same are provided to reduce the dose of p-type dopant ions by selectively increasing the doping concentration of n-type dopant ions in a part region of poly silicon. CONSTITUTION: A first region(200-1) and a second region(200-2) are arranged in a substrate(200). A trench(200T) with a pre-set depth is formed in the substrate. A gate insulating film(210) is formed in the trench. A poly silicon film(220) is formed on the gate insulating film. N-type dopant ions are doped on the poly silicon film in order to increase the doping concentration of the n-type dopant ions on the lower side or the surface of the poly silicon film.

Description

심 이동을 억제시키는 폴리게이트 도핑방법 및 이를 이용한 폴리게이트 형성방법{Doping method for p-type poly-gate for preventing seam moving and method of fabricating the poly-gate using the same}Doping method for p-type poly-gate for preventing seam moving and method of fabricating the poly-gate using the same

본 발명은 반도체소자의 제조방법에 관한 것으로서, 구체적으로 듀얼폴리게이트(dual poly gate)에서의 심 이동을 억제시키는 폴리게이트 도핑방법 및 이를 이용한 폴리게이트 형성방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a semiconductor device, and more particularly, to a polygate doping method for suppressing shim movement in a dual poly gate and a polygate forming method using the same.

최근 p형 모스트랜지스터와 n형 모스트랜지스터가 동일한 기판에 배치되는 상보형 모스(CMOS; Complementary Metal Oxide Semiconductor) 트랜지스터의 응용범위가 점점 확대되고 있다. 일반적인 상보형 모스 트랜지스터에 있어서, p형 모스 트랜지스터는 매몰된 채널구조(buried channel structure)를 갖는 것으로 알려져 있다. 매몰된 채널구조를 갖는 경우, 소자의 집적도가 증가함에 따라 채널길이가 감소되고, 채널길이가 감소됨에 따라 인가되는 전계의 영향을 크게 받아 결국 누설전류특성이 열화된다. 따라서 최근에는 표면 채널구조의 p형 모스 트랜지스터를 구현하기 위해 듀얼 게이트 구조를 채용하고 있다. 듀얼 게이트 구조는, p형 모스 트랜지스터가 형성되는 영역에는 p형 불순물영역, 예컨대 보론(B)을 주입한 p형 게이 트가 배치되고, n형 모스 트랜지스터가 형성되는 영역에는 n형 불순물영역, 예컨대 포스포러스(P)를 주입한 n형 게이트가 배치되는 구조를 의미한다. 더욱이 최근 반도체소자의 집적도가 50㎚ 이하로 급격하게 증가함에 따라 트랜지스터 구조도 플래너(planar) 구조에서 핀(FIN) 형태와 같이 입체적인 구조로 변화하고 있다.Recently, the application range of Complementary Metal Oxide Semiconductor (CMOS) transistors in which a p-type transistor and an n-type morph transistor are disposed on the same substrate is being expanded. In general complementary MOS transistors, p-type MOS transistors are known to have buried channel structures. In the case of the buried channel structure, the channel length decreases as the degree of integration of the device increases, and as the channel length decreases, the leakage current characteristic deteriorates due to the influence of the applied electric field. Therefore, recently, dual gate structures have been adopted to implement p-type MOS transistors having surface channel structures. In the dual gate structure, a p-type impurity region, for example, a p-type gate injecting boron (B) is disposed in a region where a p-type MOS transistor is formed, and an n-type impurity region, for example, in a region where an n-type MOS transistor is formed. It means a structure in which an n-type gate injected with phosphorus (P) is arranged. In addition, as the integration density of semiconductor devices rapidly increases to 50 nm or less, the transistor structure is also changed from a planar structure to a three-dimensional structure such as a fin shape.

도 1은 일반적인 트랜치 게이트 구조의 모스 트랜지스터를 나타내 보인 단면도이다. 도 1을 참조하면, 반도체기판(100)에 일정 깊이의 트랜치(100T)가 배치된다. 트랜치(100T)에는 게이트스택이 배치되는데, 게이트스택은, 트랜치(100T)에 형성되는 게이트절연막(110)과, 트랜치(100T)를 채우도록 게이트절연막(110) 위에 배치되는 게이트도전막으로서의 폴리실리콘막(120)과, 그리고 폴리실리콘막(120) 위에 배치되는 게이트전극막으로서의 금속막(130)이 순차적으로 배치되는 구조를 갖는다. 이와 같은 트랜치 게이트 구조의 모스 트랜지스터를 듀얼 게이트 구조에 적용하기 위해서는, 먼저 n형 불순물이온이 도핑된 폴리실리콘막(120)을 형성한 후, p형 모스 트랜지스터가 형성될 영역의 폴리실리콘막(120)을 노출시킨 후, p형 불순물이온을 도핑시킴으로써 p형 모스 트랜지스터가 형성될 영역의 폴리실리콘막(120) 도전형을 n형에서 p형으로 변화시키는 공정을 수행하여야 한다.1 is a cross-sectional view illustrating a MOS transistor having a general trench gate structure. Referring to FIG. 1, a trench 100T having a predetermined depth is disposed on a semiconductor substrate 100. A gate stack is disposed in the trench 100T, and the gate stack includes a gate insulating film 110 formed in the trench 100T and a polysilicon as a gate conductive film disposed on the gate insulating film 110 so as to fill the trench 100T. The film 120 and the metal film 130 as a gate electrode film disposed on the polysilicon film 120 are sequentially arranged. In order to apply such a MOS transistor having a trench gate structure to a dual gate structure, first, a polysilicon film 120 doped with n-type impurity ions is formed, and then a polysilicon film 120 in a region where the p-type MOS transistor is to be formed. ), And then doping the p-type impurity ion to perform the process of changing the polysilicon film 120 conductivity of the region where the p-type MOS transistor is to be formed from n-type to p-type.

그런데 폴리실리콘막(120)을 형성하는 과정에서, 트랜치(100T)의 폭이 좁아질수록 폴리실리콘막(120)의 매립 특성이 열악해져서 일부 공간에는 폴리실리콘막(120)이 채워지지 않는 심(seam)(125)이 발생될 수 있다. 이와 같은 심(125)은 공정 진행, 특히 열처리 공정에 의해 폴리실리콘막(120) 내부의 다른 부분으로 이동되는 것으로 알려져 있다. 특히 폴리실리콘막(120) 하부로 이동하여 게이트절연 막(110)과 인접되거나, 또는 폴리실리콘막(120) 표면쪽으로 이동하여 금속막(130)과 인접되게 되면, 트랜지스터로서의 동작특성에 나쁜 영향을 끼친다.However, in the process of forming the polysilicon film 120, as the width of the trench 100T becomes narrower, the embedding characteristics of the polysilicon film 120 become worse, so that the polysilicon film 120 is not filled in some spaces. seam) 125 may be generated. The shim 125 is known to be moved to another part of the polysilicon film 120 by a process progression, in particular, a heat treatment process. In particular, when moved to the lower portion of the polysilicon film 120 and adjacent to the gate insulating film 110, or moved toward the surface of the polysilicon film 120 and adjacent to the metal film 130, adverse effects on the operation characteristics as a transistor Inflicted.

통상적으로 폴리실리콘막(120) 내부의 심(125)은 불순물이온의 도핑농도가 높은 쪽에서 낮은 쪽으로 잘 이동하는 경향이 있다는 것은 잘 알려져 있는 사실이다. 따라서 이와 같은 심(125)의 이동을 억제하기 위해서는, 폴리실리콘막(120)의 도핑 농도를 증가시켜야 한다. 그러나 폴리실리콘막(120) 내의 n형 불순물이온의 도핑농도를 너무 증가시키게 되면, 듀얼 폴리게이트 형성을 위한 p형 불순물이온 도핑시 p형 모스 트랜지스터 영역의 폴리실리콘막(120)에서의 p형으로의 도전형 변환이 잘 이루어지지 않으며, 그 결과 폴리디플리션율(PDR) 특성이 열화되어, 마치 게이트절연막(110)의 두께가 두꺼워지는 것과 동일한 효과가 나타난다. 따라서 폴리디플리션율(PDR) 특성의 열화를 방지하기 위하여, p형 불순물이온의 도핑농도를 증가시키거나 에너지를 증가시키는 경우 p형 불순물이온이 게이트절연막(110)으로 관통되는 현상이 발생하므로, 도핑농도 증가나 에너지 증가에는 한계가 있다.It is well known that the shim 125 inside the polysilicon film 120 tends to move well from the high to the low doping concentration of the impurity ions. Therefore, in order to suppress the movement of the shim 125, the doping concentration of the polysilicon film 120 should be increased. However, if the doping concentration of the n-type impurity ions in the polysilicon film 120 is increased too much, the p-type MOS transistors may be p-type in the p-type MOS transistor region when the p-type impurity ions are doped to form the dual polygate. The conductivity conversion of is not performed well, and as a result, the polydepletion rate (PDR) characteristics are deteriorated, resulting in the same effect as the thickness of the gate insulating film 110. Therefore, in order to prevent deterioration of the polydipple rate (PDR) characteristics, when the doping concentration of the p-type impurity ions is increased or the energy is increased, the p-type impurity ions penetrate into the gate insulating film 110. There is a limit to increasing doping concentration or increasing energy.

본 발명이 해결하고자 하는 과제는, p형 불순물이온의 게이트절연막 관통 및 폴리디플리션율(PDR)의 열화가 방지되면서 폴리 심(seam)의 이동이 억제되도록 하는 폴리게이트 도핑방법 및 이를 이용한 폴리게이트 형성방법을 제공하는 것이다.SUMMARY OF THE INVENTION An object of the present invention is to solve a polygate doping method and a polygate using the same to prevent the movement of a poly seam while preventing penetration of a p-type impurity ion through a gate insulating film and deterioration of a polydepletion rate (PDR). It is to provide a formation method.

본 발명의 일 예에 따른 폴리게이트 도핑방법은, 기판 내에 일정 깊이의 트랜치를 형성하는 단계와, 트랜치 내에 게이트절연막을 형성하는 단계와, 트랜치를 채우도록 게이트절연막 위에 n형 불순물이온이 도핑된 폴리실리콘막을 형성하는 단계와, 그리고 n형 불순물이온이 도핑된 폴리실리콘막에 대해 폴리실리콘막의 하부 또는 표면 부분의 도핑농도를 선택적으로 증가시키기 위한 n형 불순물이온 도핑을 수행하는 단계를 포함한다.According to an exemplary embodiment of the present invention, a polygate doping method includes forming a trench having a predetermined depth in a substrate, forming a gate insulating film in a trench, and poly-doped n-type impurity ions on the gate insulating film to fill the trench. Forming a silicon film and performing n-type impurity ion doping to selectively increase the doping concentration of the lower portion or the surface portion of the polysilicon film on the polysilicon film doped with the n-type impurity ion.

일 예에서, n형 불순물이온이 도핑된 폴리실리콘막을 형성하는 단계는, n형 불순물이온의 도핑 농도가 n형 불순물이온의 전체 도핑 농도의 50% 이하가 되도록 수행하는 것이 바람직하다. 이 경우 n형 불순물이온 도핑을 수행하는 단계는, n형 불순물이온의 전체 도핑 농도에서 폴리실리콘막 내의 n형 불순물이온의 도핑 농도를 뺀 나머지 도핑 농도로 수행할 수 있다.In one example, the forming of the polysilicon film doped with the n-type impurity ion is preferably performed so that the doping concentration of the n-type impurity ion becomes 50% or less of the total doping concentration of the n-type impurity ion. In this case, the n-type impurity ion doping may be performed by subtracting the doping concentration of the n-type impurity ion in the polysilicon film from the total doping concentration of the n-type impurity ion.

일 예에서, 기판은 n형 폴리게이트가 배치되는 n형 영역 및 p형 폴리게이트가 배치되는 p형 영역을 포함할 수 있다. 이 경우, 기판의 p형 영역의 폴리실리콘막을 노출시키는 단계와, 그리고 노출된 p형 영역의 폴리실리콘막에 대해 p형 불순 물이온을 도핑시키는 단계를 더 포함할 수 있다.In one example, the substrate may include an n-type region where n-type polygates are disposed and a p-type region where p-type polygates are disposed. In this case, the method may further include exposing the polysilicon film of the p-type region of the substrate and doping the p-type impurity ions into the exposed polysilicon film of the p-type region.

일 예에서, n형 불순물이온 도핑을 수행하는 단계는, 폴리실리콘막 표면으로부터 일정 각도 기울어진 각으로 n형 불순물이온이 주입되도록 하는 틸트 이온주입방법을 사용하여 수행할 수 있다.In one example, the step of performing the n-type impurity ion doping may be performed using a tilt ion implantation method so that the n-type impurity ion is implanted at an angle inclined from the surface of the polysilicon film.

일 예에서, n형 불순물이온이 도핑된 폴리실리콘막을 형성하는 단계는, n형 불순물이온으로서 포스포러스(P) 이온을 사용하여 수행할 수 있다.In an example, the forming of the polysilicon film doped with n-type impurity ions may be performed using phosphorus (P) ions as the n-type impurity ions.

일 예에서, n형 불순물이온 도핑을 수행하는 단계는, n형 불순물이온으로서 포스포러스(P) 이온, 아세닉(As) 이온 및 안티모니(Sb) 이온 중 적어도 어느 하나를 포함할 수 있다.In one example, performing the n-type impurity ion doping may include at least one of a phosphorus (P) ion, an asceic (As) ion, and an antimony (Sb) ion as the n-type impurity ion.

일 예에서, n형 불순물이온 도핑을 수행하는 단계는, n형 불순물이온 대신에 불활성이온을 사용하여 수행할 수도 있다.In one example, the step of performing the n-type impurity ion doping may be performed using an inert ion instead of the n-type impurity ion.

일 예에서, n형 불순물이온이 도핑된 폴리실리콘막을 형성하는 단계는, 폴리실리콘막을 증착하면서 n형 불순물이온을 포함하는 반응가스를 인-시츄(in-situ)로 공급하여 수행할 수 있다.In an example, the forming of the polysilicon film doped with the n-type impurity ions may be performed by supplying a reaction gas containing the n-type impurity ions in-situ while depositing the polysilicon film.

일 예에서, n형 불순물이온 도핑을 수행하는 단계는, 이온 임플란트 방법 또는 클러스터 임플란트 방법을 사용하여 수행할 수 있다.In one example, the step of performing the n-type impurity ion doping may be performed using an ion implant method or a cluster implant method.

본 발명의 일 예에 따른 폴리게이트 형성방법은, n형 폴리게이트가 배치되는 n형 영역 및 p형 폴리게이트가 배치되는 p형 영역을 갖는 기판 내에 트랜치를 형성하는 단계와, 트랜치 내에 게이트절연막을 형성하는 단계와, 트랜치를 채우도록 게이트절연막 위에 n형 불순물이온이 도핑된 폴리실리콘막을 형성하되, n형 불순물이 온의 도핑 농도가 n형 불순물이온의 전체 도핑 농도의 50% 이하가 되도록 하는 단계와, n형 불순물이온이 도핑된 폴리실리콘막에 대해 폴리실리콘막의 하부 또는 표면 부분의 도핑농도를 증가시키기 위한 n형 불순물이온 도핑을 수행하되, 이온 임플란트 방법 또는 클러스터 임플란트 방법을 사용하여 n형 불순물이온의 전체 도핑 농도에서 폴리실리콘막 내의 n형 불순물이온의 도핑 농도를 뺀 나머지 도핑 농도로 수행하는 단계와, 기판의 p형 영역의 폴리실리콘막을 노출시키는 단계와, 노출된 p형 영역의 폴리실리콘막에 대해 p형 불순물이온을 도핑시키는 단계와, 그리고 n형 불순물이온 및 p형 불순물이온을 확산시키기 위한 열처리를 수행하여 n형 영역 및 p형 영역에 각각 n형 폴리게이트 및 p형 폴리게이트를 형성하는 단계를 포함한다.According to one or more exemplary embodiments, a method of forming a polygate includes forming a trench in a substrate having an n-type region in which an n-type polygate is disposed and a p-type region in which a p-type polygate is disposed, and forming a gate insulating film in the trench. Forming a polysilicon film doped with n-type impurity ions on the gate insulating film to fill the trench, wherein the doping concentration of the n-type impurity is 50% or less of the total doping concentration of the n-type impurity ion And n-type impurity ion doping to increase the doping concentration of the lower portion or the surface portion of the polysilicon film to the n-type impurity ion-doped polysilicon film, but using an ion implant method or a cluster implant method Performing the doping concentration by subtracting the doping concentration of the n-type impurity ion in the polysilicon film from the total doping concentration of the ions; Exposing the polysilicon film in the p-type region of the substrate, doping the p-type impurity ion into the exposed polysilicon film in the p-type region, and heat treatment to diffuse the n-type impurity ion and the p-type impurity ion Performing n to form n-type and p-type polygates in the n-type region and the p-type region, respectively.

일 예에서, n형 불순물이온 도핑을 수행하는 단계는, 폴리실리콘막 표면으로부터 일정 각도 기울어진 각으로 n형 불순물이온이 주입되도록 하는 틸트 이온주입방법을 사용하여 수행할 수 있다.In one example, the step of performing the n-type impurity ion doping may be performed using a tilt ion implantation method so that the n-type impurity ion is implanted at an angle inclined from the surface of the polysilicon film.

일 예에서, n형 불순물이온이 도핑된 폴리실리콘막을 형성하는 단계는, n형 불순물이온으로서 포스포러스(P) 이온을 사용하여 수행할 수 있다.In an example, the forming of the polysilicon film doped with n-type impurity ions may be performed using phosphorus (P) ions as the n-type impurity ions.

일 예에서, n형 불순물이온 도핑을 수행하는 단계는, n형 불순물이온으로서 포스포러스(P) 이온, 아세닉(As) 이온 및 안티모니(Sb) 이온 중 적어도 어느 하나를 포함할 수 있다.In one example, performing the n-type impurity ion doping may include at least one of a phosphorus (P) ion, an asceic (As) ion, and an antimony (Sb) ion as the n-type impurity ion.

일 예에서, n형 불순물이온 도핑을 수행하는 단계는, n형 불순물이온 대신에 불활성이온을 사용하여 수행할 수도 있다.In one example, the step of performing the n-type impurity ion doping may be performed using an inert ion instead of the n-type impurity ion.

일 예에서, n형 폴리게이트 및 p형 폴리게이트 위에 게이트금속막을 형성하 는 단계를 더 포함할 수 있다.In an example, the method may further include forming a gate metal film on the n-type and p-type polygates.

본 발명에 따르면, 폴리게이트를 형성하는 과정에서 폴리실리콘막을 증착하는 과정에서 도핑되는 n형 불순물이온의 도핑농도를 최종 농도의 50% 이하로 설정하고, 나머지 도핑 농도를 추가적인 이온주입을 통해 폴리 심(seam)이 위치하지 말아야 할 수행함으로써 폴리실리콘 내에 선택적으로 불순물이온의 도핑농도를 증대시킬 수 있으며, 이에 따라 폴리 심의 이동을 억제시킬 수 있다는 이점이 제공된다. 또한 폴리실리콘의 일부 영역에서의 n형 불순물이온의 도핑농도를 선택적으로 증대시킴으로써 p형 불순물이온의 도핑량을 감소시킬 수 있으며, 이에 따라 폴리디플리션율(PDR)의 열화가 억제되고 p형 불순물이온의 게이트절연막 관통 현상이 억제되도록 할 수 있다는 이점도 제공된다.According to the present invention, the doping concentration of the n-type impurity ions doped in the process of depositing the polysilicon film in the process of forming the polygate is set to 50% or less of the final concentration, and the remaining doping concentration is added to the poly seam through additional ion implantation. By performing the seam should not be located, it is possible to selectively increase the doping concentration of the impurity ions in the polysilicon, thereby providing the advantage that the movement of the poly shim can be suppressed. In addition, by selectively increasing the doping concentration of the n-type impurity ions in some regions of the polysilicon, the doping amount of the p-type impurity ions can be reduced, thereby suppressing deterioration of the poly-diffusion rate (PDR) and preventing the p-type impurity. There is also an advantage that the penetrating phenomenon of ions through the gate insulating film can be suppressed.

도 2 내지 도 6은 본 발명에 따른 폴리게이트 도핑방법 및 이를 이용한 폴리게이트 형성방법을 설명하기 위하여 나타내 보인 단면도들이다.2 to 6 are cross-sectional views illustrating a polygate doping method and a polygate forming method using the same according to the present invention.

도 2를 참조하면, 제1 영역(200-1) 및 제2 영역(200-2)을 갖는 기판(200)에 일정 깊이의 트랜치(200T)를 형성한다. 기판(200)의 제1 영역(200-1)은 n형 모스 트랜지스터가 배치되는 영역, 즉 n형 폴리게이트가 형성되는 영역이고, 제2 영역(200-2)은 p형 모스 트랜지스터가 배치되는 영역, 즉 p형 폴리게이트가 형성되는 영역이다. 다음에 트랜치(200T) 내에 게이트절연막(210)을 형성한다. 게이트절연막(210)을 실리콘산화막으로 형성할 수 있지만, 이에 한정되는 것은 아니다. 다음 에 트랜치(200T)가 채워지도록 게이트절연막(210) 위에 게이트도전막으로서 n형 불순물이온, 예컨대 포스포러스(P) 이온이 도핑된 폴리실리콘막(220)을 형성한다. 포스포러스(P) 이온의 도핑농도는 최종 농도의 대략 50% 이하가 되도록 한다. 여기서 포스포러스(P) 이온의 "최종 농도"는 제1 영역(200-1) 내의 폴리실리콘막(220), 즉 n형 폴리게이트가 n형 모스 트랜지스터의 게이트로서 충분히 동작할 수 있을 정도의 도핑농도를 의미한다. 일 예에서 포스포러스(P) 이온의 도핑농도는 최종 농도의 1/3이 되도록 할 수 있다. 포스포러스(P) 이온의 도핑은 폴리실리콘막(220) 증착과 동시에 인-시츄(in-situ)로 수행한다. 즉 증착 챔버, 예컨대 화학기상증착(CVD; Chemical Vapor Deposition)용 챔버 내에 폴리실리콘막(220) 증착을 위한 반응가스와 함께 포스포러스(P) 소스가스도 함께 공급하면서 폴리실리콘막(220) 증착을 수행한다. 한편 폴리실리콘막(220)을 증착하는 과정에서 트랜치(200T)의 좁은 폭으로 인해 트랜치(200T) 내부가 모두 채워지지 못하고 폴리 심(poly seam)(225)이 형성될 수도 있다.Referring to FIG. 2, a trench 200T having a predetermined depth is formed in the substrate 200 having the first region 200-1 and the second region 200-2. The first region 200-1 of the substrate 200 is a region in which an n-type MOS transistor is disposed, that is, a region in which an n-type polygate is formed, and the second region 200-2 is a region in which a p-type MOS transistor is disposed. The region, that is, the region where the p-type polygate is formed. Next, a gate insulating film 210 is formed in the trench 200T. The gate insulating film 210 may be formed of a silicon oxide film, but is not limited thereto. Next, a polysilicon film 220 doped with n-type impurity ions, such as phosphorus (P) ions, is formed on the gate insulating film 210 to fill the trench 200T. The doping concentration of the phosphorus (P) ions is to be approximately 50% or less of the final concentration. Here, the "final concentration" of phosphorus (P) ions is a degree of doping such that the polysilicon film 220 in the first region 200-1, that is, the n-type polygate, can sufficiently operate as a gate of the n-type MOS transistor. Means concentration. In one example, the doping concentration of phosphorus (P) ions may be 1/3 of the final concentration. Doping of the phosphorus (P) ions is performed in-situ simultaneously with the deposition of the polysilicon film 220. That is, the deposition of the polysilicon film 220 is performed while supplying a phosphorus (P) source gas together with a reaction gas for depositing the polysilicon film 220 in a deposition chamber, for example, a chemical vapor deposition (CVD) chamber. Perform. Meanwhile, in the process of depositing the polysilicon layer 220, due to the narrow width of the trench 200T, all of the inside of the trench 200T may not be filled, and a poly seam 225 may be formed.

도 3a을 참조하면, 도면에서 화살표로 나타낸 바와 같이 폴리실리콘막(220)에 대한 포스포러스(P) 이온의 추가 이온주입을 수행한다. 추가 이온주입에 의해 도핑되는 포스포러스(P) 이온의 농도는 최종 농도에서 이미 도핑되어 있는 농도를 뺀 나머지 농도가 되도록 한다. 일 예로, 폴리실리콘막(220)에 도핑되어 있는 포스포러스(P) 이온의 농도가 최종 농도의 30%인 경우 추가 이온주입에 의해 도핑되는 포스포러스(P) 이온의 농도는 최종 농도의 70%가 되도록 한다. 추가 이온주입은 이온주입장치 내에서 이온 가속을 통해 주입하는 이온 임플란트(ion implant) 방법이 나, 또는 클러스터 이온주입장치 내에서 클러스터 이온(cluster ion)을 사용하여 주입하는 클러스터 이온주입 방법을 사용한다. 어느 경우이던지 주입 에너지를 조절하여 폴리실리콘막(220) 내의 "특정 영역"에서의 도핑 농도가 증대되도록 한다. 여기서 폴리실리콘막(220) 내의 "특정 영역"은 폴리실리콘막(220) 내에서 폴리 심(225)이 이동되지 말아야 할 영역을 의미한다. 일 예에서 특정 영역은 폴리실리콘막(220)의 하부, 즉 게이트절연막(210)과 인접한 영역이거나, 또는 폴리실리콘막(220)의 상부, 즉 후속 공정에서 형성될 게이트 금속막과 인접한 영역일 수 있다. 바람직하게는 폴리실리콘막(220)의 하부 및 상부를 모두 포함한다. 다른 예에서는 폴리실리콘막(220)의 모서리 부분일 수도 있다. 즉 도 3b를 참조하면, 포스포러스(P) 이온의 추가 이온주입은, 도면에서 화살표(301, 302)로 나타낸 바와 같이, 틸트(tilt) 방법으로 수행할 수 있다. 이는 폴리실리콘막(220)의 모서리, 특히 하부 모서리 부분에서의 포스포러스(P) 이온의 도핑농도를 선택적으로 증가시키기 위한 것이다. 본 실시예에서는 추가 이온주입되는 n형 불순물이온으로서 포스포러스(P)를 예시했지만, 경우에 따라서는 아세닉(As) 이온 및 안티모니(Sb) 이온 중 적어도 어느 하나를 포함할 수도 있다. 또한 n형 불순물이온 대신에 아르곤(Ar)과 같은 불활성이온을 사용할 수도 있다.Referring to FIG. 3A, additional ion implantation of phosphorus (P) ions to the polysilicon film 220 is performed as indicated by arrows in the figure. The concentration of phosphorus (P) ions doped by further ion implantation is such that the final concentration is the concentration remaining after subtracting the concentration already doped. For example, when the concentration of phosphorus (P) ions doped in the polysilicon film 220 is 30% of the final concentration, the concentration of phosphorus (P) ions doped by additional ion implantation is 70% of the final concentration. To be Additional ion implantation may be ion implanted by ion acceleration in the ion implanter, or cluster ion implantation using cluster ion in the cluster ion implanter. . In either case, the implantation energy is controlled to increase the doping concentration in the "specific region" in the polysilicon film 220. Herein, the “specific region” in the polysilicon film 220 refers to a region in which the poly shim 225 should not be moved in the polysilicon film 220. In one example, the specific region may be a region below the polysilicon layer 220, that is, an area adjacent to the gate insulating layer 210, or an upper portion of the polysilicon layer 220, that is, an area adjacent to the gate metal layer to be formed in a subsequent process. have. Preferably, both the lower and upper portions of the polysilicon layer 220 are included. In another example, the edge of the polysilicon film 220 may be used. That is, referring to FIG. 3B, additional ion implantation of phosphorus (P) ions may be performed by a tilt method, as indicated by arrows 301 and 302 in the drawing. This is to selectively increase the doping concentration of phosphorus (P) ions at the corners of the polysilicon film 220, particularly at the lower corners. In the present embodiment, although phosphorus (P) is exemplified as n-type impurity ions implanted with additional ions, in some cases, at least one of an asceic (As) ion and an antimony (Sb) ion may be included. In addition, an inert ion such as argon (Ar) may be used instead of the n-type impurity ion.

도 4를 참조하면, 제1 영역(200-1)의 폴리실리콘막(220)은 덮으면서 제2 영역(200-2)의 폴리실리콘막(220)은 노출시키는 마스크막패턴(400)을 형성한다. 이 마스크막패턴(400)은 제2 영역(200-2)의 폴리실리콘막(220)에 대해 선택적으로 p형 불순물이온을 주입시키기 위한 이온주입마스크로서 사용된다. 일 예에서 마스크막 패턴(400)은 포토레지스트막으로 형성할 수 있다. 다음에 도면에서 화살표로 나타낸 바와 같이, 노출된 제2 영역(200-2)의 폴리실리콘막(220)에 대해 p형 불순물이온, 예컨대 보론(B) 이온을 주입시킨다. 일 예에서, 보론(B) 이온의 주입은 플라즈마 도핑(PLAD; Plasma Doping) 방법을 사용하여 수행할 수 있다. 보론(B) 이온의 주입시 폴리실리콘막(220) 내의 포스포러스(P) 이온의 도핑 농도는 일부 특정 영역에서만 높고 나머지 영역에서는 상대적으로 낮으므로, 보론(B) 이온의 주입 조건, 특히 도핑량과 주입 에너지를 증가시키지 않아도 제2 영역(200-2)에서의 n형에서 p형으로의 도전형 변경이 충분히 이루어지며, 이에 따라 보론(B) 이온이 게이트절연막(210)으로 관통되는 현상을 억제시킬 수 있다. 보론(B) 이온을 주입한 후에는 마스크막패턴(400)을 제거한다.Referring to FIG. 4, a mask layer pattern 400 is formed to cover the polysilicon layer 220 of the first region 200-1 and to expose the polysilicon layer 220 of the second region 200-2. do. The mask film pattern 400 is used as an ion implantation mask for selectively implanting p-type impurity ions into the polysilicon film 220 in the second region 200-2. In an example, the mask layer pattern 400 may be formed as a photoresist layer. Next, as indicated by arrows in the figure, p-type impurity ions, such as boron (B) ions, are implanted into the exposed polysilicon film 220 in the second region 200-2. In one example, the implantation of boron (B) ions may be performed using a plasma doping (PLAD) method. When the boron (B) ions are implanted, the doping concentration of the phosphorus (P) ions in the polysilicon film 220 is high only in some specific regions and relatively low in the remaining regions, and thus the doping conditions of the boron (B) ions, in particular, the amount of doping It is possible to sufficiently change the conductivity type from n-type to p-type in the second region 200-2 without increasing the implantation energy, thereby allowing boron (B) ions to penetrate into the gate insulating film 210. Can be suppressed. After implanting the boron (B) ions, the mask layer pattern 400 is removed.

도 5를 참조하면, 도핑된 n형 불순물이온 및 p형 불순물이온의 확산을 위한 열처리를 수행한다. 일 예에서 열처리는 급속열처리공정(RTP: Rapid Thermal Process)을 사용하여 수행할 수 있다. 이 열처리에 의해 불순물이온들, 즉 포스포러스(P) 및 보론(B) 이온은 확산하게 되며, 이 과정에서 폴리실리콘막(220)의 하부 및 상부에서의 도핑 농도가 증대되었기 때문에 폴리 심(225)이 게이트절연막(210)에 인접되거나 폴리실리콘막(220) 표면에 인접되도록 이동하지 않는다. 이 열처리에 의해, 제1 영역(200-1)에는 n형의 도전형을 갖는 n형 폴리게이트(220-1)이 형성되고, 제2 영역(200-2)에는 p형의 도전형을 갖는 p형 폴리게이트(220-2)가 형성된다.Referring to FIG. 5, heat treatment for diffusion of doped n-type impurity ions and p-type impurity ions is performed. In one example, the heat treatment may be performed using a rapid thermal process (RTP). Impurity ions, ie, phosphorus (P) and boron (B) ions, are diffused by the heat treatment, and in this process, the poly shim 225 because the doping concentration in the lower and upper portions of the polysilicon film 220 is increased. ) Does not move to be adjacent to the gate insulating film 210 or to the surface of the polysilicon film 220. By this heat treatment, an n-type polygate 220-1 having an n-type conductivity is formed in the first region 200-1, and a p-type conductivity is formed in the second region 200-2. The p-type polygate 220-2 is formed.

도 6을 참조하면, n형 폴리게이트(220-1) 및 p형 폴리게이트(220-2) 위에 게 이트금속막(230-1, 230-2)을 형성한다. 다음에 통상의 패터닝을 수행하여 제1 영역(200-1)에 n형 게이트스택을 형성하고 제2 영역(200-2)에 p형 게이트스택을 형성한다. n형 게이트스택은 제1 게이트절연막(210-1), n형 폴리게이트(220-1) 및 제1 게이트금속막(230-1)이 순차적으로 적층되는 구조로 형성된다. p형 게이트스택은 제2 게이트절연막(210-2), p형 폴리게이트(220-2) 및 제2 게이트금속막(230-2)이 순차적으로 적층되는 구조로 형성된다.Referring to FIG. 6, gate metal layers 230-1 and 230-2 are formed on the n-type polygate 220-1 and the p-type polygate 220-2. Next, normal patterning is performed to form an n-type gate stack in the first region 200-1 and a p-type gate stack in the second region 200-2. The n-type gate stack has a structure in which the first gate insulating film 210-1, the n-type polygate 220-1, and the first gate metal film 230-1 are sequentially stacked. The p-type gate stack has a structure in which the second gate insulating film 210-2, the p-type polygate 220-2, and the second gate metal film 230-2 are sequentially stacked.

도 7은 본 발명에 따라 형성된 폴리게이트에서의 농도 프로파일을 종래의 경우와 비교하기 위하여 나타내 보인 그래프이다. 도 7에서 참조부호 "710"으로 나타낸 선은 종래의 방법에 의해 도핑된 포스포러스(P) 이온의 농도 프로파일을 나타낸 SIMS(Secondary Ion Mass Spectrometry) 결과이며, 참조부호 "720"으로 나타낸 선은 본 실시예에 따라 도핑된 포스포러스(P) 이온의 농도 프로파일을 나타낸 SIMS 결과이다. 도면에서 "A"로 나타낸 바와 같이, 폴리실리콘막(220-1)의 표면 부분, 즉 게이트 금속막(230-1)과 인접되는 부분에서의 포스포러스(P) 이온의 농도가 증대되었으며, 이에 따라 폴리 심이 폴리실리콘막(220-1) 표면 부분으로의 이동이 억제된다는 것을 알 수 있다. 마찬가지로 도면에서 "B"로 나타낸 바와 같이, 폴리실리콘막(220-1)의 하부 부분, 즉 게이트 절연막(210-1)과 인접되는 부분에서의 포스포러스(P) 이온의 농도도 증대되었으며, 이에 따라 폴리 심이 폴리실리콘막(220-1) 하부 부분으로의 이동이 억제된다는 것을 알 수 있다.7 is a graph shown to compare the concentration profile in the polygate formed according to the present invention with the conventional case. In FIG. 7, a line denoted by reference numeral “710” is a SIMS (Secondary Ion Mass Spectrometry) result showing a concentration profile of phosphorus (P) ions doped by a conventional method, and a line denoted by reference numeral “720” is shown in FIG. SIMS results showing the concentration profile of doped phosphorus (P) ions according to the examples. As indicated by "A" in the drawing, the concentration of phosphorus (P) ions in the surface portion of the polysilicon film 220-1, that is, the portion adjacent to the gate metal film 230-1, has been increased. Accordingly, it can be seen that the poly seam is inhibited from moving to the surface portion of the polysilicon film 220-1. Similarly, as indicated by "B" in the drawing, the concentration of phosphorus (P) ions in the lower portion of the polysilicon film 220-1, that is, the portion adjacent to the gate insulating film 210-1, has been increased. Accordingly, it can be seen that the poly seam is inhibited from moving to the lower portion of the polysilicon film 220-1.

도 1은 일반적인 트랜치 게이트 구조의 모스 트랜지스터를 나타내 보인 단면도이다.1 is a cross-sectional view illustrating a MOS transistor having a general trench gate structure.

도 2 내지 도 6은 본 발명에 따른 폴리게이트 도핑방법 및 이를 이용한 폴리게이트 형성방법을 설명하기 위하여 나타내 보인 단면도들이다.2 to 6 are cross-sectional views illustrating a polygate doping method and a polygate forming method using the same according to the present invention.

도 7은 본 발명에 따라 형성된 폴리게이트에서의 농도 프로파일을 종래의 경우와 비교하기 위하여 나타내 보인 그래프이다.7 is a graph shown to compare the concentration profile in the polygate formed according to the present invention with the conventional case.

Claims (17)

기판 내에 일정 깊이의 트랜치를 형성하는 단계;Forming a trench of a predetermined depth in the substrate; 상기 트랜치 내에 게이트절연막을 형성하는 단계;Forming a gate insulating film in the trench; 상기 트랜치를 채우도록 상기 게이트절연막 위에 n형 불순물이온이 도핑된 폴리실리콘막을 형성하는 단계; 및Forming a polysilicon layer doped with n-type impurity ions on the gate insulating layer to fill the trench; And 상기 n형 불순물이온이 도핑된 폴리실리콘막에 대해 상기 폴리실리콘막의 하부 또는 표면 부분의 도핑농도를 증가시키기 위한 n형 불순물이온 도핑을 수행하는 단계를 포함하는 폴리게이트 도핑방법.And performing n-type impurity ion doping to increase the doping concentration of the lower portion or the surface portion of the polysilicon film on the n-type impurity ion-doped polysilicon film. 제1항에 있어서,The method of claim 1, 상기 n형 불순물이온이 도핑된 폴리실리콘막을 형성하는 단계는, 상기 n형 불순물이온의 도핑 농도가 상기 n형 불순물이온의 전체 도핑 농도의 50% 이하가 되도록 수행하는 폴리게이트 도핑방법.The forming of the polysilicon layer doped with the n-type impurity ion is performed so that the doping concentration of the n-type impurity ion is 50% or less of the total doping concentration of the n-type impurity ion. 제2항에 있어서,The method of claim 2, 상기 n형 불순물이온 도핑을 수행하는 단계는, n형 불순물이온의 전체 도핑 농도에서 상기 폴리실리콘막 내의 n형 불순물이온의 도핑 농도를 뺀 나머지 도핑 농도로 수행하는 폴리게이트 도핑방법.The performing of the n-type impurity ion doping is a polygate doping method in which the doping concentration is obtained by subtracting the doping concentration of the n-type impurity ion in the polysilicon layer from the total doping concentration of the n-type impurity ion. 제1항에 있어서,The method of claim 1, 상기 기판은 n형 폴리게이트가 배치되는 n형 영역 및 p형 폴리게이트가 배치되는 p형 영역을 포함하는 폴리게이트 도핑방법.And the substrate comprises an n-type region in which an n-type polygate is disposed and a p-type region in which a p-type polygate is disposed. 제4항에 있어서,The method of claim 4, wherein 상기 기판의 p형 영역의 폴리실리콘막을 노출시키는 단계; 및Exposing the polysilicon film in the p-type region of the substrate; And 상기 노출된 p형 영역의 폴리실리콘막에 대해 p형 불순물이온을 도핑시키는 단계를 더 포함하는 폴리게이트 도핑방법.And doping a p-type impurity ion to the exposed polysilicon layer of the p-type region. 제1항에 있어서,The method of claim 1, 상기 n형 불순물이온 도핑을 수행하는 단계는, 상기 폴리실리콘막 표면으로부터 일정 각도 기울어진 각으로 상기 n형 불순물이온이 주입되도록 하는 틸트 이온주입방법을 사용하여 수행하는 폴리게이트 도핑방법.The n-type impurity ion doping may be performed using a tilt ion implantation method in which the n-type impurity ion is implanted at an angle inclined from a surface of the polysilicon film. 제1항에 있어서,The method of claim 1, 상기 n형 불순물이온이 도핑된 폴리실리콘막을 형성하는 단계는, 상기 n형 불순물이온으로서 포스포러스(P) 이온을 사용하여 수행하는 폴리게이트 도핑방법.The forming of the polysilicon layer doped with the n-type impurity ion is performed using a phosphorus (P) ion as the n-type impurity ion. 제1항에 있어서,The method of claim 1, 상기 n형 불순물이온 도핑을 수행하는 단계는, 상기 n형 불순물이온으로서 포스포러스(P) 이온, 아세닉(As) 이온 및 안티모니(Sb) 이온 중 적어도 어느 하나를 포함하는 폴리게이트 도핑방법.The performing of the n-type impurity ion doping may include at least one of phosphorus (P) ions, ascetic (As) ions, and antimony (Sb) ions as the n-type impurity ions. 제1항에 있어서,The method of claim 1, 상기 n형 불순물이온 도핑을 수행하는 단계는, 상기 n형 불순물이온 대신에 불활성이온을 사용하여 수행하는 폴리게이트 도핑방법.The n-type impurity ion doping may be performed by using an inert ion instead of the n-type impurity ion. 제1항에 있어서,The method of claim 1, 상기 n형 불순물이온이 도핑된 폴리실리콘막을 형성하는 단계는, 상기 폴리실리콘막을 증착하면서 상기 n형 불순물이온을 포함하는 반응가스를 인-시츄(in-situ)로 공급하여 수행하는 폴리게이트 도핑방법.The forming of the polysilicon film doped with the n-type impurity ions may be performed by supplying a reaction gas containing the n-type impurity ions to the in-situ while depositing the polysilicon film. . 제1항에 있어서,The method of claim 1, 상기 n형 불순물이온 도핑을 수행하는 단계는, 이온 임플란트 방법 또는 클러스터 임플란트 방법을 사용하여 수행하는 폴리게이트 도핑방법.The n-type impurity ion doping may be performed by using an ion implant method or a cluster implant method. n형 폴리게이트가 배치되는 n형 영역 및 p형 폴리게이트가 배치되는 p형 영역을 갖는 기판 내에 트랜치를 형성하는 단계;forming a trench in the substrate having an n-type region in which the n-type polygate is disposed and a p-type region in which the p-type polygate is disposed; 상기 트랜치 내에 게이트절연막을 형성하는 단계;Forming a gate insulating film in the trench; 상기 트랜치를 채우도록 상기 게이트절연막 위에 n형 불순물이온이 도핑된 폴리실리콘막을 형성하되, 상기 n형 불순물이온의 도핑 농도가 상기 n형 불순물이온의 전체 도핑 농도의 50% 이하가 되도록 하는 단계;Forming a polysilicon layer doped with n-type impurity ions on the gate insulating layer to fill the trench, wherein the doping concentration of the n-type impurity ions is 50% or less of the total doping concentration of the n-type impurity ions; 상기 n형 불순물이온이 도핑된 폴리실리콘막에 대해 상기 폴리실리콘막의 하부 또는 표면 부분의 도핑농도를 증가시키기 위한 n형 불순물이온 도핑을 수행하되, 이온 임플란트 방법 또는 클러스터 임플란트 방법을 사용하여 상기 n형 불순물이온의 전체 도핑 농도에서 상기 폴리실리콘막 내의 n형 불순물이온의 도핑 농도를 뺀 나머지 도핑 농도로 수행하는 단계;The n-type impurity ion doping is performed on the n-type impurity ion-doped polysilicon film to increase the doping concentration of the lower part or the surface portion of the polysilicon film, and the n-type impurity ion method or the cluster implant method is used. Performing a doping concentration after subtracting a doping concentration of n-type impurity ions in the polysilicon layer from a total doping concentration of impurity ions; 상기 기판의 p형 영역의 폴리실리콘막을 노출시키는 단계;Exposing the polysilicon film in the p-type region of the substrate; 상기 노출된 p형 영역의 폴리실리콘막에 대해 p형 불순물이온을 도핑시키는 단계; 및Doping a p-type impurity ion to the exposed polysilicon layer of the p-type region; And 상기 n형 불순물이온 및 p형 불순물이온을 확산시키기 위한 열처리를 수행하여 상기 n형 영역 및 p형 영역에 각각 n형 폴리게이트 및 p형 폴리게이트를 형성하는 단계를 포함하는 폴리게이트 형성방법.And performing annealing to diffuse the n-type impurity ions and the p-type impurity ions to form n-type and p-type polygates in the n-type region and the p-type region, respectively. 제12항에 있어서,The method of claim 12, 상기 n형 불순물이온 도핑을 수행하는 단계는, 상기 폴리실리콘막 표면으로부터 일정 각도 기울어진 각으로 상기 n형 불순물이온이 주입되도록 하는 틸트 이온주입방법을 사용하여 수행하는 폴리게이트 형성방법.The n-type impurity ion doping may be performed using a tilt ion implantation method in which the n-type impurity ion is implanted at an angle inclined from a surface of the polysilicon film. 제12항에 있어서,The method of claim 12, 상기 n형 불순물이온이 도핑된 폴리실리콘막을 형성하는 단계는, 상기 n형 불순물이온으로서 포스포러스(P) 이온을 사용하여 수행하는 폴리게이트 형성방법.The forming of the polysilicon layer doped with the n-type impurity ion is performed using phosphorus (P) ions as the n-type impurity ion. 제12항에 있어서,The method of claim 12, 상기 n형 불순물이온 도핑을 수행하는 단계는, 상기 n형 불순물이온으로서 포스포러스(P) 이온, 아세닉(As) 이온 및 안티모니(Sb) 이온 중 적어도 어느 하나를 포함하는 폴리게이트 형성방법.The performing of the n-type impurity ion doping may include at least one of phosphorus (P) ions, ascetic (As) ions, and antimony (Sb) ions as the n-type impurity ions. 제12항에 있어서,The method of claim 12, 상기 n형 불순물이온 도핑을 수행하는 단계는, 상기 n형 불순물이온 대신에 불활성이온을 사용하여 수행하는 폴리게이트 형성방법.The n-type impurity ion doping may be performed by using an inert ion instead of the n-type impurity ion. 제12항에 있어서,The method of claim 12, 상기 n형 폴리게이트 및 p형 폴리게이트 위에 게이트금속막을 형성하는 단계를 더 포함하는 폴리게이트 형성방법.And forming a gate metal film on the n-type and p-type polygates.
KR1020090053062A 2009-06-15 2009-06-15 Doping method for p-type poly-gate for preventing seam moving and method of fabricating the poly-gate using the same KR101096250B1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020090053062A KR101096250B1 (en) 2009-06-15 2009-06-15 Doping method for p-type poly-gate for preventing seam moving and method of fabricating the poly-gate using the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020090053062A KR101096250B1 (en) 2009-06-15 2009-06-15 Doping method for p-type poly-gate for preventing seam moving and method of fabricating the poly-gate using the same

Publications (2)

Publication Number Publication Date
KR20100134438A true KR20100134438A (en) 2010-12-23
KR101096250B1 KR101096250B1 (en) 2011-12-22

Family

ID=43509365

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020090053062A KR101096250B1 (en) 2009-06-15 2009-06-15 Doping method for p-type poly-gate for preventing seam moving and method of fabricating the poly-gate using the same

Country Status (1)

Country Link
KR (1) KR101096250B1 (en)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9090800B2 (en) 2009-03-03 2015-07-28 Toray Advanced Materials Korea, Inc. Adhesive tape for manufacturing electronic components

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100624697B1 (en) * 2005-06-29 2006-09-15 주식회사 하이닉스반도체 Method for forming the dual poly gate of the recessed transistor
KR100811386B1 (en) * 2007-03-15 2008-03-07 주식회사 하이닉스반도체 Semiconductor device and method for fabricating the same

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9090800B2 (en) 2009-03-03 2015-07-28 Toray Advanced Materials Korea, Inc. Adhesive tape for manufacturing electronic components

Also Published As

Publication number Publication date
KR101096250B1 (en) 2011-12-22

Similar Documents

Publication Publication Date Title
KR20090075064A (en) Method of fabricating semiconductor device having differential gate dielectric layer and related device
US8329539B2 (en) Semiconductor device having recessed gate electrode and method of fabricating the same
CN110047908B (en) Semiconductor device and method for manufacturing the same
KR100940264B1 (en) Method for manufacturing dual gate in semiconductor device
KR101028800B1 (en) Method of doping impurity ions in dual gate and method of fabricating the dual gate using the same
US20120313162A1 (en) Semiconductor device, method for manufacturing metal film, and method for manufacturing semiconductor device
US6815301B2 (en) Method for fabricating bipolar transistor
KR101194884B1 (en) Semiconductor device and method of forming the same
KR101096250B1 (en) Doping method for p-type poly-gate for preventing seam moving and method of fabricating the poly-gate using the same
US8003501B2 (en) Method of doping P-type impurity ions in dual poly gate and method of forming dual poly gate using the same
KR20090111481A (en) Method for manufacturing columnar poly silicon gate and method for manufacturing semiconductor device
KR101082101B1 (en) Method for fabricating gate electrode in dual gate
KR102349420B1 (en) Method for fabricating metal silicide layer and method for fabricating semiconductor device using the same
KR100811439B1 (en) Method of manufacturing a flash memory cell
KR20090044550A (en) Method for manufacturing semiconductor device
US7696053B2 (en) Implantation method for doping semiconductor substrate
KR101150462B1 (en) Method for manufacturing semiconductor device
KR20090043328A (en) Method for fabricating junction region in semiconductor device
KR102044468B1 (en) Semiconductor deveice and method for forming the same
KR101096264B1 (en) Method of manufacturing semiconductor device having dual poly-gate of recessed gate structure
KR101096251B1 (en) Method of implanting p-type ion impurities in dual poly-gate and method of fabricating dual poly gate using the same
KR100745930B1 (en) Method for manufacturing semiconductor device
KR20090071768A (en) Method for manufacturing mos transistor
KR20080001452A (en) Method for reducing contact resistance in semiconductor device
KR20070027123A (en) Method for forming semiconductor device

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
LAPS Lapse due to unpaid annual fee