KR20100132267A

KR20100132267A - 스캔 플립플롭 회로 및 스캔 테스트 회로

Info

Publication number: KR20100132267A
Application number: KR1020090050999A
Authority: KR
Inventors: 이형욱; 김민수
Original assignee: 삼성전자주식회사
Priority date: 2009-06-09
Filing date: 2009-06-09
Publication date: 2010-12-17
Also published as: US20100308864A1; KR101629249B1; US7994823B2

Abstract

스캔 플립플롭 회로는 내부 클럭 생성기 및 동적 입력부를 포함한다. 내부 클럭 생성기는 정상 모드에서는 클럭 신호의 상승 에지에 지연 동기되는 하강 에지를 갖고, 스캔 모드에서는 스캔 입력 신호의 논리 레벨에 따른 논리 레벨을 갖는 내부 클럭 신호를 생성한다. 동적 입력부는 클럭 신호의 제1 페이즈에서는 제1 노드를 전원 전압 레벨로 프리차지하고, 클럭 신호의 제2 페이즈의 정상 모드에서는 입력 데이터의 평가에 의하여 상기 제1 노드의 방전 여부를 결정하고 스캔 모드에서 클럭 신호 및 내부 클럭 신호에 응답하여 제1노드를 방전시킨다.

Description

스캔 플립플롭 회로 및 스캔 테스트 회로{scan flipflop circuit and scan test circuit}

본 발명은 반도체 회로에 관한 것으로, 보다 상세하게는 스캔 플립플롭에 관한 것이다.

반도체 칩을 테스트하기 위하여 사용되는 DFT(Device for Testability) 기술은 칩의 품질을 유지하기 위해 널리 사용되고 있다. 그 중에서도 스캔 테스트(Scan Test) 기술은 오래된 기술이면서 여전히 칩의 테스트 기술에서 중요한 비중을 차지하고 있다. 또한, 국내에서도 그 사용빈도가 늘어가는 추세이다.

플립플롭은 클럭 신호 또는 펄스 신호에 응답하여 입력된 신호를 저장하고 순차적으로 전달하는 기능을 한다. 스캔 입력을 갖는 플립플롭은 반도체 장치의 DFT를 위해 테스트 스캔 신호를 입력받아 반도체 회로 내의 논리 회로부를 테스트하기 위한 것으로, 논리 회로의 시험을 용이하게 수행하기 위해 설계 초기부터 테스트를 고려하여 설계한 것이다.

한편, DFT는 반도체 칩의 테스트 시간을 최소화하기 위하여 DFT 설계시 내부 스캔 체인 생성시 사용되는 스캔 셀(Scan cell)과 이를 이용한 칩 테스트 장치를 말한다. 일반적으로 이러한 DFT를 위해 스캔 셀 방법 및 BIST(Built-in Self Test) 방법 등이 많이 사용된다. 여기서, 스캔 셀 방법이란 칩의 테스트 가능성을 높이기 위해, 회로 중의 플립플롭을 테스트 목적을 위해 일련의 쉬프트 레지스터로 구성하고, 테스트 시에는 스캔 경로를 통하여 플립플롭으로의 테스트 데이터 인가나 플립플롭의 값을 관측하는 방식을 말한다.

하지만 이러한 스캔 테스트 기술은 플립플롭의 트랜지스터의 스택(stack) 개수를 증가시켜 플립플롭의 고속 동작에 방해한다. 따라서 플립플롭의 성능을 저해하게 된다.

이에 따라, 본 발명의 일 목적은 스택의 개수를 증가시키지 않으면서 스캔 기능을 구현할 수 있는 스캔 플립플롭 회로를 제공하는 것이다.

본 발명의 다른 목적은 상기 스캔 플립플롭 회로를 구비하는 스캔 테스트 회로를 제공하는 것이다.

상술한 본 발명의 일 목적을 달성하기 위하여, 본 발명의 일 실시예에 따른 스캔 플립플롭 회로는 내부 클럭 생성기 및 동적 입력부를 포함한다. 상기 내부 클럭 생성기는 정상 모드에서는 클럭 신호의 상승 에지에 지연 동기되는 하강 에지를 갖고, 스캔 모드에서는 스캔 입력 신호의 논리 레벨에 따른 논리 레벨을 갖는 내부 클럭 신호를 생성한다. 상기 동적 입력부는 상기 클럭 신호의 제1 페이즈에서는 제 1 노드를 전원 전압 레벨로 프리차지하고, 상기 클럭 신호의 제2 페이즈의 상기 정상 모드에서는 입력 데이터의 평가에 의하여 상기 제1 노드의 방전 여부를 결정하고 상기 스캔 모드에서 상기 클럭 신호 및 상기 내부 클럭 신호에 응답하여 상기 제1노드를 방전시킨다.

실시예에 있어서, 상기 스캔 플립플롭 회로는 상기 제1 페이즈에서는 출력 데이터의 상태를 유지하고, 상기 제2 페이즈에서는 상기 제1 노드의 논리 레벨을 반전시켜 현재 출력 데이터로 제공하는 정적 출력부를 더 포함할 수 있다.

실시예에 있어서, 상기 동적 입력부는 전원 전압에 연결되고, 상기 클럭 신호에 응답하여 상기 제1 노드를 상기 전원 전압 레벨로 프리차지하는 프리차지부, 상기 제1 노드와 제2 노드 사이에 연결되어 상기 정상 모드에서 적어도 하나의 입력 데이터에 응답하여 상기 제1 노드와 상기 제2 노드 사이에제1 경로를 형성하는 데이터 입력부, 상기 제1 노드와 상기 제2 노드 사이에 상기 데이터 입력부와 병렬로 연결되어 상기 스캔 모드에서 상기 제1 노드와 상기 제2 사이에 제2 경로를 형성하는 스캔부 및 상기 제2 노드와 접지 사이에 직렬로 연결되는 적어도 2 개의 트랜지스터를 포함하고, 각각이 상기 클럭 신호와 상기 내부 클럭 신호를 입력받아 상기 제2 노드를 디스차지하는 디스차치부를 포함할 수 있다.

상기 스캔 모드는 상기 스캔 인에이블 신호가 인에이블 되는 경우에 해당하고, 상기 정상 모드는 상기 스캔 인에이블 신호가 디스에이블 되는 경우에 해당할 수 있다.

실시예에 있어서, 상기 내부 클럭 생성기는 상기 클럭 신호를 반전시키는 제 1 인버터, 상기 스캔 인에이블 신호와 상기 스캔 입력 신호의 반전 신호를 낸드 연산하는 제1 낸드(NAND) 게이트, 상기 제1 인버터의 출력과 상기 제1 인버터의 출력을 낸드 연산하는 제2 낸드 게이트 및 상기 제2 낸드 게이트의 출력을 반전하여 상기 내부 클럭 신호로 제공하는 제2 인버터를 포함할 수 있다.

실시예에 있어서, 상기 내부 클럭 생성기는 상기 클럭 신호를 반전시키는 제1 인버터, 상기 제1 인버터의 출력을 반전시키는 제2 인버터, 상기 스캔 인에이블 신호의 반전 신호와 상기 스캔 입력 신호를 노어 연산하는 제1 노어(NOR) 게이트 및 상기 제2 인버터의 출력과 상기 제1 노어 게이트의 출력을 노어 연산하여 상기 내부 클럭 신호로 제공하는 제2 노어 게이트를 포함할 수 있다.

상기한 본 발명의 일 목적을 달성하기 위한 본 발명의 다른 측면에 따르면, 스캔 플립플롭 회로는 펄스 생성기, 동적 입력부 및 정적 출력부를포함한다. 상기 펄스 생성기는 정상 모드에서 클럭 신호의 상승 에지에 동기되고, 스캔 모드에서는 스캔 입력 신호 신호의 논리 레벨에 따른 논리 레벨을 갖는 제1 펄스 신호와 상기 클럭 신호의 상승 에지에 동기되는 제2 펄스 신호를 생성한다. 상기 동적 입력부는 상기 제1 펄스 신호의 제1 페이즈에서 제1 노드를 전원 전압 레벨로 프리차지하고, 상기 제1 펄스 신호의 제2 페이즈의 상기 정상 모드에서 입력 데이터의 평가에 의하여 상기 제1 노드의 방전 여부를 결정하고 상기 스캔 모드에서 상기 제1 노드를 방전시킨다. 상기 정적 출력부는 상기 제2 클럭 신호의 제1 페이즈에서는 출력 데이터의 상태를 유지하고, 상기 제2 클럭 신호의 제2 페이지에서는 상기 제1 노드의 논리 레벨을 반전시켜 현재 출력 데이터로 제공한다.

실시예에 있어서, 상기 펄스 생성기는 상기 클럭 신호를 지연시키는 딜레이부, 상기 딜레이부의 출력과 상기 클럭 신호를 낸드 연산하는 낸드 게이트, 논리 레벨에 따라 상기 정상 모드 또는 상기 스캔 모드 중 어느 하나를 나타내는 스캔 인에이블 신호의 반전 신호와 상기 스캔 입력 신호를 노어 연산하는 제1 노어 게이트, 상기 낸드 게이트의 출력과 상기 제1 노어 게이트의 출력을 노어 연산하여 상기 제1 펄스 신호로 제공하는 제2 노어 게이트 및 상기 낸드 게이트의 출력을 반전하여 상기 제2 펄스로 제공하는 인버터를 포함할 수 있다.

실시예에 있어서, 상기 제1 펄스 신호는 상기 스캔 인에이블 신호가 인에이블 상태이고, 상기 스캔 입력 신호가 로우 레벨일 때 디스에이블 상태로 될 수 있다.

상기한 본 발명의 다른 목적을 달성하기 위하여, 본 발명의 다른 실시예에 따른 스캔 테스트 회로는 순차 회로부 및 조합 회로부를 포함한다. 상기 순차 회로부는 각각이 클럭 신호에 동기되어 정상 모드에서는 입력 데이터를 출력 데이터로서 제공하고, 스캔 모드에서는 스캔 입력 데이터를 상기 출력 데이터로 제공하는 제1 및 제2 스캔 플립플롭들을 구비한다. 상기 조합 회로부는 복수의 데이터를 연산하여 상기 제1 스캔 플립플롭의 입력 데이터로 제공하는 제1 조합 논리 회로와 상기 제1 스캔 플립플롭의 출력 데이터를 연산하여 상기 제2 스캔 플립플롭의 출력 데이터로 제공하는 제2 조합 논리 회로를 구비한다. 상기 제1 스캔 플립플롭의 출력 신호는 상기 제2 스캔 플립플롭의 스캔 입력 신호로서 제공되며, 상기 제1 및 제2 플립플롭들 각각은 상기 스캔모드에서 상기 클럭 신호에 동기되어 상기 스캔 입력 데이터를 추종하는 출력 데이터를 제공한다.

본 발명에 따르면, 플립플롭의 스택을 감소시켜 동작 속도를 감소시키지 않으면서 스캔 기능을 구현할 수 있다.

본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 아니 된다.

본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조부호를 구성요소에 대해 사용하였다.

제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.

어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.

본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.

다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.

이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.

도 1은 본 발명의 일 실시예에 따른 스캔 플립플롭 회로를 나타내는 블록도이다.

도 1을 참조하면, 스캔 플립플롭 회로(10)는 내부 클럭 생성기(100), 동적(dynamic) 입력부(200) 및 정적(stack) 출력부를 포함한다.

내부 클럭 생성기(100)는 동작 모드에 따른 내부 클럭 신호(ICK)를 생성한다. 구체적으로 내부 클럭 생성기는 정상 모드에서는 클럭 신호(CK)의 상승 에지에 지연 동기되는 하강 에지를 갖고, 스캔 모드에서는 스캔 입력 신호의 논리 레벨에 따라 결정되는 논리 레벨을 갖는 내부 클럭 신호(ICK)를 생성한다. 여기서 정상 모드 및 스캔 모드를 포함하는 동작 모드는 스캔 인에이블 신호(SE)에 의하여 결정된다. 예를 들어 스캔 인에이블 신호(SE)가 논리 로우일 때는 정상 모드이고 스캔 인에이블 신호(SE)가 논리 하이일 때는 스캔 모드일 수 있다. 다른 실시예에서는 스캔 인에이블 신호(SE)가 논리 하잉 때는 정상 모드이고 스캔 인에이블 신호(SE)가 논리 로우일 때는 스캔 모드일 수 있다.

동적 입력부(200)는 클럭 신호(CK)의 페이즈에 따라 서로 다른 동작을 수행한다. 예를 들어 클럭 신호(CK)가 제1 페이즈(논리 로우)일 때는 동적 입력부(200)는 프리차지 동작을 수행한다. 클럭 신호(CK)가 제2 페이즈(논리 하이)일 때는 동적 입력부(200)는 동작 모드에 따라서 입력 데이터(DATA)를 평가하거나, 입력 데이 터(DATA)에 상관 없이 클럭 신호(CK), 내부 클럭 신호(ICK) 및 스캔 인에이블 신호(SE)에 응답하여 디스차지 동작을 수행한다. 예를 들어, 상기 동적 입력부(200) 클럭 신호(CK)의 제2 페이즈의 정상 모드에서는 입력 데이터(DATA)의 평가에 따라서 제1 노드(N1)의 전압을 방전하거나 유지한다. 동적 입력부(200)는 클럭 신호(CK)의 제2 페이즈의 스캔 모드에서는 클럭 신호(CK) 및 내부 클럭 신호(ICK)의 논리 레벨에 따라서 제1 노드(N1)의 전압을 방전하거나 유지한다. 동적 입력부(200)의 구체적인 구성과 동작에 대하여는 후술한다.

정적 출력부(300)는 클럭 신호(CK)의 제1 페이즈에서는 출력 데이터(Q)의 상태를 유지하고, 클럭 신호(CK)의 제2 페이즈에서는 제1 노드(N1)의 논리 레벨을 반전하여 현재 출력 데이터(Q)로 제공한다.

도 2는 본 발명의 일 실시예에 따른 도 1의 동적 입력부를 나타내는 회로도이다.

도 2를 참조하면, 동적 입력부(200)는 프리차지부(210), 데이터 입력부(220), 스캔부(230) 및 디스차지부(240) 및 제1 래치부(250)를 포함한다.

프리차지부(210)는 전원 전압(VDD)에 연결되고, 클럭 신호(CK)에 응답하여 제1 노드(N1)를 전원 전압(VDD) 레벨로 프리차지한다. 프리차지부(210)는 게이트에 클럭 신호를 입력받는 피모스 트랜지스터(211)로 구성될 수 있다.

데이터 입력부(220)는 제1 노드(N1)와 제2 노드(N2) 사이에 연결되어 정상 모드에서 적어도 하나의 입력 데이터(DATA)에 응답하여 제1 노드(N1)와 제2 노드 사이에 제1 경로를 형성한다.

스캔부(230)는 제1 노드(N1)와 제2 노드(N2) 사이에 데이터 입력부(220)와 병렬로 연결되어 스캔 모드에서 제1 노드(N1)와 제2 노드 사이에 제2 경로를 형성한다. 스캔부(230)는 게이트에 스캔 인에이블 신호를 입력받는 엔모스 트랜지스터(231)로 구성될 수 있다.

디스차지부(240)는 제2 노드(N2)와 접지 사이에 연결되는 적어도 2 개의 트랜지스터를 포함하고, 각각이 클럭 신호(CK)와 내부 클럭 신호(ICK)를 입력받아 제2 노드(N2)를 디스차지한다. 디스차지부(240)는 제2 노드(N2)와 접지 사이에 직렬로 연결되는 엔모스 트랜지스터들(241, 243)로 구성될 수 있다.

제1 래치부(250)는 제1 노드(N1)에서 제공되는 내부 신호(IS)를 래치한다. 제1 래치부(250)는 백-투-백 연결되는 인버터들(251, 253)로 구성될 수 있다.

도 3a 및 도 3b는 본 발명의 일 실시예에 따른 도 2의 데이터 입력부를 나타낸다.

도 3a는 입력 데이터(DATA)가 복수인 경우의 도 2의 데이터 입력부(220)를 나타낸다. 도 3a를 참조하면, 입력 데이터(DATA)가 복수인 경우에 데이터 입력부(220)는 엔모스 트랜지스터들(221, 222, 223, 224)로 구성될 수 있다. 엔모스 트랜지스터들(221, 222, 223, 224) 각각의 게이트로는 데이터들(A0, B0, A1, B1)이 입력된다. 엔모스 트랜지스터들(221, 222)은 제1 노드(N1)와 제2 노드(N2) 사이에 직렬로 연결된다. 엔모스 트랜지스터들(223, 224)은 제1 노드(N1)와 제2 노드(N2) 사이에 직렬로 연결된다. 도 3a의 실시예에서는 입력 데이터들(A0, B0, A1, B1)의 조합에 따라 제1 노드(N1)와 제2 노드(N2) 사이에 도전 경로가 형성될 수 있다.

도 3b는 입력 데이터(DATA)가 단일한 경우의 도 2의 데이터 입력부(220)를 나타낸다. 도 3b를 참조하면, 입력 데이터(DATA)가 단일한 경우에 데이터 입력부(220)는 게이트로 입력 데이터(DATA)를 수신하는 엔모스 트랜지스터(225)로 구성될 수 있다. 도 3b의 실시예에서는 입력 데이터(DATA)에 따라서 제1 노드(N1)와 제2 노드(N2) 사이에 도전 경로가 형성될 수 있다.

도 4는 본 발명의 일 실시예에 따른 도 1의 정적 출력부를 나타내는 회로도이다.

도 4를 참조하면, 정적 출력부(300)는 인버터(310)와 제2 래치부(320)를 포함한다.

인버터(310)는 클럭 신호(CK)의 페이즈에 따라서 출력 신호(Q)의 상태를 유지하거나 내부 신호(IS)를 반전하여 출력 신호(Q)로 제공한다. 예를 들어 클럭 신호(CK)가 제1 페이즈인 경우, 인버터(310)는 출력 신호(Q)의 내부 신호(IS)의 논리 레벨에 상관 없이 출력 신호(Q)의 상태를 유지한다. 예를 들어, 클럭 신호(CK)가 제2 페이즈인 경우 인버터(310)를 내부 신호(IS)를 반전 시켜서 출력 신호(Q)로 제공한다. 인버터(310)는 피모스 트랜지스터(311)와 엔모스 트랜지스터들(313, 315)로 구성될 수 있다. 피모스 트랜지스터(311)는 전원 전압에 연결되고, 게이트로는 내부 신호(IS)를 수신한다. 엔모스 트랜지스터(313)는 피모스 트랜지스터(311)에 연결되고, 게이트로는 클럭 신호(CK)를 수신한다. 엔모스 트랜지스터(315)는 엔모스 트랜지스터(313)와 접지 사이에 연결되고 게이트로는 내부 신호(IS)를 수신하다.

제2 래치부(320)는 출력 신호(Q)를 래치하여 반전 출력 신호(QN)로 제공한다. 제2 래치부(320)는 백-투-백 연결되는 인버터들(321, 323)로 구성될 수 있다.

도 5a 내지 도 5d는 본 발명의 실시예들에 따른 도 1의 내부 클럭 생성기를 나타내는 회로도이다.

도 5a를 참조하면, 본 발명의 일 실시예에 따른 내부 클럭 생성기(110)는 인버터들(111, 114)과 낸드 게이트들(112, 113)을 포함하여 구성될 수 있다. 인버터(111)는 클럭 신호(CK)를 반전시킨다. 낸드(NAND) 게이트(112)는 스캔 인에이블 신호(SE)와 스캔 입력 신호(SI)의 반전 신호(SIN)를 낸드(NAND) 연산한다. 낸드 게이트(113)는 인버터(111)의 출력과 낸드 게이트(112)의 출력을 낸드 연산한다. 인버터(114)는 낸드 게이트(113)의 출력을 반전시켜 내부 클럭 신호(ICK)로 제공한다. 따라서 스캔 인에이블 신호(SE)가 인에이블되는 스캔 모드에서 스캔 입력 신호(SI)가 로직 로우인 경우 내부 클럭 신호(ICK)도 로직 로우가 된다.

도 5b를 참조하면, 본 발명의 다른 실시예에 따른 내부 클럭 생성기(120)는 인버터들(121, 122)과 노어(NOR) 게이트들(123, 124)을 포함하여 구성될 수 있다. 인버터(121)는 클럭 신호를 반전시킨다. 인버터(122)는 인버터(121)의 출력을 반전시킨다. 노어 게이트(123)는 스캔 인에이블 신호(SE)의 반전 신호(SEN)를 노어 연산한다. 노어 게이트(124)는 인버터(122)의 출력과 노어 게이트(123)의 출력을 노어 연산하여 내부 클럭 신호(ICK)로 제공한다. 따라서 스캔 인에이블 신호(SE)가 인에이블되는 스캔 모드에서 스캔 입력 신호(SI)가 로직 로우인 경우 내부 클럭 신호(ICK)도 로직 로우가 된다.

도 5c를 참조하면, 본 발명의 또 다른 실시예에 따른 내부 클럭 생성기(130)는 인버터들(131, 132, 134, 137), 낸드 게이트(133), 트랜스미션 게이트(135) 및 피모스 트랜지스터(136)를 포함하여 구성될 수 있다. 인버터(131)는 클럭 신호(CK)를 반전시킨다. 인버터(132)는 인버터(131)의 출력을 반전시킨다. 낸드 게이트(133)는 스캔 인에이블 신호(SE)와 스캔 입력 신호(SI)의 반전 신호(SIN)를 낸드 연산한다. 트랜스미션 게이트(135)는 낸드 게이트(133)의 출력과 낸드 게이트(133)의 출력을 반전시키는 인버터(134)의 출력에 응답하여 인버터(132)의 출력을 전달한다. 피모스 트랜지스터(136)는 전원 전압(VDD)에 연결되어 낸드 게이트(133)의 출력에 따라 인버터(137)의 입력을 프리차지하고, 인버터(137)는 트랜스미션 게이트(135)의 출력을 반전하여 내부 클럭 신호(ICK)로 제공한다. 따라서 스캔 인에이블 신호(SE)가 인에이블되는 스캔 모드에서 스캔 입력 신호(SI)가 로직 로우인 경우 내부 클럭 신호(ICK)도 로직 로우가 된다.

도 5d를 참조하면, 본 발명의 또 다른 실시예에 따른 내부 클럭 생성기(140)는 인버터(141) 및 낸드 게이트들(142, 143, 144)을 포함하여 구성될 수 있다. 인버터(141)는 클럭 신호(CK)를 반전시킨다. 낸드 게이트(142)는 스캔 인에이블 신호(SE)와 스캔 입력 신호(SI)의 반전 신호(SIN)를 낸드 연산한다. 낸드 게이트(143)는 인버터(141)의 출력과 낸드 게이트(142)의 출력을 낸드 연산한다. 낸드 게이트(144)는 낸드 게이트(143)의 출력과 내부 신호(IS)를 낸드 연산하여 내부 클럭 신호(ICK)로 제공한다. 따라서 스캔 인에이블 신호(SE)가 인에이블되는 스캔 모드에서 스캔 입력 신호(SI)가 로직 로우인 경우 내부 클럭 신호(ICK)도 로직 로우 가 된다.

도 6은 본 발명의 실시예에 따라 도 5a의 내부 클럭 발생기로 구현된 스캔 플립플롭 회로의 구성을 나타내는 회로도이다.

도 8은 본 발명의 실시예에 따른 스캔 플립 플롭 회로의 동작을 나타내는 타이밍도이다.

이하 도 6 및 도 8을 참조하여 본 발명의 실시예에 따른 스캔 플립 플롭 회로(10)의 동작을 설명한다.

먼저 구간(P1) 이전에서, 클럭 신호(CK)가 제1 페이즈(로직 로우)이고, 스캔 인에이블(SE) 신호 로직 로우(정상 모드)인 경우, 출력 데이터(Q)는 입력 데이터(DATA)에 따라 변하는 것을 알 수 있다. 즉 구간(P1)에서 정상 모드일 때, 클럭 신호(CK)가 제1 페이즈일 때, 피모스 트랜지스터(211)는 턴 온 되어, 제1 노드(N1)가 전원 전압 레벨(VDD)로 프리차지되고, 엔모스 트랜지스터(241)는 턴 오프된다. 또한 엔모스 트랜지스터(313)는 턴 오프된다. 따라서 출력 데이터(Q)와 반전 출력 데이터(QN)는 입력 데이터(DATA)에 상관 없이 이전 상태를 유지하게 된다.

구간(P1)에서 클럭 신호(CK)가 제2 페이즈(즉, 논리 하이)이고, 스캔 인에이블 신호(SE)가 로직 로우인 경우, 피모스 트랜지스터(211)는 턴 오프되고, 엔모스 트랜지스터들(241, 313)은 턴 온 된다. 또한 구간(P1)에서 클럭 신호(CK)가 다시 제1 페이즈일 때, 피모스 트랜지스터(211)는 턴 온 되고, 엔모스 트랜지스터들(241, 313)은 턴 오프된다. 따라서 정상 모드에서는 내부 클럭 신호(ICK)가 클럭 신호(CK)의 상승 에지에 지연 동기되는 하강 에지를 갖는다. 즉 내부 클럭 신 호(ICK)가 클럭 신호(CK)에 비하여 지연되어 반전된다. 그러므로 정상 모드에서는 입력 데이터(DATA)에 따라 출력 데이터(Q)가 변하게 된다. 이어서, 스캔 인에이블 신호(SE)가 로직 하이(스캔 모드)인 경우, 엔모스 트랜지스터(231)가 턴 온 되다. 따라서 입력 데이터(DATA)와 관계없이 스캔 입력 신호(SI)의 논리 레벨에 따라 내부 클럭 신호(ICK)의 논리 레벨이 결정된다. 즉, 내부 클럭 신호(ICK)는 스캔 모드에서 스캔 입력 신호(SI)가 로직 로우일 때는 클럭 신호(CK)와 상관없이 로직 로우가 된다.

구간(P2)에서 클럭 신호(CK)가 제2 페이즈이고, 스캔 인에이블 신호(SE)가 로직 하이이고, 스캔 입력 신호(SI)가 로직 로우이면, 중간 클럭 신호(ICK)는 로직 로우가 된다. 따라서 피모스 트랜지스터(211)는 턴 오프되고, 엔모스 트랜지스터(231)가 턴 온되어 제1 노드(N1)와 제2 노드(N2)사이에는 도통 경로가 형성되고, 엔모스 트랜지스터(241)는 턴 온되나, 엔모스 트랜지스터(243)는 턴 오프되므로 내부 신호(IS)는 로직 하이가 된다. 또한 엔모스 트랜지스터(313)는 턴 온 되므로 출력 데이터(Q)는 로직 로우가 된다. 클럭 신호(CK)가 다시 제1 페이즈가 되고, 스캔 입력 신호(SI)가 로직 하이가 되면, 내부 클럭 신호(ICK)는 로직 하이가 된다. 따라서 엔모스 트랜지스터(241)가 턴 오프되어, 내부 신호(SI)는 로직 하이가 되나, 엔모스 트랜지스터(313)가 턴 오프되므로 출력 신호(Q)는 로직 로우를 유지하게 된다.

구간(P3)에서 클럭 신호(P1)가 다시 제2 페이즈가 되고, 내부 클럭 신호(ICK)는 로직 하이인 동안 엔모스 트랜지스터(243)는 턴 온되어 제1 노드(N1)의 전압이 제2 노드(N2)를 경유하여 접지로 방전된다. 따라서 내부 신호(IS)는 로직 로우가 되고, 엔모스 트랜지스터(313)는 턴 온되므로 출력 데이터(Q)는 클럭 신호(CK)에 동기되어 로직 하이로 트랜지션된다. 중간 클럭 신호(ICK)가 다시 로직 로우가 되더라도, 피모스 트랜지스터(211)가 턴 오프 되어 있으므로 내부 신호(IS)는 로직 로우를 유지하여 출력 데이터(Q)는 로직 하이를 유지한다.

구간(P4)에서는 스캔 인에이블 신호(SI)가 로직 로우이므로 구간(P1)에서의 동작과 동일한 동작을 수행한다.

즉 본 발명의 실시예에 따른 스캔 플립플롭 회로에서는 스캔부(230)와 데이터 입력부(220)를 별도의 경로로 구성한다. 또한, 디스차지부(240)에 포함되는 엔모스 트랜지스터(243)에 인가되는 내부 클럭 신호(SI)가 스캔 모드에서 스캔 입력 신호(SI)의 정보를 반영함으로써 출력 데이터(Q)가 스캔 모드에서 스캔 입력 신호(SI)를 반영한다. 따라서 엔모스 트랜지스터의 스택을 증가시키지 않고, 스캔 기능을 구현할 수 있다.

도 8의 타이밍도는 도 6을 참조하여 설명되었지만, 도 5b 내지 도 5d의 내부 클럭 생성기를 도 6의 스캔 플립플롭 회로에 포함시켜도 동일한 결과를 얻을 수 있다.

도 7은 본 발명의 다른 실시예에 따른 동적 입력부의 구성을 나타낸다.

도 7의 동적 입력부는 도 2의 동적 입력부에서 디스차지부(240)를 구성하는 엔모스 트랜지스터(243)의 위치를 프리차지부(210)를 구성하는 피모스 트랜지스터(211)와 데이터 입력부(220)를 구성하는 엔모스 트랜지스터(225) 사이에 연결한 것이다. 도 7의 구성으로도 도 2의 구성과 동일한 효과를 얻을 수 있다.

도 9는 본 발명의 다른 실시예에 따른 스캔 플립플롭 회로를 나타내는 블록도이다.

도 9를 참조하면, 본 발명의 다른 실시예에 따른 스캔 플립플롭 회로(400)는 펄스 생성기(500), 동적 입력부(600) 및 정적 출력부(700)를 포함한다.

펄스 생성기(500)는 클럭 신호(CK)를 기초로 제1 펄스 신호(P1)와 제2 펄스 신호(P2)를 생성한다. 제1 펄스 신호(P1)는 정상 모드에서는 클럭 신호(CK)의 상승 에지에 동기되고, 스캔 모드에서는 스캔 입력 신호(SI)의 논리 레벨에 따른 논리 레벨을 갖는다. 제2 펄스 신호(P2)는 정상 모드와 스캔 모드에서 클럭 신호(CK)의 상승 에지에 동기되는 펄스이다.

동적 입력부(600)는 제1 펄스 신호(P1)의 페이즈에 따라 제1 노드를 프리차지하거나 입력 데이터(DATA)를 평가하여, 내부 신호(IS)를 제공한다. 정적 출력부(700)는 제2 펄스 신호(P2)의 페이즈에 따라 출력 데이터(Q)의 상태를 유지하거나 내부 신호(IS)를 반전시켜 출력 데이터(Q)로 제공한다.

도 10은 본 발명의 일 실시예에 따른 도 9의 펄스 생성기를 나타내는 회로도이다.

도 10을 참조하면, 펄스 생성기(500)는 노어 게이트들(510, 540), 지연부(520), 낸드 게이트(530) 및 인버터(550)를 포함하여 구성된다. 지연부(520)는 인버터들(521, 522, 523)로 구성될 수 있다. 노어 게이트(510)는 스캔 인에이블 신호(SE)의 반전 신호(SEN)와 스캔 입력 신호(SI)를 노어 연산한다. 지연부(520)는 클럭 신호(CK)를 지연 반전시킨다. 낸드 게이트(530)는 클럭 신호(CK)와 지연부(520)의 출력을 낸드 연산한다. 노어 게이트(540)는 노어 게이트(510)의 출력과 낸드 게이트(530)의 출력을 노어 연산하여 제1 펄스 신호(P1)로 제공한다. 인버터(540)는 낸드 게이트(530)의 출력을 반전시켜 제2 펄스 신호(P2)로 제공한다.

도 11은 본 발명의 일 실시예에 따른 도 9의 동적 입력부를 나타낸다.

도 11을 참조하면, 동적 입력부(600)는 프리차지부(610), 데이터 입력부(620), 스캔부(630) 및 디스차지부(640) 및 제1 래치부(650)를 포함한다.

프리차지부(610)는 전원 전압(VDD)에 연결되고, 제1 펄스 신호(P1)에 응답하여 제1 노드(N1)를 전원 전압(VDD) 레벨로 프리차지한다. 프리차지부(610)는 게이트에 제1 펄스 신호(P1)를 입력받는 피모스 트랜지스터(611)로 구성될 수 있다.

데이터 입력부(620)는 제1 노드(N1)와 제2 노드(N2) 사이에 연결되어 정상 모드에서 입력 데이터(DATA)에 응답하여 제1 노드(N1)와 제2 노드 사이에 제1 경로를 형성한다.

스캔부(630)는 제1 노드(N1)와 제2 노드(N2) 사이에 데이터 입력부(620)와 병렬로 연결되어 스캔 모드에서 제1 노드(N1)와 제2 노드 사이에 제2 경로를 형성한다. 스캔부(630)는 게이트에 스캔 인에이블 신호를 입력받는 엔모스 트랜지스터(631)로 구성될 수 있다.

디스차지부(640)는 제2 노드(N2)와 접지 사이에 연결되어 제1 펄스 신호(P1)에 응답하여 제2 노드(N2)를 디스차지한다. 디스차지부(640)는 게이트에 제1 펄스 신호(P1)를 인가받는 엔모스 트랜지스터(641)로 구성될 수 있다.

제1 래치부(650)는 제1 노드(N1)에서 제공되는 내부 신호(IS)를 래치한다. 제1 래치부(650)는 백-투-백 연결되는 인버터들(651, 653)로 구성될 수 있다.

도 12는 본 발명의 일 실시예에 따른 도 9의 정적 출력부를 나타내는 회로도이다.

도 9를 참조하면, 정적 출력부(900)는 인버터(710)와 제2 래치부(720)를 포함한다.

인버터(710)는 제2 펄스 신호(P2)의 페이즈에 따라서 출력 신호(Q)의 상태를 유지하거나 내부 신호(IS)를 반전하여 출력 신호(Q)로 제공한다. 예를 들어 제2 펄스 신호(P2)가 제1 페이즈인 경우, 인버터(710)는 출력 신호(Q)의 내부 신호(IS)의 논리 레벨에 상관 없이 출력 신호(Q)의 상태를 유지한다. 예를 들어, 제2 펄스 신호(P2)가 제2 페이즈인 경우 인버터(710)는 내부 신호(IS)를 반전 시켜서 출력 신호(Q)로 제공한다. 인버터(710)는 피모스 트랜지스터(711)와 엔모스 트랜지스터들(713, 715)로 구성될 수 있다. 피모스 트랜지스터(711)는 전원 전압에 연결되고, 게이트로는 내부 신호(IS)를 수신한다. 엔모스 트랜지스터(713)는 피모스 트랜지스터(711)에 연결되고, 게이트로는 제2 펄스 신호(P2)를 수신한다. 엔모스 트랜지스터(715)는 엔모스 트랜지스터(713)와 접지 사이에 연결되고 게이트로는 내부 신호(IS)를 수신하다.

제2 래치부(720)는 출력 신호(Q)를 래치하여 반전 출력 신호(QN)로 제공한다. 제2 래치부(720)는 백-투-백 연결되는 인버터들(321, 323)로 구성될 수 있다.

도 13은 도 9의 스캔 플립플롭 회로의 동작을 나타내는 타이밍도이다.

이하 도 9 내지 도 13을 참조하여, 본 발명의 실시예에 따른 스캔 플립플롭 회로의 동작을 상세히 설명한다.

먼저 구간(P1) 전에 클럭 신호(CK)가 제1 페이즈(로우 레벨)일 때, 제1 펄스 신호(P1)와 제2 펄스 신호(P2) 신호는 모두 제1 페이즈(로우 레벨)이므로 정적 출력부(700)는 출력 신호(Q, QN)의 상태를 유지한다. 구간(P1)에서 클럭 신호(CK)가 제2 페이즈(하이 레벨)이고, 스캔 인에이블 신호(SE)가 로우 레벨(정상 모드)인 경우, 제1 펄스 신호(P1)와 제2 펄스 신호(P2)가 모두 제2 페이즈(하이 레벨)인 경우, 피모스 트랜지스터(P2)는 턴 오프되고, 엔모스 트랜지스터(641)는 턴 온 되어, 입력 데이터(DATA)를 평가하여 제1 노드(N1), 즉 내부 신호(IS)의 논리 레벨이 결정된다. 다음에 제1 펄스 신호(P1)와 제2 펄스 신호(P2)가 모두 제2 페이즈(로우 레벨)인 경우에 엔모스 트랜지스터들(641, 713)이 턴 오프되므로 제1 노드(N1)는 전원 전압(VDD) 레벨로 프리차지되고 출력 데이터(Q)는 이전 상태를 유지한다.

구간(P2)에서, 스캔 인에이블 신호(SE)가 하이 레벨(스캔 모드)이고, 스캔 입력 신호(SI)가 로우 레벨인 경우, 제1 펄스 신호(P1)는 제2 페이즈이고, 제2 펄스 신호(P2)는 제1 페이즈가 된다. 따라서 엔모스 트랜지스터(631)는 턴 온되어 입력 데이터(DATA)와는 관계없이 제1 노드(N1)와 제2 노드(N2) 사이에 도통 경로를 형성한다. 하지만 이 때, 디스차지부(640)의 엔모스 트랜지스터(641)는 계속 턴 오프되므로 내부 신호(IS)는 로직 하이를 유지하게 되고, 정적 출력부(700)에서는 클럭 신호(CK)에 동기되어 로직 로우인 출력 신호(Q)를 제공한다. 제1 펄스 신호(P1) 및 제2 펄스 신호(P2)가 모두 제1 페이즈인 경우, 엔모스 트랜지스터(713) 가 턴 오프되므로 출력 데이터(Q)는 로직 로우로 유지된다. 즉 스캔 입력 신호(SI)가 로우 레벨인 경우, 출력 데이터(Q)는 로직 로우로 유지된다.

구간(P3)에서 스캔 인에이블 신호(SE)가 하이 레벨(스캔 모드)이고, 스캔 입력 신호(SI)가 하이 레벨이면, 제1 펄스 신호(P1)와 제2 펄스 신호(P2)가 동시에 제2 페이즈(하이 레벨)가 된다. 따라서 엔모스 트랜지스터(631)는 턴 온되고, 엔모스 트랜지스터(641)도 턴 온 되어, 제1 노드(N1)의 전압이 제2 노드(N2)를 거쳐 접지로 방전된다. 따라서 내부 신호(IS)는 로직 로우가 된다. 따라서 출력 신호(Q)는 클럭 신호의 상승 에지에 동기되어 로직 하이 레벨로 트랜지션된다. 다음에 제1 펄스 신호(P1)와 제2 펄스 신호(P2)가 동시에 제1 페이즈(로우 레벨)가 되면, 제1 노드(N1)는 전원 전압(VDD) 레벨로 프리차지되나 엔모스 트랜지스터들(641, 713)이 턴 오프되어 출력 데이터(Q)는 하이 레벨을 유지하게 된다.

구간(P4)에서 스캔 인에이블 신호(SE)가 로우 레벨(정상 모드)이고, 제1 펄스 신호(P1)와 제2 펄스 신호(P2)가 동일한 페이즈이면, 구간(P1)에서와 동일한 동작이 수행된다.

즉, 도 9의 스캔 플립플롭 회로에서는 제1 펄스 신호(P1)에 스캔 입력 신호(SI)를 반영하여 스캔 모드에서는 출력 신호(Q)가 클럭 신호(CK)에 동기되어 스캔 입력 신호(SI)를 추종한다. 따라서 엔모스 트랜지스터의 스택을 증가시키지 않고 스캔 기능을 구현할 수 있다.

도 14a 및 도 14b는 본 발명의 실시예에 따른 스캔 테스트 회로를 나타낸다.

도 14a는 스캔 입력 신호(SI)를 이용하는 스캔 테스트 회로를 나타내고, 도 14b는 반전 스캔 입력 신호(SIN)를 이용하는 스캔 테스트 회로를 나타낸다.

도 14a를 참조하면, 스캔 테스트 회로(800)는 조합 회로부(802) 및 순차 회로부(804) 및 인버터들(801, 803, 805, 807)을 포함한다. 조합 회로부(802)는 제1 내지 제3 조합 논리(810 ,820, 830)를 포함한다. 순차 회로부(804)는 제1 스캔 플립플롭(840) 및 제2 스캔 플립플롭(850)을 포함한다.

제1 조합 로직 회로(810)는 복수의 데이터(DATA_IN)를 연산하여 제1 스캔 플립플롭(840)에 입력 데이터로 제공한다. 제1 스캔 플립플롭(840)은 클럭 신호(CK)에 동기되어 정상 모드(스캔 인에이블 신호(SE)가 로우 레벨)에서는 입력 데이터(D)를 출력 데이터(Q)로 제공하고, 스캔 모드(스캔 인에이블 신호(SE)가 하이 레벨)에서는 스캔 입력 신호(SI)를 출력 데이터(Q)로 제공한다. 제2 조합 로직 회로(820)는 제1 스캔 플립플롭(840)의 출력 데이터(Q)를 연산하여 제2 스캔 플립플롭(850)의 입력 데이터(D)로 제공한다.

제2 스캔 플립플롭(850)은 제1 스캔 플립플롭(850)의 출력(Q)을 스캔 입력(SI)으로 수신한다. 또한 제2 스캔 플립플롭(850)도 스캔 인에이블 신호(SE)와 클럭 신호(CK)를 수신한다. 제3 조합 로직 회로(830)는 제2 스캔 플립플롭(830)의 출력 데이터(Q)를 연산하여 복수의 출력 데이터(DATA_OUT)로 제공한다. 또한 스캔 모드에서는 제2 스캔 플립플롭(850)의 출력 데이터(Q)를 인버터들(805, 807)을 거쳐 스캔 출력(SO)으로 제공된다.

도 14b를 참조하면, 조합 회로부(802) 및 순차 회로부(904) 및 인버터들(901, 903)을 포함한다. 조합 회로부(802)는 제1 내지 제3 조합 논리회로 (810 ,820, 830)를 포함한다. 순차 회로부(904)는 제1 스캔 플립플롭(910) 및 제2 스캔 플립플롭(920)을 포함한다. 도 14b의 스캔 테스트 회로(900)는 제1 스캔 플립플롭(910)과 제2 스캔 플립플롭(920)이 반전 스캔 입력 신호(SIN)를 수신하고, 반전 출력 신호(QN)를 출력하는 것 이외에는 도 14a의 스캔 테스트 회로와 구성 및 동작이 유사하다. 따라서 상세한 설명은 생략한다.

도 14a의 스캔 플립플롭들(840, 850) 및 도 14b의 스캔 플립플롭들(910, 920)에는 도 1의 스캔 플립플롭 회로(10) 또는 도 9의 스캔 플립플롭 회로(400)가 적용될 수 있다. 따라서 도 14a의 스캔 플립플롭들(840, 850) 및 도 14b의 스캔 플립플롭들(910, 920)은 스캔 모드에서 클럭 신호(CK)에 동기되어 스캔 입력 데이터(SI)를 추종하는 출력 데이터(Q)를 제공할 수 있다.

또한 도 14a의 스캔 테스트 회로(800)와 도 14b의 스캔 테스트 회로(900)는 정상 모드에서는 복수의 입력 데이터(DATA_IN)를 연산하여 복수으 출력 데이터(DATA_IN)로 제공하고, 스캔 모드에서는 스캔 경로를 구성하여 스캔 입력 데이터(SI)에 따를 스캔 출력(SO)을 제공하므로 조합 로직 회로들(810, 820, 830)의 오작동 여부를 쉽게 파악할 수 있다.

본 발명의 실시예들에 따르면, 트랜지스터의 스택을 증가시키지 않고 스캔 기능을 구현할 수 있어, 스캔 플립플롭을 동작 속도를 향상시킬 수 있으므로 범용 프로세서에 널리 적용될 수 있다.

상술한 바와 같이, 본 발명의 바람직한 실시예를 참조하여 설명하였지만 해 당 기술 분야에서 통상의 지식을 가진 자라면 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims

정상 모드에서는 클럭 신호의 상승 에지에 지연 동기되는 하강 에지를 갖고, 스캔 모드에서는 스캔 입력 신호의 논리 레벨에 따른 논리 레벨을 갖는 내부 클럭 신호를 생성하는 내부 클럭 생성기; 및

상기 클럭 신호의 제1 페이즈에서는 제1 노드를 전원 전압 레벨로 프리차지하고, 상기 클럭 신호의 제2 페이즈의 상기 정상 모드에서는 입력 데이터의 평가에 의하여 상기 제1 노드의 방전 여부를 결정하고 상기 스캔 모드에서 상기 클럭 신호 및 상기 내부 클럭 신호에 응답하여 상기 제1노드를 방전시키는 동적 입력부를 포함하는 스캔 플립플롭 회로.
제1항에 있어서,

상기 제1 페이즈에서는 출력 데이터의 상태를 유지하고, 상기 제2 페이즈에서는 상기 제1 노드의 논리 레벨을 반전시켜 현재 출력 데이터로 제공하는 정적 출력부를 더 포함하는 것을 특징으로 하는 스캔 플립플롭 회로.
제1항에 있어서, 상기 동적 입력부는,

전원 전압에 연결되고, 상기 클럭 신호에 응답하여 상기 제1 노드를 상기 전원 전압 레벨로 프리차지하는 프리차지부;

상기 제1 노드와 제2 노드 사이에 연결되어 상기 정상 모드에서 적어도 하나 의 입력 데이터에 응답하여 상기 제1 노드와 상기 제2 노드 사이에제1 경로를 형성하는 데이터 입력부;

상기 제1 노드와 상기 제2 노드 사이에 상기 데이터 입력부와 병렬로 연결되어 상기 스캔 모드에서 상기 제1 노드와 상기 제2 사이에 제2 경

로를 형성하는 스캔부; 및

상기 제2 노드와 접지 사이에 직렬로 연결되는 적어도 2 개의 트랜지스터를 포함하고, 각각이 상기 클럭 신호와 상기 내부 클럭 신호를 입력받아 상기 제2 노드를 디스차지하는 디스차치부를 포함하는 것을 특징으로 하는 스캔 플립플롭 회로.
제3항에 있어서, 상기 스캔 모드는 상기 스캔 인에이블 신호가 인에이블 되는 경우에 해당하고, 상기 정상 모드는 상기 스캔 인에이블 신호가 디스에이블 되는 경우에 해당하는 것을 특징으로 하는 스캔 플립플롭 회로.
제1항에 있어서, 상기 내부 클럭 생성기는,

상기 클럭 신호를 반전시키는 제1 인버터;

상기 스캔 인에이블 신호와 상기 스캔 입력 신호의 반전 신호를 낸드 연산하는 제1 낸드(NAND) 게이트;

상기 제1 인버터의 출력과 상기 제1 인버터의 출력을 낸드 연산하는 제2 낸드 게이트; 및

상기 제2 낸드 게이트의 출력을 반전하여 상기 내부 클럭 신호로 제공하는 제2 인버터를 포함하는 것을 특징으로 하는 스캔 플립플롭 회로.
제1항에 있어서, 상기 내부 클럭 생성기는,

상기 클럭 신호를 반전시키는 제1 인버터;

상기 제1 인버터의 출력을 반전시키는 제2 인버터;

상기 스캔 인에이블 신호의 반전 신호와 상기 스캔 입력 신호를 노어 연산하는 제1 노어(NOR) 게이트; 및

상기 제2 인버터의 출력과 상기 제1 노어 게이트의 출력을 노어 연산하여 상기 내부 클럭 신호로 제공하는 제2 노어 게이트를 포함하는 것을 특징으로 하는 스캔 플립플롭 회로.
정상 모드에서 클럭 신호의 상승 에지에 동기되고, 스캔 모드에서는 스캔 입력 신호 신호의 논리 레벨에 따른 논리 레벨을 갖는 제1 펄스 신호와 상기 클럭 신호의 상승 에지에 동기되는 제2 펄스 신호를 생성하는 펄스 생성기;

상기 제1 펄스 신호의 제1 페이즈에서 제1 노드를 전원 전압 레벨로 프리차지하고, 상기 제1 펄스 신호의 제2 페이즈의 상기 정상 모드에서 입력 데이터의 평가에 의하여 상기 제1 노드의 방전 여부를 결정하고 상기 스캔 모드에서 상기 제1 노드를 방전시키는 동적 입력부; 및

상기 제2 클럭 신호의 제1 페이즈에서는 출력 데이터의 상태를 유지하고, 상 기 제2 클럭 신호의 제2 페이지에서는 상기 제1 노드의 논리 레벨을 반전시켜 현재 출력 데이터로 제공하는 정적 출력부를 포함하는 스캔 플립플롭 회로.
제7항에 있어서, 상기 펄스 생성기는

상기 클럭 신호를 지연시키는 딜레이부;

상기 딜레이부의 출력과 상기 클럭 신호를 낸드 연산하는 낸드 게이트;

논리 레벨에 따라 상기 정상 모드 또는 상기 스캔 모드 중 어느 하나를 나타내는 스캔 인에이블 신호의 반전 신호와 상기 스캔 입력 신호를 노어 연산하는 제1 노어 게이트;

상기 낸드 게이트의 출력과 상기 제1 노어 게이트의 출력을 노어 연산하여 상기 제1 펄스 신호로 제공하는 제2 노어 게이트; 및

상기 낸드 게이트의 출력을 반전하여 상기 제2 펄스로 제공하는 인버터를 포함하는 것을 특징으로 하는 스캔 플립플롭 회로.
제7항에 있어서, 상기 제1 펄스 신호는 상기 스캔 인에이블 신호가 인에이블 상태이고, 상기 스캔 입력 신호가 로우 레벨일 때 디스에이블 상태로 되는 것을 특징으로 하는 스캔 플립플롭 회로.
각각이 클럭 신호에 동기되어 정상 모드에서는 입력 데이터를 출력 데이터로서 제공하고, 스캔 모드에서는 스캔 입력 데이터를 상기 출력 데이터로 제공하는 제1 및 제2 스캔 플립플롭들을 구비하는 순차 회로부; 및

복수의 데이터를 연산하여 상기 제1 스캔 플립플롭의 입력 데이터로 제공하는 제1 조합 논리 회로와 상기 제1 스캔 플립플롭의 출력 데이터를 연산하여 상기 제2 스캔 플립플롭의 출력 데이터로 제공하는 제2 조합 논리 회로를 구비하는 조합 회로부를 포함하고,

상기 제1 스캔 플립플롭의 출력 신호는 상기 제2 스캔 플립플롭의 스캔 입력 신호로서 제공되며, 상기 제1 및 제2 플립플롭들 각각은 상기 스캔모드에서 상기 클럭 신호에 동기되어 상기 스캔 입력 데이터를 추종하는 출력 데이터를 제공하는 스캔 테스트 회로.