KR20100130845A

KR20100130845A - Semiconductor package

Info

Publication number: KR20100130845A
Application number: KR1020090049556A
Authority: KR
Inventors: 임호정; 정윤하; 이규원; 김기정
Original assignee: 앰코 테크놀로지 코리아 주식회사
Priority date: 2009-06-04
Filing date: 2009-06-04
Publication date: 2010-12-14
Also published as: KR101153000B1

Abstract

PURPOSE: A semiconductor package is provided to improve integration and a ground property by forming a wiring pattern on the lower side of a metal layer. CONSTITUTION: A circuit board(110) comprises a first wiring pattern(112), a second wiring pattern(114) and a conductive via(116). An interposer(120) includes a second insulation layer and a plurality of wiring patterns formed on the upper side of the second insulation layer. A semiconductor die(130) is formed on the upper side of the second insulation layer. A conductive wire(140) electrically connects the substrate, the interposer, and the semiconductor die. An encapsulation unit(150) encapsulates the substrate, the interposer, and the conductive wire.

Description

Semiconductor Package {SEMICONDUCTOR PACKAGE}

본 발명은 반도체 패키지에 관한 것이다.The present invention relates to a semiconductor package.

최근의 반도체다이는 고집적화 및 고기능화 됨으로써 많은 개수의 입출력 패드가 필요하지만, 소형화를 추구하는 반도체 패키지의 회로기판은 이를 충족하기가 어려웠다. In recent years, semiconductor dies have been highly integrated and highly functional, requiring a large number of input / output pads. However, circuit boards of semiconductor packages seeking miniaturization have been difficult to meet.

이러한 회로기판의 소형화 시키면서 집적도를 높이기 위해서 다층 회로 기판(Multi-layer PCB)을 사용하게 된다. 이러한 다층 회로 기판은 내측에 복수의 금속 배선층을 포함한다. 그러므로 상기 다층 회로 기판은 단면 기판(Single Side PCB) 또는 양면 기판(Double Side PCB)에 비해서 고 집적된 반도체다이와 보다 효율적으로 전기적으로 연결된다.In order to increase the integration degree while miniaturizing such a circuit board, a multi-layer PCB is used. This multilayer circuit board includes a plurality of metal wiring layers inside. Therefore, the multilayer circuit board is more efficiently electrically connected to a highly integrated semiconductor die than a single side PCB or a double side PCB.

그러나 상기 다층 회로 기판은 내측에 금속 배선 층이 증가할수록 회로 기판의 밀집도 및 부품 실장은 용이하지만, 고가이고 회로 기판의 디자인이 어렵다. 그리고 다층 회로 기판 역시 입출력 패드가 형성 되는 영역은 제한적이므로 충분한 입출력 패드를 확보하기 어렵다.However, as the multi-layer circuit board increases in the metal wiring layer inside, the compactness of the circuit board and the component mounting are easy, but the design of the circuit board is expensive. In addition, the multilayer circuit board also has a limited area where the input / output pads are formed, so it is difficult to secure sufficient input / output pads.

본 발명은 상술한 종래의 문제점을 극복하기 위한 것으로서, 본 발명의 목적은 단면기판인 인터포저를 반도체다이와 기판 사이에 개재하여 회로기판의 디자인을 간소화 하면서 집적도를 높이고 다수의 입출력 패드를 확보할 수 있는 반도체 패키지를 제공하는데 있다.SUMMARY OF THE INVENTION The present invention is to overcome the above-mentioned problems, and an object of the present invention is to interpose an interposer, which is a single-sided board, between the semiconductor die and the board, simplify the design of the circuit board, increase the integration degree, and secure a plurality of input / output pads. To provide a semiconductor package.

또한, 본 발명의 다른 목적은 그라운드를 일괄 본딩하는 금속층의 하부에 배선 패턴을 형성하여, 그라운드 특성을 향상시키면서 넓은 면적을 통해서 반도체다이와 회로 기판을 전기적 연결할 수 있으므로 집적도를 높일 수 있는 반도체 패키지를 제공하는데 있다.In addition, another object of the present invention is to form a wiring pattern in the lower portion of the metal layer bonding the ground collectively, to provide a semiconductor package that can increase the degree of integration because it is possible to electrically connect the semiconductor die and the circuit board through a large area while improving the ground characteristics It is.

상기한 목적을 달성하기 위해 본 발명에 의한 반도체 패키지는 제1절연막, 상기 제1절연막의 상면에 형성된 제1배선 패턴, 상기 제1절연막의 하면에 형성된 제2배선패턴 및 상기 제1절연막의 상면과 하면을 관통하여 상기 제1배선 패턴과 상기 제2배선 패턴을 전기적으로 연결하는 도전성 비아를 포함하는 기판과, 상기 제1절연막의 상면에 형성된 제2절연막 및 상기 제2절연막의 상면에 형성된 복수의 배선 패턴을 포함하는 인터포저와, 상기 제2절연막의 상면에 형성되며, 복수의 본드 패드가 형성된 반도체다이와, 상기 기판, 상기 인터포저 및 상기 반도체다이 사이를 각각 전기적으로 연결하는 다수의 도전성 와이어와, 상기 기판, 상기 인터포저 및 상기 도전성 와이어를 인캡슐레이션 하되, 상기 기판의 제1배선 패턴이 노출되 도록 하는 인캡슐란트 및 상기 기판의 제2배선 패턴에 용착된 솔더볼을 포함할 수 있다.In order to achieve the above object, a semiconductor package according to the present invention includes a first insulating layer, a first wiring pattern formed on an upper surface of the first insulating layer, a second wiring pattern formed on a lower surface of the first insulating layer, and an upper surface of the first insulating layer. A plurality of substrates including conductive vias through the lower and lower surfaces to electrically connect the first and second wiring patterns, a second insulating film formed on an upper surface of the first insulating film, and a plurality of upper surfaces of the second insulating film. A semiconductor die formed on an upper surface of the second insulating layer and an interposer including a wiring pattern, and a plurality of conductive wires electrically connected between the substrate, the interposer, and the semiconductor die, respectively. And an encapsulation for encapsulating the substrate, the interposer, and the conductive wire so that the first wiring pattern of the substrate is exposed. It may include a solder ball welded to the second wiring pattern of the substrate.

상기 회로기판은 상기 제1절연층의 상면에 형성되며, 상기 제2배선 패턴의 일부가 외부로 노출시키는 제1솔더 마스크 및 상기 제1절연층의 하면에서 형성되며, 상기 제2배선 패턴의 일부가 노출되도록 형성된 제2솔더 마스크를 더 포함할 수 있다.The circuit board is formed on an upper surface of the first insulating layer, and is formed on a first solder mask that exposes a portion of the second wiring pattern to the outside and a lower surface of the first insulating layer, and is part of the second wiring pattern. It may further include a second solder mask formed to expose.

상기 도전성 와이어는, 상기 반도체다이의 본드 패드와 상기 기판의 제1배선 패턴 사이, 상기 인터 포저의 배선 패턴과 상기 기판의 제1배선 패턴 사이 및 상기 반도체다이의 본드 패드와 상기 인터 포저의 배선 패턴 사이를 각각 전기적으로 연결할 수 있다.The conductive wire may be formed between a bond pad of the semiconductor die and a first wiring pattern of the substrate, a wiring pattern of the interposer and a first wiring pattern of the substrate, and a wiring pattern of the bond pad of the semiconductor die and the interposer. Each can be electrically connected.

상기 인터포저의 제2절연막의 하면은 상기 기판에 에폭시 접착제로 접착될 수 있다.The lower surface of the second insulating layer of the interposer may be bonded to the substrate with an epoxy adhesive.

상기 인캡슐란트는 상기 제1절연막의 상면, 상기 제1배선 패턴, 상기 제2절연막, 상기 배선 패턴, 상기 반도체다이 및 상기 도전성 와이어를 모두 덮도록 형성될 수 있다.The encapsulant may be formed to cover an upper surface of the first insulating layer, the first wiring pattern, the second insulating layer, the wiring pattern, the semiconductor die, and the conductive wire.

상기 인터포저는 단면 기판일 수 있다.The interposer may be a single sided substrate.

상기한 목적을 달성하기 위해 본 발명에 의한 반도체 패키지는 제1절연막, 상기 제1절연막의 상면에 형성된 복수의 제1배선 패턴, 상기 제1절연막의 하면에 형성된 복수의 제2배선패턴 및 상기 제1절연층의 상면에 형성되며 복수의 제1배선 패턴의 일부를 외부로 노출시키는 제1솔더 마스크를 포함하는 기판과, 상기 제1솔 더마스크의 상부에 접착되어, 적어도 하나의 상기 제1배선 패턴에 접착되어 전기적으로 연결된 금속층과, 상기 금속층의 상면에 형성되며, 복수의 본드 패드가 형성된 반도체다이와, 상기 기판, 상기 금속층 및 상기 반도체다이 사이를 각각 전기적으로 연결하는 다수의 도전성 와이어와, 상기 기판, 상기 금속층 및 상기 도전성 와이어를 인캡슐레이션 하되, 상기 기판의 제2배선 패턴이 노출되도록 하는 인캡슐란트 및 상기 기판의 제2배선 패턴에 용착된 솔더볼을 포함할 수 있다.In order to achieve the above object, a semiconductor package according to the present invention includes a first insulating film, a plurality of first wiring patterns formed on an upper surface of the first insulating film, a plurality of second wiring patterns formed on a lower surface of the first insulating film, and the first insulating film. A substrate including a first solder mask formed on an upper surface of the first insulating layer, the first solder mask exposing a part of the plurality of first wiring patterns to the outside; A metal layer bonded to the pattern and electrically connected to the pattern layer, a semiconductor die formed on an upper surface of the metal layer, and a plurality of conductive wires electrically connected between the substrate, the metal layer, and the semiconductor die, respectively; An encapsulant for encapsulating a substrate, the metal layer, and the conductive wire so that a second wiring pattern of the substrate is exposed and a second of the substrate It may include a solder ball deposited on the wiring pattern.

상기 제1배선패턴은 상기 금속층과 도전성 접착제로 접착된 그라운드 패턴 및 상기 반도체다이 또는 상기 금속층과 전기적으로 연결된 복수의 시그널 패턴으로 이루어질 수 있다.The first wiring pattern may include a ground pattern bonded to the metal layer and a conductive adhesive, and a plurality of signal patterns electrically connected to the semiconductor die or the metal layer.

상기 그라운드 패턴은 상기 금속층의 하부에 위치하며, 상기 제1솔더마스크 상부로 노출될 수 있다.The ground pattern may be disposed under the metal layer and may be exposed to an upper portion of the first solder mask.

상기 도전성 접착제는 상기 금속층과 상기 제1솔더 마스크 사이에 개재되어, 상기 그라운드 패턴과 상기 금속층을 전기적으로 연결할 수 있다.The conductive adhesive may be interposed between the metal layer and the first solder mask to electrically connect the ground pattern and the metal layer.

상기 시그널 패턴은 상기 반도체다이와 상기 도전성 와이어를 통해서 전기적으로 연결되며, 상기 제1솔더 마스크 상부로 노출된 제1시그널 패턴 및 상기 제1솔더 마스크로 모두 덮이며, 상기 제1시그널 패턴과 전기적으로 연결된 제2시그널 패턴을 포함할 수 있다.The signal pattern is electrically connected to the semiconductor die through the conductive wire, and is covered with both the first signal pattern and the first solder mask exposed over the first solder mask, and electrically connected with the first signal pattern. It may include a second signal pattern.

상기 도전성 와이어는, 상기 반도체다이의 본드 패드와 상기 기판의 제1시그널 패턴 사이 및 상기 반도체다이의 본드 패드와 상기 금속층 사이를 각각 전기적으로 연결할 수 있다.The conductive wire may electrically connect between the bond pad of the semiconductor die and the first signal pattern of the substrate and between the bond pad of the semiconductor die and the metal layer, respectively.

상기 제2시그널 패턴은 상기 금속층의 하부에 위치하며, 상기 제1솔더 마스를 통해서 상기 금속층과 전기적으로 분리될 수 있다.The second signal pattern may be positioned under the metal layer, and may be electrically separated from the metal layer through the first solder mask.

상기 제1시그널 패턴은 상기 금속층과 이격되어 위치하며, 상기 금속층과 전기적으로 분리될 수 있다.The first signal pattern may be spaced apart from the metal layer and may be electrically separated from the metal layer.

상기 회로기판은 상기 제1절연막의 상면과 하면을 관통하여 상기 제1배선 패턴과 상기 제2배선 패턴 사이를 전기적으로 연결하는 도전성 비아를 더 포함할 수 있다.The circuit board may further include conductive vias that penetrate the top and bottom surfaces of the first insulating layer to electrically connect the first and second wiring patterns.

상기 회로기판은 상기 제1절연층의 하면에서 형성되며, 상기 제2배선 패턴의 일부가 노출되도록 형성된 제2솔더 마스크를 더 포함할 수 있다.The circuit board may further include a second solder mask formed on a bottom surface of the first insulating layer and formed to expose a portion of the second wiring pattern.

상술한 바와 같이, 본 발명에 의한 반도체 패키지는 단면기판인 인터포저를 반도체다이와 기판 사이에 개재하여 회로기판의 디자인을 간소화 하면서 집적도를 높이고 다수의 입출력 패드를 확보할 수 있게 된다.As described above, in the semiconductor package according to the present invention, an interposer, which is a single-sided board, is interposed between the semiconductor die and the board, thereby simplifying the design of the circuit board and increasing the integration degree and securing a plurality of input / output pads.

또한 상기와 같이 하여 본 발명에 의한 반도체 패키지는 그라운드를 일괄 본딩하는 금속층의 하부에 배선 패턴을 형성하여, 그라운드 특성을 향상시키면서 넓은 면적을 통해서 반도체다이와 회로 기판을 전기적 연결할 수 있으므로 집적도를 높일 수 있게 된다.In addition, as described above, the semiconductor package according to the present invention forms a wiring pattern under the metal layer which collectively bonds the ground, so that the semiconductor die and the circuit board can be electrically connected through a large area while improving the ground characteristics, thereby increasing the degree of integration. do.

본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있을 정도로 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 상세하게 설명하면 다음과 같다. 여기서, 명세서 전체를 통하여 유사한 구성 및 동작을 갖는 부분에 대해서는 동일한 도면 부호를 붙였다. DETAILED DESCRIPTION OF EXEMPLARY EMBODIMENTS Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings, so that those skilled in the art can easily carry out the present invention. Here, parts having similar configurations and operations throughout the specification are denoted by the same reference numerals.

도 1을 참조하면, 본 발명의 일 실시예에 따른 반도체 패키지를 도시한 단면도가 도시되어 있다. Referring to FIG. 1, a cross-sectional view illustrating a semiconductor package according to an embodiment of the present invention is illustrated.

도 1에서 도시된 바와 같이 반도체 패키지(100)는 회로 기판(110), 다수의 배선 패턴(121)이 형성된 인터포저(120), 다수의 본드 패드(131)가 형성된 반도체다이(130), 도전성 와이어(140), 인캡슐란트(150) 및 솔더볼(160)을 포함한다.As shown in FIG. 1, the semiconductor package 100 includes a circuit board 110, an interposer 120 having a plurality of wiring patterns 121, a semiconductor die 130 having a plurality of bond pads 131, and a conductive material. The wire 140, the encapsulant 150, and the solder ball 160 are included.

상기 회로 기판(110)은 제1절연층(111), 상기 제1절연층(111)의 상면에 형성된 다수의 제1배선 패턴(112), 상기 제1절연층(111)에서 하면에 형성된 다수의 제2배선 패턴(114) 및 상기 제1배선 패턴(112)과 상기 제2배선 패턴(114)을 전기적으로 연결하는 도전성 비아(116)를 포함한다. 그리고 상기 회로 기판(110)은 상기 제1절연층(111)의 상면에 형성되어 상기 제1배선 패턴(112)의 일부를 노출시키는 제1솔더 마스크(113) 및 상기 제1절연층(111)의 하면에 형성되어 상기 제2배선 패턴(114)의 일부를 노출시키는 제2솔더 마스크(115)를 더 포함한다. 이러한 상기 회로기판(110)은 다층 회로 기판(Multi-layer PCB)일 수 있다. The circuit board 110 includes a plurality of first wiring patterns 112 formed on the first insulating layer 111, a top surface of the first insulating layer 111, and a plurality of first wiring patterns 112 formed on the bottom surface of the first insulating layer 111. The second wiring pattern 114 and the conductive via 116 electrically connecting the first wiring pattern 112 and the second wiring pattern 114 to each other. The circuit board 110 is formed on an upper surface of the first insulating layer 111 to expose a portion of the first wiring pattern 112 and the first solder mask 113 and the first insulating layer 111. The second solder mask 115 is formed on the bottom surface of the second wiring pattern 114 to expose a portion of the second wiring pattern 114. The circuit board 110 may be a multi-layer PCB.

상기 제1절연층(111)은 평평한 상면(111a)과 상기 상면(111a)의 반대면인 평평한 하면(111b)으로 이루어진다. 상기 제1절연층(111)은 복수의 절연층 사이에 각각 금속 배선이 개재되어, 제1배선 패턴(112)과 제2배선 패턴(114) 사이의 연결을 재배선 할 수 있다. 그러므로 상기 제1절연층(111)은 파인 피치(fine pitch)를 갖는 반도체 패키지(100)에서 제1배선 패턴(112) 및 제1배선 패턴(112)의 연결을 용이하게 할 수 있으며, 전기적 단락을 방지할 수 있다. 이때, 상기 제1절연층(111)은 각각의 금속 배선이 복수의 절연층 사이에 개재되어 각각 전기적으로 분리된다. The first insulating layer 111 includes a flat upper surface 111a and a flat lower surface 111b opposite to the upper surface 111a. In the first insulating layer 111, metal wires are interposed between the plurality of insulating layers, respectively, to reconnect the connection between the first wiring pattern 112 and the second wiring pattern 114. Therefore, the first insulating layer 111 may facilitate the connection of the first wiring pattern 112 and the first wiring pattern 112 in the semiconductor package 100 having a fine pitch, and an electrical short circuit. Can be prevented. In this case, the first insulating layer 111 is electrically separated from each other by the metal wires interposed between the plurality of insulating layers.

상기 제1배선 패턴(112)은 상기 제1절연층(111)의 상면(111a)에 형성된다. 상기 제1배선 패턴(112)은 상기 도전성 비아(116)를 통해서 상기 제2배선 패턴(114)과 전기적으로 연결된다. 그리고 상기 제1배선 패턴(112)은 상기 반도체다이(130)의 본드 패드(131)와 도전성 와이어(140)를 통해서 전기적으로 연결될 수 있다. 그리고 상기 제1배선 패턴(112)은 상기 인터포저(120)의 배선 패턴(122)과 도전성 와이어(140)를 통해서 전기적으로 연결될 수 있다. 상기 제1배선 패턴(112)은 구리(Cu), 티나늄(Ti), 니켈(Ni) 및 팔라듐(Pd) 등이 사용될 수 있으나, 여기서 그 금속 재질을 한정하는 것은 아니다.The first wiring pattern 112 is formed on the top surface 111a of the first insulating layer 111. The first wiring pattern 112 is electrically connected to the second wiring pattern 114 through the conductive via 116. The first wiring pattern 112 may be electrically connected to the bond pad 131 of the semiconductor die 130 through the conductive wire 140. The first wiring pattern 112 may be electrically connected to the wiring pattern 122 of the interposer 120 through the conductive wire 140. Copper (Cu), titanium (Ti), nickel (Ni), and palladium (Pd) may be used as the first wiring pattern 112, but the metal material is not limited thereto.

상기 제1솔더 마스크(113)는 상기 제1절연층(111)의 상면(111a)에서 상기 제1배선 패턴(112)의 외주연에 일정두께로 형성되어, 상기 제1배선 패턴(112)을 외부환경으로부터 보호한다. 즉, 상기 제1솔더 마스크(113)는 상기 제1절연층(111)의 상면(111a)에 형성되며, 상기 제1배선 패턴(112)의 일부를 외부로 노출 시킨다. 상기 제1솔더 마스크(113)는 통상의 폴리이미드(Polyimide), 에폭시(epoxy), BCB(Benzo Cyclo Butene), PBO(Poly Benz Oxazole), 산화막, 질화막 및 그 등가물중 선택된 어느 하나로 형성할 수 있으나, 여기서 그 재질을 한정하는 것은 아니다. The first solder mask 113 is formed at a predetermined thickness on the outer circumference of the first wiring pattern 112 on the upper surface 111a of the first insulating layer 111 to form the first wiring pattern 112. Protect from the external environment. That is, the first solder mask 113 is formed on the upper surface 111a of the first insulating layer 111 and exposes a part of the first wiring pattern 112 to the outside. The first solder mask 113 may be formed of any one selected from conventional polyimide, epoxy, BCB (Benzo Cyclo Butene), PBO (Poly Benz Oxazole), oxide film, nitride film and equivalents thereof. It does not limit the material here.

상기 제2배선 패턴(114)은 상기 제1절연층(111)의 하면(111b)에 형성된다. 상기 제2배선 패턴(114)은 상기 도전성 비아(116)를 통해서 상기 제1배선 패턴(112)과 전기적으로 연결된다. 그리고 상기 제2배선 패턴(114)은 상기 솔더볼(160)과 전기적으로 연결된다. 이러한 제2배선 패턴(114)은 상기 제1배선 패턴(112)과 동일한 재질로 이루어질 수 있으므로, 재질에 관한 설명을 생략한다. The second wiring pattern 114 is formed on the bottom surface 111b of the first insulating layer 111. The second wiring pattern 114 is electrically connected to the first wiring pattern 112 through the conductive via 116. The second wiring pattern 114 is electrically connected to the solder ball 160. Since the second wiring pattern 114 may be made of the same material as the first wiring pattern 112, description of the material is omitted.

상기 제2솔더 마스크(115)는 상기 제1절연층(111)의 하면(111b)에서 상기 제2배선 패턴(114)의 외주연에 일정두께로 형성되어, 상기 제2배선 패턴(114)을 외부환경으로부터 보호한다. 즉, 상기 제2솔더 마스크(115)는 상기 제1절연층(111)의 하면(111b)에 형성되며, 상기 제2배선 패턴(114)의 일부를 외부로 노출 시킨다. 상기 제2솔더 마스크(115)는 상기 제2배선 패턴(114)에 솔더볼(160)이 용착될 때, 상기 솔더볼(160)의 위치가 변화하지 않도록 한다. 상기 제2솔더 마스크(115)는 상기 제1솔더 마스크(113)와 동일한 재질로 이루어질 수 있으므로, 재질에 관한 설명을 생략한다. The second solder mask 115 is formed at a predetermined thickness on the outer circumference of the second wiring pattern 114 on the bottom surface 111b of the first insulating layer 111 to form the second wiring pattern 114. Protect from the external environment. That is, the second solder mask 115 is formed on the bottom surface 111b of the first insulating layer 111 and exposes a part of the second wiring pattern 114 to the outside. The second solder mask 115 may not change the position of the solder ball 160 when the solder ball 160 is welded to the second wiring pattern 114. Since the second solder mask 115 may be made of the same material as the first solder mask 113, a description of the material is omitted.

상기 도전성 비아(116)는 상기 제1절연층(111)의 상면(111a)과 하면(111b)사이를 관통한다. 그러므로 상기 도전성 비아(116)는 상기 제1절연층(111)의 상면(111a)에 형성된 제1배선 패턴(112)과 상기 제1절연층(111)의 하면(111b)에 형성된 제2배선 패턴(114) 사이를 전기적으로 연결한다. 그리고 상기 도전성 비아(116)는 상기 제1절연막(111) 내부의 금속 배선과 전기적으로 연결되어, 상기 제1배선 패턴(112)과 상기 제2배선 패턴(114) 사이의 전기적 연결을 재배선 할 수 있다. The conductive via 116 penetrates between an upper surface 111a and a lower surface 111b of the first insulating layer 111. Therefore, the conductive via 116 has a first wiring pattern 112 formed on the top surface 111a of the first insulating layer 111 and a second wiring pattern formed on the bottom surface 111b of the first insulating layer 111. Electrical connection between the 114. The conductive via 116 is electrically connected to the metal wires inside the first insulating layer 111 to redistribute the electrical connection between the first wiring pattern 112 and the second wiring pattern 114. Can be.

상기 인터포저(120)는 제2절연층(121) 및 상기 제2절연층(121)의 상면에 형 성된 다수의 배선 패턴(122)을 포함한다. 상기 인터포저(120)는 상기 회로 기판(110)과 상기 반도체다이(130) 사이에 개재되어, 상기 회로 기판(110)과 상기 반도체다이(130)를 전기적으로 연결한다. 상기 인터 포저(120)는 일면에만 배선 패턴(122)이 형성된 단면 기판(Single Side PCB)이다. The interposer 120 includes a second insulating layer 121 and a plurality of wiring patterns 122 formed on an upper surface of the second insulating layer 121. The interposer 120 is interposed between the circuit board 110 and the semiconductor die 130 to electrically connect the circuit board 110 and the semiconductor die 130. The interposer 120 is a single side PCB having a wiring pattern 122 formed on only one surface thereof.

상기 제2절연층(121)은 평평한 상면(121a)과 상기 상면(121a)의 반대면인 평평한 하면(121b)으로 이루어진다. 상기 제2절연층(121)은 상기 회로 기판(111)에 접착제(123)로 접착될 수 있다. 즉, 상기 제2절연층(121)은 상기 제1절연막(111)의 상면(111a)에 형성된 상기 제1솔더 마스크(113)에 접착제(123)로 접착될 수 있다. 상기 접착제(123)는 통상의 액상 에폭시 접착제, 접착 필름, 접착테이프 및 그 등가물중 선택된 어느 하나를 이용할 수 있으며, 여기서 그 종류를 한정하는 것은 아니다.The second insulating layer 121 is formed of a flat upper surface 121a and a flat lower surface 121b opposite to the upper surface 121a. The second insulating layer 121 may be adhered to the circuit board 111 with an adhesive 123. That is, the second insulating layer 121 may be adhered to the first solder mask 113 formed on the top surface 111a of the first insulating layer 111 with an adhesive 123. The adhesive 123 may use any one selected from a general liquid epoxy adhesive, an adhesive film, an adhesive tape, and an equivalent thereof, and the type of the adhesive 123 is not limited thereto.

상기 배선 패턴(122)은 상기 제2절연층(121)의 상면(121a)에 형성된다. 그리고 상기 배선 패턴(122)은 상기 반도체다이(130)의 본드 패드(131)와 도전성 와이어(140)를 통해서 전기적으로 연결될 수 있다. 그리고 상기 배선 패턴(122)은 상기 회로 기판(110)의 제1배선 패턴(112)과 도전성 와이어(140)를 통해서 전기적으로 연결될 수 있다. 상기 제1배선 패턴(122)은 구리(Cu), 티나늄(Ti), 니켈(Ni) 및 팔라듐(Pd) 등이 사용될 수 있으나, 여기서 그 금속 재질을 한정하는 것은 아니다. The wiring pattern 122 is formed on the top surface 121a of the second insulating layer 121. The wiring pattern 122 may be electrically connected to the bond pad 131 of the semiconductor die 130 through the conductive wire 140. The wiring pattern 122 may be electrically connected to the first wiring pattern 112 of the circuit board 110 through the conductive wire 140. Copper (Cu), titanium (Ti), nickel (Ni), and palladium (Pd) may be used as the first wiring pattern 122, but the metal material is not limited thereto.

그리고 상기 인터포저(120)는 상기 제2절연층(121)의 상면(121a)에는 상기 배선 패턴(122)을 외부환경으로부터 보호하기 위한 솔더 마스크가 더 형성될 수 있다. The interposer 120 may further include a solder mask on the top surface 121a of the second insulating layer 121 to protect the wiring pattern 122 from an external environment.

상기 인터포저(120)는 상기 회로 기판(110)과 상기 반도체다이(130) 사이를 직접 연결할 때, 제1배선 패턴(112)이 일정 면적에만 한정되는 것을 방지할 수 있다. 즉, 상기 인터포저(120)는 상기 회로 기판(110)과 상기 반도체다이(130) 사이에 개재되어 상기 회로 기판(110)의 제1배선 패턴(112)과 상기 반도체다이(130)의 본드 패드(131)의 연결을 용이하게 할 수 있다. The interposer 120 may prevent the first wiring pattern 112 from being limited to a predetermined area when directly connecting the circuit board 110 and the semiconductor die 130. That is, the interposer 120 is interposed between the circuit board 110 and the semiconductor die 130 to bond the first wiring pattern 112 of the circuit board 110 and the bond pad of the semiconductor die 130. The connection of the 131 can be facilitated.

그리고 상기 인터포저(120)는 상기 회로 기판(110)과 상기 반도체다이(130) 사이에 개재되어, 다층 회로 기판의 금속 배선층을 줄일 수 있다. 즉, 상기 인터포저(120)는 상기 회로 기판(110)의 디자인을 간소화 시킬 수 있다.The interposer 120 may be interposed between the circuit board 110 and the semiconductor die 130 to reduce the metal wiring layer of the multilayer circuit board. That is, the interposer 120 may simplify the design of the circuit board 110.

예를 들어서, 상기 인터포저(120)는 4층의 금속 배선층을 갖는 상기 회로 기판(110)과 접착되어, 6층의 금속 배선층을 갖는 회로기판과 동일한 밀집도 및 실장률을 가질 수 있다. For example, the interposer 120 may be bonded to the circuit board 110 having four metal wiring layers to have the same density and mounting rate as the circuit board having six metal wiring layers.

그리고 상기 반도체다이(130)는 평평한 상면(130a)과, 상기 상면(130a)의 반대면으로서 평평한 하면(130b)을 가지며, 상기 상면(130a)에는 적어도 하나의 본드 패드(131)가 형성된다. 상기 반도체다이(130)의 본드 패드(131)는 상기 도전성 와이어(140)를 통해서 상기 회로 기판(110)의 제1배선 패턴(112) 또는 인터포저(120)의 배선 패턴(122)과 각각 전기적으로 연결된다. 상기 반도체다이(130)의 하면(130b)은 상기 인터포저(120)의 제2절연층(121)의 상면(121a)과 접착제(132)로 접착될 수 있다. 상기 접착제(132)는 통상의 액상 에폭시 접착제, 접착 필름, 접착테이프 및 그 등가물중 선택된 어느 하나를 이용할 수 있으며, 여기서 그 종류를 한정하는 것은 아니다.The semiconductor die 130 has a flat upper surface 130a and a flat lower surface 130b as an opposite surface of the upper surface 130a, and at least one bond pad 131 is formed on the upper surface 130a. The bond pad 131 of the semiconductor die 130 is electrically connected to the first wiring pattern 112 of the circuit board 110 or the wiring pattern 122 of the interposer 120 through the conductive wire 140. Is connected. The lower surface 130b of the semiconductor die 130 may be adhered to the upper surface 121a of the second insulating layer 121 of the interposer 120 with an adhesive 132. The adhesive 132 may use any one selected from a general liquid epoxy adhesive, an adhesive film, an adhesive tape, and an equivalent thereof, and the type of the adhesive 132 is not limited thereto.

상기 도전성 와이어(140)는 상기 회로 기판(110)의 제1배선 패턴(112)과 상기 인터포저(120)의 배선 패턴(122)을 상호간 전기적으로 연결한다. 그리고 상기 도전성 와이어(140)는 상기 회로 기판(110)의 제1배선 패턴(112)과 상기 반도체다이(130)의 본드 패드(131)를 상호간 전기적으로 연결한다. 그리고 상기 도전성 와이어(140)는 상기 인터포저(120)의 배선 패턴(122)과 상기 반도체다이(130)의 본드 패드(131)를 상호간 전기적으로 연결한다. 즉, 상기 도전성 와이어(140)는 상기 회로 기판(110)과 상기 인터포저(120) 사이, 상기 회로 기판(110)과 상기 반도체다이(130) 사이 및 상기 인터포저(120)와 상기 반도체다이(130) 사이를 각각 전기적으로 연결한다. 그리고 이러한 상기 도전성 와이어(140)는 상기 인캡슐란트(150)로 인캡슐레이션 된다. 상기 도전성 와이어(140)는 금(Au), 알루미늄(Al) 및 구리(Cu) 어느 하나 또는 그 합금을 이용하게 되는데, 본 발명에서 이를 한정하는 것은 아니다. 상기 도전성 와이어(140)는 바람직하게는 금(Au)으로 형성하는데, 연성과 전기전도도가 다른 금속에 비해서 높아서, 도전성 와이어(140)를 얇게 형성할 수 있으며, 얇게 형성하여도 전기전도도가 높아 와이어 본딩시에 용이하기 때문이다.The conductive wire 140 electrically connects the first wiring pattern 112 of the circuit board 110 and the wiring pattern 122 of the interposer 120 to each other. The conductive wire 140 electrically connects the first wiring pattern 112 of the circuit board 110 and the bond pad 131 of the semiconductor die 130 to each other. The conductive wire 140 electrically connects the wiring pattern 122 of the interposer 120 and the bond pad 131 of the semiconductor die 130 to each other. That is, the conductive wire 140 is between the circuit board 110 and the interposer 120, between the circuit board 110 and the semiconductor die 130, and between the interposer 120 and the semiconductor die ( 130) electrically connect each other. The conductive wire 140 is encapsulated with the encapsulant 150. The conductive wire 140 is made of any one of gold (Au), aluminum (Al), and copper (Cu) or an alloy thereof, but is not limited thereto. The conductive wire 140 is preferably formed of gold (Au), which is higher in ductility and electrical conductivity than other metals, so that the conductive wire 140 may be thinly formed, and the conductive wire 140 may have a high electrical conductivity. This is because it is easy at the time of bonding.

상기 인캡슐란트(150)는 상기 회로 기판(110), 상기 인터포저(120), 상기 반도체다이(130) 및 상기 도전성 와이어(140)를 외부 환경으로부터 보호하기 위해 이들을 인캡슐레이션(encapsulation)한다. 즉, 상기 인캡슐란트(150)는 상기 회로 기판(110)의 제1배선 패턴(112)과 제1솔더 마스크(113), 상기 인터포저(120), 상기 반도체다이(130) 및 상기 도전성 와이어(140)를 인캡슐레이션 한다. 그러므로 인캡슐란트(150)는 상기 회로 기판(110)의 제2배선 패턴(114)을 외부로 노출시킨다. The encapsulant 150 encapsulates the circuit board 110, the interposer 120, the semiconductor die 130, and the conductive wire 140 to protect them from the external environment. . That is, the encapsulant 150 includes the first wiring pattern 112 and the first solder mask 113 of the circuit board 110, the interposer 120, the semiconductor die 130, and the conductive wire. Encapsulate 140. Therefore, the encapsulant 150 exposes the second wiring pattern 114 of the circuit board 110 to the outside.

상기 솔더볼(160)은 상기 회로 기판(110)의 상기 제2배선 패턴(114)에 용착된다. 상기 솔더볼(160)은 상기 도전성 비아(116), 상기 제1배선 패턴(112) 및 도전성 와이어(140)를 통해서 상기 반도체다이(120)와 전기적으로 연결될 수 있다. 그리고 상기 솔더볼(160)은 상기 도전성 비아(116), 상기 제1배선 패턴(112), 상기 인터포저(120) 및 상기 도전성 와이어(140)를 통해서 상기 반도체다이(120)와 전기적으로 연결될 수 있다. 상기 솔더볼(350)은 주석/납, 납 없는 주석 및 그 등가물중 선택된 어느 하나로 형성될 수 있으며, 여기서 그 재질을 한정하는 것은 아니다.The solder ball 160 is deposited on the second wiring pattern 114 of the circuit board 110. The solder ball 160 may be electrically connected to the semiconductor die 120 through the conductive via 116, the first wiring pattern 112, and the conductive wire 140. The solder ball 160 may be electrically connected to the semiconductor die 120 through the conductive via 116, the first wiring pattern 112, the interposer 120, and the conductive wire 140. . The solder ball 350 may be formed of any one selected from tin / lead, lead-free tin, and equivalents thereof, but is not limited thereto.

도 2를 참조하면, 도 1의 반도체 패키지의 제조 방법을 도시한 순서도가 도시되어 있다. Referring to FIG. 2, a flowchart illustrating a method of manufacturing the semiconductor package of FIG. 1 is shown.

도 2에서 도시된 바와 같이 반도체 패키지의 제조 방법은 기판 준비 단계(S1), 인터포저 어태치 단계(S2), 반도체다이 어태치 단계(S3), 와이어 본딩 단계(S4), 인캡슐레이션 단계(S5) 및 솔더볼 용착 단계(S6)를 포함한다. 이러한, 상기 반도체 패키지의 제조방법은 하기할 도 3a 내지 도 3f를 참조하여 자세히 설명하고자 한다. As shown in FIG. 2, the method of manufacturing a semiconductor package includes a substrate preparation step S1, an interposer attach step S2, a semiconductor die attach step S3, a wire bonding step S4, and an encapsulation step ( S5) and solder ball welding step (S6). Such a method of manufacturing the semiconductor package will be described in detail with reference to FIGS. 3A to 3F.

도 3a 내지 도 3f를 참조하면, 도 2에 도시된 반도체 패키지의 제조 방법을 도시한 단면도가 도시되어 있다. 3A through 3F, cross-sectional views illustrating a method of manufacturing the semiconductor package illustrated in FIG. 2 are illustrated.

도 3a에 도시된 바와 같이, 상기 기판 준비 단계(S1)에서는 평평한 상 면(111a)과 상기 상면(111a)의 반대면으로서 평평한 하면(111b)을 갖는 제1절연층과, 상기 제1절연층(111)의 상면(111a)과 하면(111b) 사이를 관통하는 적어도 하나의 도전성 비아(116)가 형성된 회로기판(110)을 준비한다. 그리고 상기 제1절연층(111)의 상면(111a)에는 적어도 하나의 제1배선 패턴(112)을 형성한다. 그리고 상기 제1절연층(111)의 상면(111a)에는 상기 제1배선 패턴(112)의 일부가 외부로 노출되도록, 상기 제1배선 패턴(112)의 외주연에 제1솔더 마스크(113)를 형성한다. 그리고 상기 제1절연층(111)의 하면(111b)에는 적어도 하나의 제2배선 패턴(114)을 형성하고, 상기 제2배선 패턴(114)의 외주연에는 제2솔더 마스크(115)를 형성하여 회로 기판(110)을 준비한다. 이때, 상기 제1절연층(111)의 상면(111a)에 형성된 제1배선 패턴(112)은 상기 도전성 비아(116)를 통해서 상기 하면(111b)에 형성된 제2배선 패턴(114)과 전기적으로 연결된다.As shown in FIG. 3A, in the substrate preparing step S1, a first insulating layer having a flat upper surface 111a and a flat lower surface 111b as an opposite surface of the upper surface 111a and the first insulating layer. A circuit board 110 having at least one conductive via 116 penetrating between the upper surface 111a and the lower surface 111b of the 111 is prepared. At least one first wiring pattern 112 is formed on the top surface 111a of the first insulating layer 111. The first solder mask 113 is formed on the outer circumference of the first wiring pattern 112 so that a part of the first wiring pattern 112 is exposed to the outside on the upper surface 111a of the first insulating layer 111. To form. At least one second wiring pattern 114 is formed on the bottom surface 111b of the first insulating layer 111, and a second solder mask 115 is formed on the outer periphery of the second wiring pattern 114. The circuit board 110 is prepared. In this case, the first wiring pattern 112 formed on the upper surface 111a of the first insulating layer 111 is electrically connected to the second wiring pattern 114 formed on the lower surface 111b through the conductive via 116. Connected.

도 3b에 도시된 바와 같이, 상기 인터포저 어태치 단계(S2)에서는 제2절연층(121)의 상면(121a)에 다수의 배선패턴(122)이 형성된 인터포저(120)를 상기 회로 기판(110)에 안착 시킨다. 이때 상기 인터포저(120)의 하면(121b)은 상기 회로 기판(110)의 제1솔더 마스크(113)에 접착제(123)로 접착될 수 있다. 상기 인터포저(120)는 이송부재(미도시)에 흡착하여 상기 회로 기판(110)의 상부로 이송할 수 있지만, 여기서 그 방법을 한정하는 것은 아니다. 상기 접착제(123)는 통상의 액상 에폭시 접착제, 접착 필름, 접착테이프 및 그 등가물중 선택된 어느 하나를 이용할 수 있으며, 여기서 그 종류를 한정하는 것은 아니다.As shown in FIG. 3B, in the interposer attach step S2, an interposer 120 having a plurality of wiring patterns 122 formed on the top surface 121a of the second insulating layer 121 may be formed on the circuit board ( Seat on 110). In this case, the lower surface 121b of the interposer 120 may be attached to the first solder mask 113 of the circuit board 110 with an adhesive 123. The interposer 120 may be absorbed by a transfer member (not shown) and transferred to the upper portion of the circuit board 110, but the method is not limited thereto. The adhesive 123 may use any one selected from a general liquid epoxy adhesive, an adhesive film, an adhesive tape, and an equivalent thereof, and the type of the adhesive 123 is not limited thereto.

도 3c에 도시된 바와 같이, 상기 반도체다이 어태치 단계(S3)에서는 다수의 본드 패드(131)가 상면(130a)에 형성된 반도체다이(130)를 상기 인터포저(120)에 안착시킨다. 이때 상기 반도체다이(130)의 하면(121b)은 상기 인터포저(120)의 제2절연막(121)의 상면(121a)에 접착제(132)로 접착될 수 있다. 상기 반도체다이(130)는 이송부재(미도시)에 흡착하여 상기 인터포저(120)의 상부로 이송할 수 있지만, 여기서 그 방법을 한정하는 것은 아니다. As shown in FIG. 3C, in the semiconductor die attach step S3, a plurality of bond pads 131 are mounted on the interposer 120 with the semiconductor die 130 formed on the top surface 130a. In this case, the lower surface 121b of the semiconductor die 130 may be attached to the upper surface 121a of the second insulating layer 121 of the interposer 120 with an adhesive 132. The semiconductor die 130 may be absorbed by a transfer member (not shown) and transferred to the upper portion of the interposer 120, but the method is not limited thereto.

도 3d에 도시된 바와 같이, 상기 와이어 본딩 단계(S4)에서는 도전성 와이어(140)를 이용하여 상기 회로 기판(110)과 상기 인터포저(120) 사이, 상기 회로 기판(110)과 상기 반도체다이(130) 사이 및 상기 인터포저(120)와 상기 반도체다이(130) 사이를 각각 전기적으로 연결한다. 즉, 상기 도전성 와이어는 상기 회로 기판(110)의 제1배선 패턴(112)과 상기 인터포저(120)의 배선 패턴(122)을 상호간 전기적으로 연결한다. 그리고 상기 도전성 와이어(140)는 상기 회로 기판(110)의 제1배선 패턴(112)과 상기 반도체다이(130)의 본드 패드(131)를 상호간 전기적으로 연결한다. 그리고 상기 도전성 와이어(140)는 상기 인터포저(120)의 배선 패턴(122)과 상기 반도체다이(130)의 본드 패드(131)를 상호간 전기적으로 연결한다. As shown in FIG. 3D, in the wire bonding step S4, between the circuit board 110 and the interposer 120 using the conductive wire 140, the circuit board 110 and the semiconductor die ( 130 and the interposer 120 and the semiconductor die 130 are electrically connected to each other. That is, the conductive wire electrically connects the first wiring pattern 112 of the circuit board 110 and the wiring pattern 122 of the interposer 120 to each other. The conductive wire 140 electrically connects the first wiring pattern 112 of the circuit board 110 and the bond pad 131 of the semiconductor die 130 to each other. The conductive wire 140 electrically connects the wiring pattern 122 of the interposer 120 and the bond pad 131 of the semiconductor die 130 to each other.

도 3e에 도시된 바와 같이, 상기 인캡슐레이션 단계(S5)에서는 상기 회로 기판(110), 상기 인터포저(120), 상기 반도체다이(130) 및 상기 도전성 와이어(140) 를 인캡슐란트(150)를 이용하여 인캡슐레이션 한다. 즉, 상기 인캡슐란트(150)는 상기 회로 기판(110)의 제1배선 패턴(112)과 제1솔더 마스크(113), 상기 인터포저(120), 상기 반도체다이(130) 및 상기 도전성 와이어(140)를 인캡슐레이션 한다. 그러므로 상기 인캡슐란트(150)는 상기 회로 기판(110)의 상부는 인캡슐레이션하고, 상기 회로 기판(110)의 하부는 외부로 노출시킨다. As shown in FIG. 3E, in the encapsulation step S5, the circuit board 110, the interposer 120, the semiconductor die 130, and the conductive wire 140 may be encapsulated. Encapsulate using). That is, the encapsulant 150 includes the first wiring pattern 112 and the first solder mask 113 of the circuit board 110, the interposer 120, the semiconductor die 130, and the conductive wire. Encapsulate 140. Therefore, the encapsulant 150 encapsulates the upper portion of the circuit board 110 and exposes the lower portion of the circuit board 110 to the outside.

도 3f에 도시된 바와 같이, 상기 솔더볼 용착 단계(S6)에서는 상기 회로 기판(110)의 제2배선 패턴(114)에 솔더볼(160)을 용착한다. 예를 들면, 상기 제2배선 패턴(114)에 점도가 있는 휘발성 플럭스(flux)를 도포한 후, 그것에 솔더볼(160)을 임시로 안착한다. 이후, 반도체 패키지(100)를 대략 100 내지 300℃의 온도를 갖는 퍼니스(furnace)에 넣었다 꺼냄으로써, 상기 솔더볼(160)이 상기 제2배선 패턴(114)에 강하게 전기적 및 기계적으로 접속되도록 한다. 물론, 상기 퍼니스 내에서 상기 플럭스는 모두 휘발되어 제거된다. 상기 솔더볼(160)은 상기 회로 기판(110), 인터포저(120) 및 도전성 와이어(140)를 통해서 상기 반도체다이(130)와 전기적으로 연결될 수 있다. 그리고 상기 솔더볼(160)은 상기 회로 기판(110) 및 도전성 와이어(140)를 통해서 상기 반도체다이(130)와 전기적으로 연결될 수 있다. 그리고 상기 반도체 패키지(100)의 반도체다이(130)는 상기 솔더볼(160)을 통해서 외부 장치(미도시)에 실장 되어, 외부 장치와 전기적으로 연결될 수 있다. As shown in FIG. 3F, in the solder ball welding step S6, the solder ball 160 is welded to the second wiring pattern 114 of the circuit board 110. For example, after applying a volatile flux having a viscosity to the second wiring pattern 114, the solder ball 160 is temporarily seated thereon. Thereafter, the semiconductor package 100 is put into and taken out of a furnace having a temperature of about 100 to 300 ° C., so that the solder ball 160 is strongly and electrically connected to the second wiring pattern 114. Of course, all of the flux in the furnace is volatilized and removed. The solder ball 160 may be electrically connected to the semiconductor die 130 through the circuit board 110, the interposer 120, and the conductive wire 140. The solder ball 160 may be electrically connected to the semiconductor die 130 through the circuit board 110 and the conductive wire 140. The semiconductor die 130 of the semiconductor package 100 may be mounted on an external device (not shown) through the solder ball 160 to be electrically connected to the external device.

도 4를 참조하면, 발명의 다른 실시예에 따른 반도체 패키지를 도시한 단면도가 도시되어 있다. Referring to FIG. 4, there is shown a cross-sectional view of a semiconductor package in accordance with another embodiment of the invention.

도 4에서 도시된 바와 같이 반도체 패키지(200)는 회로 기판(210), 금속층(220), 다수의 본드 패드(131)가 형성된 반도체다이(130), 도전성 와이어(240), 인캡슐란트(150) 및 솔더볼(160)을 포함한다. 상기 반도체 패키지(200)의 반도체다이(130), 인캡슐란트(150) 및 솔더볼(160)은 상기 도 1에 도시된 반도체 패키지(100)와 동일하다. 그러므로 반도체 패키지(200)에서 반도체 패키지(100)와 상이한 회로 기판(210), 금속층(220) 및 도전성 와이어(240)를 위주로 설명하고자 한다. As shown in FIG. 4, the semiconductor package 200 includes a circuit board 210, a metal layer 220, a semiconductor die 130 on which a plurality of bond pads 131 are formed, a conductive wire 240, and an encapsulant 150. ) And the solder ball 160. The semiconductor die 130, the encapsulant 150, and the solder ball 160 of the semiconductor package 200 are the same as the semiconductor package 100 shown in FIG. 1. Therefore, in the semiconductor package 200, the circuit board 210, the metal layer 220, and the conductive wire 240 different from the semiconductor package 100 will be described mainly.

상기 회로 기판(210)은 제1절연층(211), 상기 제1절연층(211)의 상면에 형성된 다수의 제1배선 패턴(212), 상기 제1절연층(211)에서 하면에 형성된 다수의 제2배선 패턴(214)을 포함한다. 그리고 상기 회로 기판(210)은 상기 제1배선 패턴(212)과 상기 제2배선 패턴(214)을 전기적으로 연결하는 도전성 비아(216)를 더 포함한다. 그리고 상기 회로 기판(210)은 상기 제1절연층(211)의 상면에 형성되어 상기 제1배선 패턴(212)의 일부를 노출시키는 제1솔더 마스크(213) 및 상기 제1절연층(211)의 하면에 형성되어 상기 제2배선 패턴(214)의 일부를 노출시키는 제2솔더 마스크(215)를 더 포함한다. The circuit board 210 includes a plurality of first wiring patterns 212 formed on a first insulating layer 211, an upper surface of the first insulating layer 211, and a plurality of first wiring patterns 212 formed on a lower surface of the first insulating layer 211. The second wiring pattern 214. The circuit board 210 further includes a conductive via 216 that electrically connects the first wiring pattern 212 and the second wiring pattern 214. The circuit board 210 is formed on an upper surface of the first insulating layer 211 to expose a portion of the first wiring pattern 212 and the first solder mask 213 and the first insulating layer 211. A second solder mask 215 is formed on the bottom surface of the substrate to expose a portion of the second wiring pattern 214.

상기 제1절연층(211)은 평평한 상면(211a)과 상기 상면(211a)의 반대면인 평평한 하면(211b)으로 이루어진다. The first insulating layer 211 includes a flat upper surface 211a and a flat lower surface 211b opposite to the upper surface 211a.

상기 제1배선 패턴(212)은 상기 제1절연층(211)의 상면(211a)에 형성된다. 상기 제1배선 패턴(212)은 구리(Cu), 티나늄(Ti), 니켈(Ni) 및 팔라듐(Pd) 등이 사용될 수 있으나, 여기서 그 금속 재질을 한정하는 것은 아니다. 상기 제1배선 패턴(212)은 상기 반도체다이(130)와 전기적으로 연결된 시그널 패턴(212a, 212b) 및 상기 금속층(220)과 접착된 그라운드 패턴(212c)으로 이루어진다. 그리고 상기 시그널 패턴(212a, 212b)은 도전성 와이어(240)를 통해 상기 반도체다이(130)와 전기적으로 연결된 제1시그널 패턴(212a)과 상기 제1시그널 패턴(212a)과 재배선층(212d)을 통해 전기적으로 연결된 제2시그널 패턴(212b)으로 이루어진다. The first wiring pattern 212 is formed on the top surface 211a of the first insulating layer 211. Copper (Cu), titanium (Ti), nickel (Ni), palladium (Pd), and the like may be used for the first wiring pattern 212, but the metal material is not limited thereto. The first wiring pattern 212 includes signal patterns 212a and 212b electrically connected to the semiconductor die 130 and a ground pattern 212c bonded to the metal layer 220. The signal patterns 212a and 212b may include a first signal pattern 212a, the first signal pattern 212a, and a redistribution layer 212d electrically connected to the semiconductor die 130 through a conductive wire 240. The second signal pattern 212b is electrically connected to each other.

상기 제1시그널 패턴(212a)은 상기 제1솔더 마스크(213)의 상부로 노출된다. 상기 제1시그널 패턴(212a)은 도전성 비아(216)를 통해서 상기 제2배선 패턴(214)과 전기적으로 연결될 수 있다. 상기 제1시그널 패턴(212a)은 재배선층(212d), 제2시그널 패턴(212b) 및 도전성 비아(216)를 통해서 상기 제2배선 패턴(214)과 전기적으로 연결될 수 있다. 즉, 상기 제1시그널 패턴(212a)은 도전성 비아(216)와 직접 연결되거나, 재배선층(212d) 및 제2시그널 패턴(212b)을 통해서 연결될 수 있다. 이때, 상기 제2시그널 패턴(212b)과 전기적으로 연결된 제1시그널 패턴(212a)은 도전성 비아(216)와 직접 연결되지 않아도 제2시그널 패턴(212b)을 통해서 도전성 비아(216)와 전기적으로 연결될 수 있다. 그러므로 상기 회로 기판(210)은 도전성 비아가(216)의 개수를 줄이고, 집적도를 높일 수 있다. 그리고 상기 회로 기판(210)은 제2시그널 패턴(212b)을 형성하여 복수의 입출력 패드를 확보할 수 있다.그리고 상기 제1시그널 패턴(212a)은 상기 도전성 와이어(240)를 통해서 상기 반도체다이(130)와 전기적으로 연결될 수 있다. 이때, 상기 제1시그널 패턴(212a) 은 상기 금속층(220)과 이격되어 배치되므로 상기 금속층(220)과 전기적으로 분리된다.The first signal pattern 212a is exposed to an upper portion of the first solder mask 213. The first signal pattern 212a may be electrically connected to the second wiring pattern 214 through the conductive via 216. The first signal pattern 212a may be electrically connected to the second wiring pattern 214 through the redistribution layer 212d, the second signal pattern 212b, and the conductive via 216. That is, the first signal pattern 212a may be directly connected to the conductive via 216 or may be connected through the redistribution layer 212d and the second signal pattern 212b. In this case, the first signal pattern 212a electrically connected to the second signal pattern 212b may be electrically connected to the conductive via 216 through the second signal pattern 212b even though the first signal pattern 212a is not directly connected to the conductive via 216. Can be. Therefore, the circuit board 210 may reduce the number of conductive vias 216 and increase the degree of integration. The circuit board 210 may form a second signal pattern 212b to secure a plurality of input / output pads. The first signal pattern 212a may be formed on the semiconductor die through the conductive wire 240. 130 may be electrically connected. In this case, since the first signal pattern 212a is spaced apart from the metal layer 220, the first signal pattern 212a is electrically separated from the metal layer 220.

상기 제2시그널 패턴(212b)은 상기 제1솔더 마스크(213)의 내측에 위치하고, 상기 제1솔더 마스크(213)의 상부에 금속층(220)이 접착된다. 즉, 상기 제2시그널 패턴(212b)은 상기 제1절연막(211)과 상기 제1솔더 마스크(213) 사이에 개재되며, 상기 제1솔더 마스크(213)에 의해서 상기 금속층(220)과 전기적으로 분리된다. 이러한 제2시그널 패턴(212b)은 상기 제1시그널 패턴(212a)과 재배선층(212d)을 통해서 전기적으로 연결된다. 그리고 상기 제2시그널 패턴(212b)은 도전성 비아(216)를 통해서 제2배선 패턴(214)과 전기적으로 연결될 수 있다. 상기 회로 기판(210)은 제2시그널 패턴(212b)이 형성되어, 상기 제1배선 패턴(212)이 형성되는 영역을 제1시그널 패턴(212a)이 형성된 상기 금속층(220)의 외주연인 일정 면적만으로 한정하지 않는다. 그러므로 상기 회로 기판(210)은 넓은 영역에 입출력 패턴을 형성할 수 있으므로, 각 입출력 패턴이 전기적으로 단락되는 것을 방지하고, 소형화될 수 있다. The second signal pattern 212b is disposed inside the first solder mask 213, and the metal layer 220 is adhered to the upper portion of the first solder mask 213. That is, the second signal pattern 212b is interposed between the first insulating layer 211 and the first solder mask 213 and is electrically connected to the metal layer 220 by the first solder mask 213. Are separated. The second signal pattern 212b is electrically connected to the first signal pattern 212a through the redistribution layer 212d. The second signal pattern 212b may be electrically connected to the second wiring pattern 214 through the conductive via 216. The circuit board 210 has a predetermined area that is the outer circumference of the metal layer 220 in which the first signal pattern 212a is formed in a region in which the second signal pattern 212b is formed and the first wiring pattern 212 is formed. It is not limited only. Therefore, since the circuit board 210 can form an input / output pattern in a wide area, the input / output pattern can be prevented from being electrically shorted and can be miniaturized.

상기 그라운드 패턴(212c)은 상기 제1솔더 마스크(213)의 상부로 노출되며, 상기 제2배선 패턴(214)과 도전성 비아(216)를 통해서 전기적으로 연결된다. 상기 그라운드 패턴(212c)은 상기 금속층(220)의 하부에 위치하며, 도전성 접착제(221)를 통해서 상기 금속층(220)과 전기적으로 연결된다. The ground pattern 212c is exposed to the upper portion of the first solder mask 213 and is electrically connected to the second wiring pattern 214 through the conductive via 216. The ground pattern 212c is positioned below the metal layer 220 and is electrically connected to the metal layer 220 through the conductive adhesive 221.

상기 제1솔더 마스크(213)는 상기 제1절연층(211)의 상면(211a)에서 상기 제1배선 패턴(212)의 외주연에 일정두께로 형성되어, 상기 제1배선 패턴(212)을 외부 환경으로부터 보호한다. 상기 제1솔더 마스크(213)는 상기 제1시그널 패턴(212a)과 상기 그라운드 패턴(212c)의 일부를 외부로 노출시키고, 상기 제2시그널 패턴(212b)을 모두 덮는다. 상기 제1솔더 마스크(213)는 통상의 폴리이미드(Polyimide), 에폭시(epoxy), BCB(Benzo Cyclo Butene), PBO(Poly Benz Oxazole), 산화막, 질화막 및 그 등가물중 선택된 어느 하나로 형성할 수 있으나, 여기서 그 재질을 한정하는 것은 아니다. The first solder mask 213 is formed at a predetermined thickness on the outer circumference of the first wiring pattern 212 on the top surface 211a of the first insulating layer 211, thereby forming the first wiring pattern 212. Protect from the external environment. The first solder mask 213 exposes a portion of the first signal pattern 212a and the ground pattern 212c to the outside and covers all of the second signal pattern 212b. The first solder mask 213 may be formed of any one selected from conventional polyimide, epoxy, BCB (Benzo Cyclo Butene), PBO (Poly Benz Oxazole), oxide film, nitride film, and equivalents thereof. It does not limit the material here.

상기 제2배선 패턴(214)은 상기 제1절연층(211)의 하면(211b)에 형성된다. 상기 제2배선 패턴(214)은 상기 도전성 비아(216)를 통해서 상기 제1배선 패턴(212)과 전기적으로 연결된다. 그리고 상기 제2배선 패턴(214)은 상기 솔더볼(160)과 전기적으로 연결된다. 상기 제2배선 패턴(214)은 도전성 비아(216) 및 제2시그널 패턴(212b)을 통해서 제1시그널 패턴(212a)과 전기적으로 연결될 수 있다. 그리고 상기 제2배선 패턴(214)은 상기 도전성 비아(216)를 통해서 상기 제1시그널 패턴(212a)과 전기적으로 연결될 수 있다. 즉, 상기 제1시그널 패턴(212a)은 제2시그널 패턴(212b)을 통해서 상기 제2배선 패턴(214)과 전기적으로 연결되거나 제2시그널 패턴(212b)을 통하지 않고 제2배선 패턴(214)과 전기적으로 연결될 수 있다. 이러한 제2배선 패턴(214)은 상기 제1배선 패턴(212)과 동일한 재질로 이루어질 수 있으므로, 재질에 관한 설명을 생략한다. The second wiring pattern 214 is formed on the bottom surface 211b of the first insulating layer 211. The second wiring pattern 214 is electrically connected to the first wiring pattern 212 through the conductive via 216. The second wiring pattern 214 is electrically connected to the solder ball 160. The second wiring pattern 214 may be electrically connected to the first signal pattern 212a through the conductive via 216 and the second signal pattern 212b. The second wiring pattern 214 may be electrically connected to the first signal pattern 212a through the conductive via 216. That is, the first signal pattern 212a is not electrically connected to the second wiring pattern 214 through the second signal pattern 212b or through the second signal pattern 212b but not through the second wiring pattern 214. And can be electrically connected. Since the second wiring pattern 214 may be made of the same material as the first wiring pattern 212, a description of the material is omitted.

상기 제2솔더 마스크(215)는 상기 제1절연층(211)의 하면(211b)에서 상기 제2배선 패턴(214)의 외주연에 일정두께로 형성되어, 상기 제2배선 패턴(214)을 외부환경으로부터 보호한다. 즉, 상기 제2솔더 마스크(215)는 상기 제1절연층(211)의 하면(211b)에 형성되며, 상기 제2배선 패턴(214)의 일부를 외부로 노출 시킨다. 상기 제2솔더 마스크(215)는 상기 제2배선 패턴(214)에 솔더볼(160)이 용착될 때, 상기 솔더볼(160)의 위치가 변화하지 않도록 한다. 상기 제2솔더 마스크(215)는 상기 제1솔더 마스크(213)와 동일한 재질로 이루어질 수 있으므로, 재질에 관한 설명을 생략한다. The second solder mask 215 is formed to have a predetermined thickness on the outer circumference of the second wiring pattern 214 on the bottom surface 211b of the first insulating layer 211, thereby forming the second wiring pattern 214. Protect from the external environment. That is, the second solder mask 215 is formed on the lower surface 211b of the first insulating layer 211 and exposes a part of the second wiring pattern 214 to the outside. The second solder mask 215 does not change the position of the solder ball 160 when the solder ball 160 is welded to the second wiring pattern 214. Since the second solder mask 215 may be made of the same material as the first solder mask 213, a description of the material is omitted.

상기 도전성 비아(216)는 상기 제1절연층(211)의 상면(211a)과 하면(211b)사이를 관통한다. 상기 도전성 비아(216)는 상기 제1절연층(211)의 상면(211a)에 형성된 상기 제1배선 패턴(212)과 상기 제1절연층(211)의 하면(211b)에 형성된 제2배선 패턴(214) 사이를 전기적으로 각각 연결한다. The conductive via 216 penetrates between an upper surface 211a and a lower surface 211b of the first insulating layer 211. The conductive via 216 is formed on the first wiring pattern 212 formed on the top surface 211a of the first insulating layer 211 and the second wiring pattern formed on the bottom surface 211b of the first insulating layer 211. The electrical connection between 214 is performed respectively.

상기 금속층(220)은 일정두께를 갖는 판 형상으로 도전성 접착제(221)를 통해서 상기 회로 기판(210)의 제1솔더 마스크(213)에 접착된다. 즉, 상기 금속층(220)과 상기 도전성 접착제(221)는 상기 금속층(220)과 상기 제1솔더 마스크(213) 사이에 개재된다. 이때, 상기 그라운드 패턴(212c)은 상기 제1솔더 마스크(213) 상부로 노출되어, 상기 도전성 접착제(221)를 통해서 상기 금속층(220)과 전기적으로 연결된다. 그리고 상기 제1시그널 패턴(212a)은 상기 금속층(220)의 상부로 노출되며, 상기 제1솔더 마스크(213)를 통해서 상기 금속층(220)과 전기적으로 분리된다. 그리고 상기 제2시그널 패턴(212b)은 제1솔더 마스크(213)의 내측에 위치하므로 상기 금속층(220)과 전기적으로 분리된다. 상기 금속층(220)은 상기 제1시그널 패턴(212a)과 그라운드 패턴(212c)의 상부와 대응되는 제1솔더 마스크(213)에 접착될 수 있다. 상기 도전성 접착제(221)는 접착제 성분에 도전성 금속 이 포함된 전기 전도성이 있는 접착제로 바람직하게는 도전성 에폭시일 수 있으나, 본 발명에서 이를 한정하는 것은 아니다. 상기 금속층(220)은 도전성 와이어(240)를 통해서 상기 반도체다이(130)의 그라운드와 전기적으로 연결된다. 상기 반도체다이(130)의 그라운드는 직접 제1배선 패턴(212)과 연결되지 않고, 상기 금속층(220)을 통해서 그라운드를 일괄적으로 연결된다. 그리고 상기 금속층(220)은 반도체 패키지가 요구하는 개수만큼 상기 그라운드 패턴(212c)과 전기적으로 연결될 수 있다. 그러므로 상기 반도체 패키지(200)의 그라운드를 위해 사용되는 그라운드 패턴(212c) 또는 외부 장치와 전기적으로 연결되는 제2배선 패턴(214)을 줄일 수 있다. 또한 그라운드 패턴(212c)이 금속층(220)과 접착제를 통해서 전기적으로 연결되므로, 도전성 와이어(240)의 길이가 짧아지게 되고, 그라운드 면적이 증가하게 됨으로써, 반도체 패키지(200)의 그라운드 특성이 우수하게 된다. 그리고 반도체 패키지(200)는 상기 금속층(220)의 하부 영역에 제2시그널 패턴(212b)이 형성되므로 제1배선 패턴(212)이 형성되는 영역을 상기 금속층(220)의 외주연인 일정 면적에만 한정하는 것을 방지할 수 있다. 그러므로 상기 반도체 패키지(200)의 집적도를 높이면서 사이즈를 줄일 수 있다.상기 금속층(220)은 바람직하게 알루미늄으로 이루어질 수 있으나, 본 발명에서 이를 한정하는 것은 아니다. The metal layer 220 is bonded to the first solder mask 213 of the circuit board 210 through the conductive adhesive 221 in a plate shape having a predetermined thickness. That is, the metal layer 220 and the conductive adhesive 221 are interposed between the metal layer 220 and the first solder mask 213. In this case, the ground pattern 212c is exposed to the upper portion of the first solder mask 213 and is electrically connected to the metal layer 220 through the conductive adhesive 221. The first signal pattern 212a is exposed to the upper portion of the metal layer 220 and is electrically separated from the metal layer 220 through the first solder mask 213. Since the second signal pattern 212b is positioned inside the first solder mask 213, the second signal pattern 212b is electrically separated from the metal layer 220. The metal layer 220 may be attached to a first solder mask 213 corresponding to an upper portion of the first signal pattern 212a and the ground pattern 212c. The conductive adhesive 221 is an electrically conductive adhesive including a conductive metal in an adhesive component, but may preferably be a conductive epoxy, but is not limited thereto. The metal layer 220 is electrically connected to the ground of the semiconductor die 130 through the conductive wire 240. The ground of the semiconductor die 130 is not directly connected to the first wiring pattern 212, but is connected to the ground collectively through the metal layer 220. The metal layer 220 may be electrically connected to the ground pattern 212c by the number required by the semiconductor package. Therefore, the ground pattern 212c used for the ground of the semiconductor package 200 or the second wiring pattern 214 electrically connected to an external device can be reduced. In addition, since the ground pattern 212c is electrically connected to the metal layer 220 through the adhesive, the length of the conductive wire 240 is shortened and the ground area is increased, thereby providing excellent ground characteristics of the semiconductor package 200. do. In the semiconductor package 200, since the second signal pattern 212b is formed in the lower region of the metal layer 220, the region in which the first wiring pattern 212 is formed is limited only to a predetermined area that is the outer circumference of the metal layer 220. Can be prevented. Therefore, the size of the semiconductor package 200 may be reduced while increasing the degree of integration. The metal layer 220 may be preferably made of aluminum, but is not limited thereto.

상기 도전성 와이어(240)는 상기 회로 기판(210)의 제1시그널 패턴(212a)과 상기 반도체다이(130)의 본드 패드(131)를 상호간 전기적으로 연결한다. 그리고 상기 도전성 와이어(240)는 상기 금속층(220)과 상기 반도체다이(130)의 본드 패드(131)를 상호간 전기적으로 연결한다. 즉, 상기 도전성 와이어(240)는 상기 제1 시그널 패턴(212a)과 상기 반도체다이(130) 사이 및 상기 금속층(220)과 상기 반도체다이(130) 사이를 각각 전기적으로 연결한다. 그리고 이러한 상기 도전성 와이어(240)는 상기 인캡슐란트(150)로 인캡슐레이션 된다. 상기 도전성 와이어(240)는 금(Au), 알루미늄(Al) 및 구리(Cu) 어느 하나 또는 그 합금을 이용하게 되는데, 본 발명에서 이를 한정하는 것은 아니다. 상기 도전성 와이어(240)는 바람직하게는 금(Au)으로 형성하는데, 연성과 전기전도도가 다른 금속에 비해서 높아서, 도전성 와이어(240)를 얇게 형성할 수 있으며, 얇게 형성하여도 전기전도도가 높아 와이어 본딩시에 용이하기 때문이다.The conductive wire 240 electrically connects the first signal pattern 212a of the circuit board 210 and the bond pad 131 of the semiconductor die 130 to each other. The conductive wire 240 electrically connects the metal layer 220 and the bond pad 131 of the semiconductor die 130 to each other. That is, the conductive wire 240 electrically connects between the first signal pattern 212a and the semiconductor die 130 and between the metal layer 220 and the semiconductor die 130, respectively. The conductive wire 240 is encapsulated with the encapsulant 150. The conductive wire 240 is made of any one of gold (Au), aluminum (Al) and copper (Cu) or an alloy thereof, but is not limited thereto. The conductive wire 240 is preferably formed of gold (Au), which is higher in ductility and electrical conductivity than other metals, so that the conductive wire 240 may be thinly formed, and the conductive wire 240 may have high electrical conductivity. This is because it is easy at the time of bonding.

상기 반도체 패키지(200)는 도전성 와이어(240)의 본딩 상태를 확인하기 위해서 와이어 본딩 감지 장치(Wire Bonding Monitoring System)를 이용한다. 여기서, 상기 와이어 본딩 감지 장치(WBMS)는 접지로 인가되는 전류에 의해서 와이어의 본딩 상태를 검사하는 장치이다. 상기 반도체 패키지(200)는 반도체다이(130)의 그라운드가 금속층(220) 및 도전성 접착제(221)를 통해서 회로 기판(210)과 전기적으로 연결되어 있으므로, 별도의 그라운드 본딩 없이 상기 와이어 본딩 감지 장치를 통해서 와이어 본딩 상태를 확인할 수 있다. The semiconductor package 200 uses a wire bonding monitoring system to check the bonding state of the conductive wire 240. Here, the wire bonding detection device (WBMS) is a device for checking the bonding state of the wire by the current applied to the ground. In the semiconductor package 200, the ground of the semiconductor die 130 is electrically connected to the circuit board 210 through the metal layer 220 and the conductive adhesive 221. Thus, the wire bonding detection apparatus may be used without additional ground bonding. You can check the wire bonding state.

도 5를 참조하면, 도 4의 반도체 패키지의 제조 방법을 도시한 순서도가 도시되어 있다. Referring to FIG. 5, a flowchart illustrating a method of manufacturing the semiconductor package of FIG. 4 is shown.

도 5에서 도시된 바와 같이 반도체 패키지의 제조 방법은 기판 준비 단계(S1), 금속층 접착 단계(S21), 반도체다이 어태치 단계(S3), 와이어 본딩 단 계(S4), 인캡슐레이션 단계(S5) 및 솔더볼 용착 단계(S6)를 포함한다. 이러한, 상기 반도체 패키지의 제조방법은 하기할 도 6a 내지 도 6f를 참조하여 자세히 설명하고자 한다. As shown in FIG. 5, the method of manufacturing a semiconductor package includes a substrate preparation step S1, a metal layer bonding step S21, a semiconductor die attach step S3, a wire bonding step S4, and an encapsulation step S5. ) And solder ball welding step (S6). Such a method of manufacturing the semiconductor package will be described in detail with reference to FIGS. 6A to 6F.

도 6a 내지 도 6f를 참조하면, 도 5에 도시된 반도체 패키지의 제조 방법을 도시한 단면도가 도시되어 있다. 6A through 6F, cross-sectional views illustrating a method of manufacturing the semiconductor package illustrated in FIG. 5 are illustrated.

도 6a에 도시된 바와 같이, 상기 기판 준비 단계(S1)에서는 평평한 상면(211a)과 상기 상면(211a)의 반대면으로서 평평한 하면(211b)을 갖는 제1절연층과, 상기 제1절연층(211)의 상면(211a)과 하면(211b) 사이를 관통하는 적어도 하나의 도전성 비아(216)가 형성된 회로기판(210)을 준비한다. 그리고 상기 제1절연층(211)의 상면(211a)에는 다수의 제1배선 패턴(212)을 형성한다. 상기 제1배선 패턴(212)은 금속층(220) 또는 상기 반도체다이(130)와 전기적으로 연결된 시그널 패턴(212a, 212b) 및 상기 금속층(220)과 접착된 그라운드 패턴(212c)으로 이루어진다. 그리고 상기 시그널 패턴(212a, 212b)은 도전성 와이어(240)를 통해 상기 반도체다이(130)와 전기적으로 연결된 제1시그널 패턴(212a)과 상기 제1시그널 패턴(212a)과 전기적으로 연결된 제2시그널 패턴(212b)으로 이루어진다. 그리고 상기 제1절연층(211)의 상면(211a)에는 상기 제1시그널 패턴(212a)의 일부가 외부로 노출되도록 제1솔더 마스크(213)를 형성한다. 이때, 상기 제1솔더 마스크(213)는 패터닝 되어 상기 그라운드 패턴(212c)이 외부로 노출시킨다. 그리고 상기 제1절연층(211)의 하면(211b)에는 적어도 하나의 제2배선 패턴(214)을 형성하고, 상기 제2 배선 패턴(214)의 외주연에는 제2솔더 마스크(215)를 형성하여 회로 기판(210)을 준비한다. 이때, 상기 제1절연층(211)의 상면(211a)에 형성된 제1배선 패턴(212)은 상기 도전성 비아(216)를 통해서 상기 하면(211b)에 형성된 제2배선 패턴(214)과 각각 전기적으로 연결된다.As shown in FIG. 6A, in the substrate preparing step S1, a first insulating layer having a flat upper surface 211a and a flat lower surface 211b as an opposite surface of the upper surface 211a and the first insulating layer ( A circuit board 210 having at least one conductive via 216 penetrating between an upper surface 211a and a lower surface 211b of 211 is prepared. A plurality of first wiring patterns 212 are formed on the top surface 211a of the first insulating layer 211. The first wiring pattern 212 includes a signal pattern 212a and 212b electrically connected to the metal layer 220 or the semiconductor die 130, and a ground pattern 212c bonded to the metal layer 220. The signal patterns 212a and 212b may include a first signal pattern 212a electrically connected to the semiconductor die 130 and a second signal electrically connected to the first signal pattern 212a through a conductive wire 240. It consists of a pattern 212b. A first solder mask 213 is formed on the top surface 211a of the first insulating layer 211 so that a part of the first signal pattern 212a is exposed to the outside. In this case, the first solder mask 213 is patterned to expose the ground pattern 212c to the outside. At least one second wiring pattern 214 is formed on the bottom surface 211b of the first insulating layer 211, and a second solder mask 215 is formed on the outer periphery of the second wiring pattern 214. The circuit board 210 is prepared. In this case, the first wiring pattern 212 formed on the top surface 211a of the first insulating layer 211 is electrically connected to the second wiring pattern 214 formed on the bottom surface 211b through the conductive via 216, respectively. Is connected.

도 6b에 도시된 바와 같이, 상기 금속층 접착 단계(S21)에서는 상기 회로 기판(210)의 제1솔더 마스크(213)에 금속층(220)을 접착한다. 이때 상기 금속층(220)은 상기 회로 기판(210)의 제1솔더 마스크(213)에 도전성 접착제(221)로 접착될 수 있다. 상기 금속층(220)은 상기 제1솔더 마스크(213)의 상부로 노출된 상기 그라운드 패턴(212c)과 상기 도전성 접착제(221)를 통해서 전기적으로 연결된다. 이때 상기 제1시그널 패턴(212a)은 상기 금속층(220)의 상부로 노출되며, 상기 금속층(220)과 전기적으로 분리된다.As shown in FIG. 6B, in the attaching the metal layer (S21), the metal layer 220 is attached to the first solder mask 213 of the circuit board 210. In this case, the metal layer 220 may be adhered to the first solder mask 213 of the circuit board 210 with the conductive adhesive 221. The metal layer 220 is electrically connected to the ground pattern 212c exposed to the upper portion of the first solder mask 213 through the conductive adhesive 221. In this case, the first signal pattern 212a is exposed to the upper portion of the metal layer 220 and is electrically separated from the metal layer 220.

도 6c에 도시된 바와 같이, 상기 반도체다이 어태치 단계(S3)에서는 다수의 본드 패드(131)가 상면(130a)에 형성된 반도체다이(130)를 상기 금속층(220)에 안착시킨다. 이때 상기 반도체다이(130)의 하면(221b)은 상기 금속층(220)에 접착제(132)로 접착될 수 있다. 상기 반도체다이(130)는 이송부재(미도시)에 흡착하여 상기 인터포저(220)의 상부로 이송할 수 있지만, 여기서 그 방법을 한정하는 것은 아니다. As illustrated in FIG. 6C, in the semiconductor die attach step S3, a plurality of bond pads 131 are mounted on the metal layer 220 with the semiconductor die 130 formed on the top surface 130a. In this case, the lower surface 221b of the semiconductor die 130 may be adhered to the metal layer 220 with an adhesive 132. The semiconductor die 130 may be absorbed by a transfer member (not shown) and transferred to the upper portion of the interposer 220, but the method is not limited thereto.

도 6d에 도시된 바와 같이, 상기 와이어 본딩 단계(S4)에서는 도전성 와이어(140)를 이용하여 상기 회로 기판(210)과 상기 반도체다이(130) 사이 및 상기 금속층(220)과 상기 반도체다이(130) 사이를 각각 전기적으로 연결한다. 즉, 상기 도전성 와이어는 상기 회로 기판(210)의 제1시그널 패턴(212a)과 상기 반도체다이(130)의 본드 패드(131)를 상호간 전기적으로 연결한다. 그리고 상기 도전성 와이어(240)는 상기 금속층(220)과 상기 반도체다이(130)의 본드 패드(131)를 상호간 전기적으로 연결한다. As shown in FIG. 6D, in the wire bonding step S4, a conductive wire 140 is used to connect the circuit board 210 and the semiconductor die 130, and the metal layer 220 and the semiconductor die 130. ) Electrically connect each other. That is, the conductive wire electrically connects the first signal pattern 212a of the circuit board 210 and the bond pad 131 of the semiconductor die 130 to each other. The conductive wire 240 electrically connects the metal layer 220 and the bond pad 131 of the semiconductor die 130 to each other.

도 6e에 도시된 바와 같이, 상기 인캡슐레이션 단계(S5)에서는 상기 회로 기판(210), 상기 금속층(220), 상기 반도체다이(130) 및 상기 도전성 와이어(240)를 인캡슐란트(150)를 이용하여 인캡슐레이션 한다. 즉, 상기 인캡슐란트(150)는 상기 회로 기판(210)의 제1배선 패턴(212)과 제1솔더 마스크(213), 상기 금속층(220), 상기 반도체다이(130) 및 상기 도전성 와이어(240)를 인캡슐레이션 한다. 그러므로 상기 인캡슐란트(150)는 상기 회로 기판(210)의 상부는 인캡슐레이션하고, 상기 회로 기판(210)의 하부는 외부로 노출시킨다. As shown in FIG. 6E, in the encapsulation step (S5), the circuit board 210, the metal layer 220, the semiconductor die 130, and the conductive wire 240 are encapsulated. Encapsulate using. That is, the encapsulant 150 may include a first wiring pattern 212 and a first solder mask 213, the metal layer 220, the semiconductor die 130, and the conductive wires of the circuit board 210. Encapsulate 240). Therefore, the encapsulant 150 encapsulates the upper portion of the circuit board 210 and exposes the lower portion of the circuit board 210 to the outside.

도 6f에 도시된 바와 같이, 상기 솔더볼 용착 단계(S6)에서는 상기 회로 기판(210)의 제2배선 패턴(214)에 솔더볼(160)을 용착한다. 예를 들면, 상기 제2배선 패턴(214)에 점도가 있는 휘발성 플럭스(flux)를 도포한 후, 그것에 솔더볼(160)을 임시로 안착한다. 이후, 반도체 패키지(200)를 대략 100 내지 300℃의 온도를 갖는 퍼니스(furnace)에 넣었다 꺼냄으로써, 상기 솔더볼(160)이 상기 제2배선 패턴(214)에 강하게 전기적 및 기계적으로 접속되도록 한다. 물론, 상기 퍼니스 내에서 상기 플럭스는 모두 휘발되어 제거된다. 상기 솔더볼(160)은 상기 회로 기판(210), 금속층(220) 및 도전성 와이어(240)를 통해서 상기 반도체다이(130)와 전기적으로 연결될 수 있다. 그리고 상기 솔더볼(160)은 상기 회로 기판(210) 및 도전성 와이어(240)를 통해서 상기 반도체다이(130)와 전기적으로 연결될 수 있다. 그리고 상기 반도체 패키지(200)의 반도체다이(130)는 상기 솔더볼(160)을 통해서 외부 장치(미도시)에 실장 되어, 외부 장치와 전기적으로 연결될 수 있다. As illustrated in FIG. 6F, in the solder ball welding step S6, the solder ball 160 is welded to the second wiring pattern 214 of the circuit board 210. For example, after applying a viscous volatile flux to the second wiring pattern 214, the solder ball 160 is temporarily seated thereon. Thereafter, the semiconductor package 200 is inserted into and taken out of a furnace having a temperature of approximately 100 to 300 ° C., so that the solder ball 160 is strongly and electrically connected to the second wiring pattern 214. Of course, all of the flux in the furnace is volatilized and removed. The solder ball 160 may be electrically connected to the semiconductor die 130 through the circuit board 210, the metal layer 220, and the conductive wire 240. The solder ball 160 may be electrically connected to the semiconductor die 130 through the circuit board 210 and the conductive wire 240. The semiconductor die 130 of the semiconductor package 200 may be mounted on an external device (not shown) through the solder ball 160 to be electrically connected to the external device.

이상에서 설명한 것은 본 발명에 의한 반도체 패키지를 실시하기 위한 하나의 실시예에 불과한 것으로서, 본 발명은 상기한 실시예에 한정되지 않고, 이하의 특허청구범위에서 청구하는 바와 같이 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 분야에서 통상의 지식을 가진 자라면 누구든지 다양한 변경 실시가 가능한 범위까지 본 발명의 기술적 정신이 있다고 할 것이다.What has been described above is only one embodiment for carrying out the semiconductor package according to the present invention, and the present invention is not limited to the above-described embodiment, and the present invention deviates from the gist of the present invention. Without this, anyone skilled in the art to which the present invention pertains will have the technical spirit of the present invention to the extent that various modifications can be made.

도 1은 본 발명의 일 실시예에 따른 반도체 패키지를 도시한 단면도이다.1 is a cross-sectional view illustrating a semiconductor package according to an embodiment of the present invention.

도 2는 도 1의 반도체 패키지의 제조 방법을 도시한 순서도이다.FIG. 2 is a flowchart illustrating a method of manufacturing the semiconductor package of FIG. 1.

도 3a 내지 도 3f는 도 2에 도시된 반도체 패키지의 제조 방법을 도시한 단면도이다.3A to 3F are cross-sectional views illustrating a method of manufacturing the semiconductor package shown in FIG. 2.

도 4는 발명의 다른 실시예에 따른 반도체 패키지를 도시한 단면도이다.4 is a cross-sectional view illustrating a semiconductor package according to another embodiment of the invention.

도 5는 도 4의 반도체 패키지의 제조 방법을 도시한 순서도이다.5 is a flowchart illustrating a method of manufacturing the semiconductor package of FIG. 4.

도 6a 내지 도 6f는 도 5에 도시된 반도체 패키지의 제조 방법을 도시한 단면도이다.6A through 6F are cross-sectional views illustrating a method of manufacturing the semiconductor package shown in FIG. 5.

< 도면의 주요 부분에 대한 부호의 설명 ><Description of Symbols for Main Parts of Drawings>

100, 200; 반도체 패키지100, 200; Semiconductor package

110; 회로 기판 120; 인터포저110; Circuit board 120; Interposer

220; 금속층 130,230; 반도체다이220; Metal layer 130,230; Semiconductor die

140, 240; 도전성 와이어 150; 인캡슐란트140, 240; Conductive wire 150; Encapsulant

160; 솔더볼160; Solder ball

Claims

The first insulating pattern, the first wiring pattern formed on the upper surface of the first insulating film, the second wiring pattern formed on the lower surface of the first insulating film, and the first wiring pattern and the second surface penetrating the upper and lower surfaces of the first insulating film. A substrate including conductive vias electrically connecting the wiring pattern;

An interposer including a second insulating film formed on the top surface of the first insulating film and a plurality of wiring patterns formed on the top surface of the second insulating film;

A semiconductor die formed on an upper surface of the second insulating layer and having a plurality of bond pads formed thereon;

A plurality of conductive wires electrically connecting the substrate, the interposer, and the semiconductor die, respectively;

An encapsulant for encapsulating the substrate, the interposer, and the conductive wire, wherein the first wiring pattern of the substrate is exposed; And

And a solder ball welded to the second wiring pattern of the substrate.

The method of claim 1,

The circuit board is

A first solder mask formed on an upper surface of the first insulating layer and exposing a part of the second wiring pattern to the outside; And

And a second solder mask formed on a lower surface of the first insulating layer and formed to expose a portion of the second wiring pattern.

The method of claim 1,

The conductive wire may be formed between a bond pad of the semiconductor die and a first wiring pattern of the substrate, a wiring pattern of the interposer and a first wiring pattern of the substrate, and a wiring pattern of the bond pad of the semiconductor die and the interposer. A semiconductor package, wherein the semiconductor package is electrically connected to each other.

The method of claim 1,

And a lower surface of the second insulating layer of the interposer is adhered to the substrate with an epoxy adhesive.

The method of claim 1,

The encapsulant is formed to cover all of the upper surface of the first insulating film, the first wiring pattern, the second insulating film, the wiring pattern, the semiconductor die and the conductive wire.

The method of claim 1,

The interposer is a semiconductor package, characterized in that the single-sided substrate.

A first insulating film, a plurality of first wiring patterns formed on an upper surface of the first insulating film, a plurality of second wiring patterns formed on a lower surface of the first insulating film, and a plurality of first wiring patterns formed on an upper surface of the first insulating layer. A substrate comprising a first solder mask exposing a portion of the first solder mask to the outside;

A metal layer bonded to an upper portion of the first solder mask and electrically connected to at least one of the first wiring patterns;

A semiconductor die formed on an upper surface of the metal layer and having a plurality of bond pads formed thereon;

A plurality of conductive wires electrically connecting the substrate, the metal layer, and the semiconductor die to each other;

An encapsulation for encapsulating the substrate, the metal layer, and the conductive wire, wherein the second wiring pattern of the substrate is exposed; And

And a solder ball welded to the second wiring pattern of the substrate.

The method of claim 7, wherein

The first wiring pattern is

A ground pattern bonded to the metal layer by a conductive adhesive; And

And a plurality of signal patterns electrically connected to the semiconductor die or the metal layer.

The method of claim 8,

The ground pattern is disposed under the metal layer, the semiconductor package, characterized in that exposed to the upper portion of the first solder mask.

The method of claim 9,

The conductive adhesive is interposed between the metal layer and the first solder mask, the semiconductor package, characterized in that for electrically connecting the ground pattern and the metal layer.

The method of claim 8,

The signal pattern is

A first signal pattern electrically connected to the semiconductor die through the conductive wire and exposed to an upper portion of the first solder mask; And

And a second signal pattern covering all of the first solder masks and electrically connecting the first signal pattern.

The method of claim 11, wherein

And the conductive wire electrically connects between the bond pad of the semiconductor die and the first signal pattern of the substrate and between the bond pad of the semiconductor die and the metal layer.

The method of claim 11, wherein

The second signal pattern is located under the metal layer, the semiconductor package, characterized in that electrically separated from the metal layer through the first solder mask.

The method of claim 11, wherein

The first signal pattern is spaced apart from the metal layer, the semiconductor package, characterized in that electrically separated from the metal layer.

The method of claim 7, wherein

The circuit board further comprises a conductive via penetrating the upper and lower surfaces of the first insulating layer to electrically connect between the first wiring pattern and the second wiring pattern.

The method of claim 7, wherein

The circuit board is