KR20100122651A - Method for fabricating gate electrode in dual gate - Google Patents

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Abstract

PURPOSE: If the gate electrode forming method of the dual gate is proceed the thermal process so that the diffusion barrier be formed between the first gate conductive film and the second gate conductive film, the PDR property is improved while the concentration of impurity is enhanced in the diffusion barrier interface. CONSTITUTION: The semiconductor substrate(100) has the first area and the second part. In the first gate conductive film, the impurity of the first conductivity type and gate insulating layer is doped. The treatment process is that the diffusion barrier is formed in the interface of the first gate conductive film.

Description

듀얼 게이트의 게이트 전극 형성방법{Method for fabricating gate electrode in dual gate}Method for fabricating gate electrode in dual gate

본 발명은 반도체 소자에 관한 것으로서, 보다 상세하게는 듀얼 게이트의 게이트 전극 형성방법에 관한 것이다. The present invention relates to a semiconductor device, and more particularly to a method of forming a gate electrode of a dual gate.

반도체 소자, 예를 들어 디램(DRAM; Dynamic random access memory) 소자는 셀 영역과 주변회로영역을 갖는데, 특히 주변회로영역은 상보형 모스(CMOS; Complementary Metal Oxide Semiconductor)로 구성된다. 일반적인 상보형 모스에 있어서, P형의 모스트랜지스터는 매몰된 채널구조(buried channel structure)를 갖는데, 이 매몰된 채널구조는 소자의 집적도가 증가함에 따라 채널길이가 감소되고, 그에 따라 높은 전계인가로 누설전류(leakage current) 특성을 열화시킨다. 따라서 최근에는 NMOS 영역에는 N형 불순물이 주입된 폴리실리콘을, PMOS 영역에는 P형 불순물이 주입된 폴리실리콘을 사용하는 듀얼 게이트 공정이 도입되어 적용되고 있다. 특히 소자의 크기가 축소됨에 따라 셀의 구조가 평면 구조에서 리세스 게이트와 같이 입체적으로 변하면서 듀얼 게이트 공정은 셀을 기준으로 형성하고 있다. A semiconductor device, for example, a dynamic random access memory (DRAM) device, has a cell region and a peripheral circuit region. In particular, the peripheral circuit region includes a complementary metal oxide semiconductor (CMOS). In a typical complementary Morse, a P-type morph transistor has a buried channel structure, which has a channel length that decreases as the degree of integration of the device increases, resulting in a high electric field. Deteriorates leakage current characteristics. Recently, a dual gate process using polysilicon implanted with N-type impurities in the NMOS region and polysilicon implanted with P-type impurities in the PMOS region has been introduced and applied. In particular, as the size of the device is reduced, the cell structure is three-dimensionally changed like a recess gate in a planar structure, and the dual gate process is formed based on the cell.

일반적으로 듀얼 게이트를 형성하기 위해 적용하는 첫 번째 방법으로 먼저, 게이트 도전층으로 도핑되지 않은 폴리실리콘막(Undoped polysilicon)을 증착한 다음, PMOS 영역 및 NMOS 영역에 각각 P형 불순물(dopant) 및 N형 불순물을 주입하는 방법이 있다. P형 불순물 및 N형 불순물을 주입한 다음, 주입된 불순물들의 활성화를 높이기 위해 열공정을 진행하여 듀얼 게이트를 형성한다. 듀얼 게이트를 형성하기 위한 두 번째 방법으로는, 게이트 도전층으로 P형 또는 N형으로 도핑된 폴리실리콘막을 증착하고, PMOS 영역 또는 NMOS 영역의 폴리실리콘막의 도전형(conduction type)을 전환(convert)시키기 위해 반대 도전형의 불순물을 주입하는(counter doping) 방법이다. 그리고 주입된 불순물들의 활성화를 높이기 위해 열공정을 진행한다.In general, as a first method applied to forming a dual gate, first, an undoped polysilicon film is deposited as a gate conductive layer, and then P-type impurities and N are respectively deposited in the PMOS region and the NMOS region. There is a method of injecting type impurities. After implanting P-type impurities and N-type impurities, thermal processes are performed to increase activation of the implanted impurities, thereby forming dual gates. As a second method for forming the dual gate, a polysilicon film doped with a P-type or N-type is deposited as a gate conductive layer, and the conductive type of the polysilicon film in the PMOS region or the NMOS region is converted. To do this, a counter doping method of impurity of opposite conductivity type is used. The thermal process is then performed to increase the activation of the implanted impurities.

이러한 듀얼 게이트 구조는 종래의 매몰된 채널 구조를 갖는 트랜지스터보다 단채널 효과(short channel effect)가 감소하면서, 동일한 문턱전압(Vt; Threshold voltage)에 대하여 포화전류(Idsat) 특성 개선, 문턱전압 이하에서 전류 슬로프 개선 및 드레인 유발 장벽 저하(DIBL; Drain Induced Barrier Lowering) 특성이 개선되는 이점이 있다. 또한, n형의 폴리게이트에 비하여 상대적으로 데이터 보유 시간(retention time)이 향상될 뿐만 아니라, 저전압으로 고효율의 동작을 가진 디램(DRAM) 소자를 제작할 수 있다. The dual gate structure has a shorter channel effect than a transistor having a buried channel structure, and improves the saturation current (Idsat) characteristic with respect to the same threshold voltage (Vt), and below the threshold voltage. Current slope improvement and drain induced barrier lowering (DIBL) characteristics are improved. In addition, the data retention time is improved relative to the n-type polygate, and a DRAM device having high efficiency at low voltage can be manufactured.

그러나 듀얼 게이트를 형성하는 과정에서 게이트 도전층으로 사용하는 폴리실리콘층의 증착방법에 따라 트랜지스터의 특성이 변화된다. 폴리실리콘층의 증착방법에 따라 변화되는 트랜지스터의 특성은 링 오실레이터 신호 지연(Ring Oscillator Delay)과 폴리실리콘 공핍율(PDR; Poly depletion Ratio) 특성이다. 특 히 PMOS 영역에서 폴리실리콘 공핍율(PDR) 특성이 저하되면 단채널마진(short channel margin) 부족과 전류 문제는 PMOS의 PDR 특성의 저하로 Short Channel Margin 부족과 전류 구동용이성(Current Driveability)이 저하되어 소자의 특성을 저하시키는 문제가 발생한다. 이에 따라 듀얼 게이트의 특성을 유지하면서 PDR 특성을 향상시킬 수 있는 방법이 요구된다. However, in the process of forming the dual gate, the characteristics of the transistor change according to the deposition method of the polysilicon layer used as the gate conductive layer. The characteristics of the transistor that are changed according to the deposition method of the polysilicon layer are ring oscillator delay and poly depletion ratio (PDR) characteristics. In particular, when the polysilicon depletion rate (PDR) characteristic is degraded in the PMOS region, the short channel margin and current problem are caused by the PDR characteristic of the PMOS, and thus, short channel margin and current driveability are deteriorated. This causes a problem of lowering the characteristics of the device. Accordingly, there is a need for a method capable of improving PDR characteristics while maintaining the dual gate characteristics.

본 발명이 이루고자 하는 기술적 과제는, 게이트 도전막을 두 단계로 나누어 증착하면서 게이트 도전막 계면에서 불순물 농도가 높아지게 열처리 공정을 수행함으로써 PDR 특성을 향상시켜 소자의 특성이 열화되는 것을 방지할 수 있는 듀얼 게이트의 게이트 전극 형성방법을 제공하는데 있다. The technical problem to be achieved by the present invention is to perform a heat treatment process in which the impurity concentration is increased at the gate conductive film interface while depositing the gate conductive film in two steps, thereby improving the PDR characteristics to prevent deterioration of device characteristics. A method of forming a gate electrode is provided.

본 발명의 실시예에 따른 듀얼 게이트의 게이트 전극 형성방법은, 제1영역 및 제2영역을 갖는 반도체 기판 상에 게이트 절연막 및 제1 도전형의 불순물이 도핑된 제1 게이트도전막을 형성하는 단계; 상기 제1 게이트도전막의 계면에 확산방지막을 형성하는 트리트먼트 공정을 진행하는 단계; 상기 확산방지막 위에 제1 도전형의 불순물이 도핑된 제2 게이트도전막을 형성하는 단계; 상기 제1영역의 제2 게이트도전막 및 제1 게이트도전막에 제2 도전형의 불순물을 주입하는 이온주입공정을 진행하는 단계; 및 상기 반도체 기판 상에 열처리를 진행하여 제1영역에는 제2 도전형의 제1 폴리실리콘막, 제1 확산방지막 및 제2 도전형의 제2 폴리실리콘막을 포함하는 제1 게이트전극을 형성하고, 제2 영역에는 제1 도전형의 제1 폴리실리콘막, 제2 확산방지막 및 제1 도전형의 제2 폴리실리콘막을 포함하는 제2 게이트전극을 형성하는 단계를 포함하는 것을 특징으로 한다.A method of forming a gate electrode of a dual gate according to an embodiment of the present invention includes forming a gate insulating film and a first gate conductive film doped with impurities of a first conductivity type on a semiconductor substrate having a first region and a second region; Performing a treatment process of forming a diffusion barrier layer at an interface of the first gate conductive layer; Forming a second gate conductive layer doped with an impurity of a first conductivity type on the diffusion barrier layer; Performing an ion implantation process of injecting impurities of a second conductivity type into the second gate conductive film and the first gate conductive film in the first region; Heat treating the semiconductor substrate to form a first gate electrode including a first polysilicon film of a second conductivity type, a first diffusion barrier film, and a second polysilicon film of a second conductivity type in a first region; And forming a second gate electrode including the first polysilicon film of the first conductivity type, the second diffusion barrier layer, and the second polysilicon film of the first conductivity type in the second region.

본 발명에 있어서, 상기 제1 게이트도전막은 상기 제1 도전형의 불순물이 2.0e20/㎠ 내지 8.0e20/㎠의 농도로 주입되고, 상기 제1 도전형의 불순물은 31P(인) 이온을 포함한다.In the present invention, the first gate conductive film is implanted with impurities of the first conductivity type at a concentration of 2.0e20 / cm 2 to 8.0e20 / cm 2, and the impurities of the first conductivity type include 31 P (phosphorus) ions. .

상기 트리트먼트 공정을 진행하는 단계는, 상기 제1 게이트도전막 상에 산소(O2)를 함유한 가스 또는 암모니아(NH3) 가스를 반응 가스로 공급하고, 램프 업 속도 또는 램프 다운 속도를 10℃/sec 내지 800℃/sec로 800℃ 내지 1200℃의 온도에서 0.1sec 내지 60sec 동안 진행하는 것이 바람직하다.The treatment may be performed by supplying a gas containing oxygen (O 2 ) or ammonia (NH 3 ) gas as a reaction gas on the first gate conductive layer, and ramping up or ramping down 10. It is preferable to proceed at 0.1 ° C. to 800 ° C./sec at a temperature of 800 ° C. to 1200 ° C. for 0.1 sec to 60 sec.

상기 확산방지막은 상기 제1 게이트도전막과 제2 게이트도전막 사이의 전기적 전도성을 유지하게 10Å 내지 15Å의 두께로 형성하는 것이 바람직하다.The diffusion barrier layer may be formed to have a thickness of 10 kV to 15 kV to maintain electrical conductivity between the first gate conductive film and the second gate conductive film.

상기 제2 게이트도전막은 상기 제1 도전형의 불순물이 5.0e15/㎠ 내지 4.0e20/㎠의 농도로 주입되고, 상기 제2 도전형의 불순물은 11B(붕소) 이온을 포함하는 것이 바람직하다.In the second gate conductive film, impurities of the first conductivity type are implanted at a concentration of 5.0e15 / cm 2 to 4.0e20 / cm 2, and the impurities of the second conductivity type include 11B (boron) ions.

상기 제1 확산방지막은 상기 제2 도전형의 불순물이 상기 제2 도전형의 제1 제1 폴리실리콘막에서 상기 제2 도전형의 제2 폴리실리콘막 방향으로 확산하는 것을 방지한다.The first diffusion barrier prevents the impurities of the second conductivity type from diffusing toward the second polysilicon layer of the second conductivity type from the first polysilicon film of the second conductivity type.

상기 제2 확산방지막은 상기 제1 도전형의 불순물이 상기 제1 도전형의 제1 제1 폴리실리콘막에서 상기 제1 도전형의 제2 폴리실리콘막 방향으로 확산하는 것을 방지한다.The second diffusion barrier prevents the impurity of the first conductivity type from diffusing toward the second polysilicon film of the first conductivity type from the first polysilicon film of the first conductivity type.

본 발명에 따르면, 게이트 도전막을 제1 불순물농도를 갖는 제1 게이트도전막과 제2 불순물농도를 갖는 제2 게이트도전막으로 나누어 증착하면서 제1 게이트 도전막과 제2 게이트 도전막 사이에 확산방지막이 형성되게 열처리 공정을 수행하면, 확산방지막 계면에서 불순물의 농도가 높아지면서 PDR 특성을 향상시킬 수 있다. According to the present invention, the diffusion barrier layer is formed between the first gate conductive layer and the second gate conductive layer while depositing the gate conductive layer into a first gate conductive layer having a first impurity concentration and a second gate conductive layer having a second impurity concentration. When the heat treatment process is performed, the concentration of impurities at the diffusion barrier layer interface may be increased, thereby improving PDR characteristics.

이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세히 설명하고자 한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다. Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings. The present invention may, however, be embodied in many different forms and should not be construed as limited to the embodiments set forth herein.

도 1 내지 도 7은 본 발명의 실시예에 따른 듀얼 게이트의 게이트 전극 형성방법을 설명하기 위해 나타내보인 도면들이다. 도 8은 본 발명에 의한 게이트 전극의 깊이에 따른 불순물 농도를 설명하기 위해 나타내보인 도면이다. 그리고 도 9는 본 발명의 실시예에 따른 듀얼 게이트의 PDR 특성을 설명하기 위해 나타내보인 그래프이다.1 to 7 are views illustrating a method of forming a gate electrode of a dual gate according to an embodiment of the present invention. 8 is a view showing for explaining the impurity concentration according to the depth of the gate electrode according to the present invention. 9 is a graph illustrating a PDR characteristic of a dual gate according to an embodiment of the present invention.

도 1을 참조하면, 제1 영역(Ⅰ) 및 제2 영역(Ⅱ)이 정의된 반도체 기판(100) 위에 게이트 절연막(105)을 형성한다. 여기서 반도체 기판(100)은 주변회로영역으로 제1 영역(Ⅰ)은 이후 P형 모스트랜지스터가 배치될 영역이고, 제2 영역(Ⅱ)은 N형 모스트랜지스터가 배치될 영역이다. 이때 비록 도면에 도시하지는 않았지만, 입체적인 형상의 게이트 구조를 도입하고자 하는 경우, 셀 영역의 반도체 기판 내에는 소정 깊이의 리세스 트렌치가 형성되어 있고, 리세스 트렌치의 노출면에 게이트 절연막이 형성되어 있다. 또는 평평한 채널의 게이트 구조를 도입하고자 하는 경우, 셀 영역은 평면의 표면이 노출된 반도체 기판 상에 게이트 절연막이 형성되어 있다. 반도체 기판(100) 위에 형성된 게이트 절연막(105)은 열산화(thermal oxidation) 방식을 이용하여 산화막으로 형성할 수 있다. 다음에 게이트 절연막(105) 위에 제1 게이트도전막(110)을 형성한다. 게이트 절연막(105) 위에 형성된 제1 게이트도전막(110)은 제1 도전형의 불순물이 제1 농도로 도핑된 폴리실리콘막으로 형성할 수 있다. 여기서 제1 게이트도전막(110)은 100Å 내지 250Å의 제1 두께로 형성하는 것이 바람직하다. 제1 게이트도전막(110)에 도핑된 제1 도전형의 불순물은 N형 불순물, 예를 들어 31P(인)를 포함하며 제1 농도, 예컨대 2.0e20/㎠ 내지 8.0e20/㎠의 농도로 주입되어 있다.Referring to FIG. 1, a gate insulating layer 105 is formed on a semiconductor substrate 100 in which a first region I and a second region II are defined. The semiconductor substrate 100 is a peripheral circuit region where the first region I is a region where a P-type MOS transistor is to be disposed thereafter, and the second region II is an region where an N-type MOS transistor is to be disposed. At this time, although not shown in the figure, when a gate structure having a three-dimensional shape is to be introduced, a recess trench having a predetermined depth is formed in the semiconductor substrate of the cell region, and a gate insulating film is formed on the exposed surface of the recess trench. . Alternatively, when a gate structure of a flat channel is to be introduced, a gate insulating film is formed on a semiconductor substrate in which a flat surface is exposed. The gate insulating layer 105 formed on the semiconductor substrate 100 may be formed of an oxide layer using a thermal oxidation method. Next, the first gate conductive film 110 is formed on the gate insulating film 105. The first gate conductive layer 110 formed on the gate insulating layer 105 may be formed of a polysilicon layer doped with impurities of a first conductivity type at a first concentration. In this case, the first gate conductive layer 110 may be formed to have a first thickness of 100 kV to 250 kV. The first conductivity type dopant doped into the first gate conductive layer 110 includes N type impurities, for example, 31 P (phosphorus), and is implanted at a first concentration, for example, at a concentration of 2.0e20 / cm 2 to 8.0e20 / cm 2. It is.

도 2를 참조하면, 제1 게이트도전막(110)이 형성된 반도체 기판(100) 상에 트리트먼트(treatment) 공정을 진행한다. 구체적으로, 제1 게이트도전막(110)이 형성된 반도체 기판(100)을 열처리 장비에 배치하고, 열처리 장비 내에 산소(O)를 함유한 가스 또는 암모니아(NH3) 가스를 반응 가스로 공급한다. 여기서 산소(O)를 함유한 가스는 산소(O2) 가스 또는 아산화질소(N2O) 가스 및 일산화질소(NO) 가스를 하나 이상 혼합한 혼합 가스를 포함한다. 트리트먼트 공정은 급속열처리(RTA; Rapid Thermal Annealing) 방식으로 진행하는 것이 바람직하다. 급속열처리 방식은 800℃ 내지 1200℃의 온도에서 0.1sec 내지 60sec 동안 진행하며, 램프 업 속도(ramp up rate) 또는 램프 다운 속도(ramp down rate)는 10℃/sec 내지 800℃/sec의 온도 증감속도로 진행한다. Referring to FIG. 2, a treatment process is performed on the semiconductor substrate 100 on which the first gate conductive layer 110 is formed. Specifically, the semiconductor substrate 100 on which the first gate conductive film 110 is formed is disposed in a heat treatment equipment, and a gas containing oxygen (O) or ammonia (NH 3 ) gas is supplied as a reaction gas in the heat treatment equipment. Here, the gas containing oxygen (O) includes a mixed gas of at least one of oxygen (O 2 ) gas or nitrous oxide (N 2 O) gas and nitrogen monoxide (NO) gas. The treatment process is preferably carried out by Rapid Thermal Annealing (RTA). The rapid heat treatment is performed at a temperature of 800 ° C. to 1200 ° C. for 0.1 sec to 60 sec, and ramp up rate or ramp down rate is 10 ° C./sec to 800 ° C./sec. Proceed with speed.

이와 같이 트리트먼트 공정을 진행하면 제1 게이트도전막(110)과 산소(O)를 함유한 가스 또는 암모니아(NH3) 가스와의 화학 반응으로 제1 게이트도전막(110) 계면에 확산방지막(115)이 형성된다. 확산방지막(115)은 실리콘산화막으로 10Å 내지 15Å의 두께로 형성된다. 확산방지막(115)이 15Å보다 두꺼운 두께로 형성되면 절연되어 게이트 동작이 이루어지지 않으므로, 희석되거나 다른 가스와 혼합된 산소 가스를 공급하여 15Å 이하의 두께로 형성하는 것이 바람직하다. 여기서 트리트먼트 공정은 질소(N2) 가스 분위기에서는 제1 게이트도전막(110) 계면에 확산방지막(115)을 유도할 수 없으므로 산소(O)를 함유한 가스 분위기에서 진행하는 것이 바람직하다. 확산방지막(115)은 이후 반도체 소자 제작 과정에서 진행하는 열처리 공정에서 게이트 절연막(105)과 접하고 있는 제1 게이트도전막(110)의 불순물이 상부로 확산하는 것을 억제한다. 이에 따라 폴리공핍(PDR; Poly depletion ratio) 특성에 영향을 주는 계면의 불순물 농도를 증가시키는 효과가 있다. 트린트먼트 공정을 진행하여 제1 게이트도전막(110) 위에 확산방지막(115)을 형성한 다음 질소(N2)가스, 아르곤(Ar)가스 또는 헬륨(He)가스 분위기에서 어닐(anneal) 공정을 진행한다. As such, the treatment process may be performed by a chemical reaction between the first gate conductive film 110 and a gas containing oxygen (O) or ammonia (NH 3 ) gas. 115) is formed. The diffusion barrier 115 is formed of a silicon oxide film and has a thickness of 10 GPa to 15 GPa. If the diffusion barrier 115 is formed to a thickness greater than 15 kV, the insulation is not performed and the gate operation is not performed. Therefore, the diffusion barrier film 115 may be formed to have a thickness of 15 kPa or less by supplying an oxygen gas diluted or mixed with another gas. Since the treatment process cannot induce the diffusion barrier film 115 at the interface of the first gate conductive film 110 in a nitrogen (N 2 ) gas atmosphere, it is preferable to proceed in a gas atmosphere containing oxygen (O). The diffusion barrier 115 suppresses diffusion of impurities in the first gate conductive layer 110 in contact with the gate insulating layer 105 in the heat treatment process performed in the semiconductor device fabrication process. Accordingly, there is an effect of increasing the impurity concentration of the interface affecting the poly depletion ratio (PDR) characteristics. After the treatment process, the diffusion barrier film 115 is formed on the first gate conductive film 110 and then annealed in an atmosphere of nitrogen (N 2 ) gas, argon (Ar) gas, or helium (He) gas. Proceed.

다음에 도 3에 도시한 바와 같이, 확산방지막(115) 위에 제2 게이트도전막(120)을 형성한다. 확산방지막(115) 위에 형성된 제2 게이트도전막(120)은 제1 게이트도전막(110)과 동일한 제1 도전형의 불순물이 제2 농도로 도핑된 폴리실리콘막으로 형성할 수 있다. 여기서 제2 게이트도전막(120)은 550Å 내지 700Å의 제2 두께로 형성하는 것이 바람직하다. 제2 게이트도전막(120)에 도핑된 제1 도전형의 불순물은 N형 도전형 불순물, 예를 들어 31P(인) 이온을 포함하며, 제1 게이트도전막(110)에 주입된 불순물보다 상대적으로 높은 제2 농도, 예컨대 5.0e15/㎠ 내지 4.0e20/㎠의 농도로 주입되어 있다. Next, as shown in FIG. 3, a second gate conductive film 120 is formed on the diffusion barrier film 115. The second gate conductive layer 120 formed on the diffusion barrier layer 115 may be formed of a polysilicon layer doped with the same first conductivity type impurities as the first gate conductive layer 110 at a second concentration. In this case, the second gate conductive layer 120 may be formed to have a second thickness of 550 kV to 700 kV. The impurity of the first conductivity type doped in the second gate conductive film 120 includes an N-type conductivity impurity, for example, 31 P (phosphorus) ions, and is relative to the impurity implanted in the first gate conductive film 110. At a high second concentration such as 5.0e15 / cm 2 to 4.0e20 / cm 2.

도 4를 참조하면, 반도체 기판(100)의 제1 영역(Ⅰ)을 노출시키는 마스크막 패턴(125)을 형성한다. 마스크막 패턴(125)은 포토레지스트막으로 형성할 수 있다. 이를 위해 먼저, 반도체 기판(100) 위에 포토레지스트막을 형성한다. 다음에 노광 및 현상 공정을 포함하는 리소그래피(lithography) 공정을 진행하여 제1 영역(Ⅰ)의 제2 게이트도전막(120)을 노출시키면서 제2 영역(Ⅱ)을 포함하는 나머지 영역은 차단하는 마스크막 패턴(125)을 형성한다. 다음에 마스크막 패턴(125)을 이온주입배리어막으로 도면에서 화살표로 나타낸 바와 같이, 제1 영역(Ⅰ)의 노출된 제2 게이트도전막(120) 및 제1 게이트도전막(110)에 불순물 이온을 주입하는 이온주입공정을 수행한다. 이온주입공정은 카운터 도핑(counter doping) 방식으로 제1 게이트도전막(110)에 주입하는 불순물 이온은 P형 도전형 불순물, 예를 들어 11B(붕소) 이온을 포함한다. Referring to FIG. 4, a mask layer pattern 125 exposing the first region I of the semiconductor substrate 100 is formed. The mask film pattern 125 may be formed of a photoresist film. To this end, first, a photoresist film is formed on the semiconductor substrate 100. Next, a lithography process including an exposure and development process is performed to expose the second gate conductive film 120 of the first region (I) while blocking the remaining region including the second region (II). The film pattern 125 is formed. Next, the mask film pattern 125 is an ion implantation barrier film and impurities are exposed to the exposed second gate conductive film 120 and the first gate conductive film 110 in the first region I as shown by arrows in the drawing. An ion implantation process for implanting ions is performed. In the ion implantation process, the impurity ions implanted into the first gate conductive layer 110 by a counter doping method include P-type conductivity impurities, for example, 11B (boron) ions.

다음에 이온주입공정이 진행된 반도체 기판(100)의 제2 영역(Ⅱ)을 차단하고 있는 마스크막 패턴(125)을 제거한다. 다음에 반도체 기판(100) 상에 열처리 공정을 진행하여 제1 영역(Ⅰ)의 제2 게이트도전막(120) 및 제1 게이트도전막(110) 내에 주입된 불순물 이온을 활성화시킨다. 그러면 열처리 공정에 의해 주입된 불순물 이온이 활성화되면서 도 5에 도시한 바와 같이, 제1 영역(Ⅰ)에는 제1 P형 폴리실리콘막(130), 제1 확산방지막(115a) 및 제2 P형 폴리실리콘막(132)을 포함하는 제1 게이트전극이 형성되고, 제2 영역(Ⅱ)에는 제1 N형 폴리실리콘막(135), 제2 확산방지막(115b) 및 제2 N형 폴리실리콘막(137)을 포함하는 제2 게이트전극이 형성된다. Next, the mask film pattern 125 blocking the second region II of the semiconductor substrate 100 in which the ion implantation process is performed is removed. Next, a heat treatment process is performed on the semiconductor substrate 100 to activate the impurity ions implanted into the second gate conductive film 120 and the first gate conductive film 110 in the first region (I). Then, as the impurity ions implanted by the heat treatment process are activated, as shown in FIG. 5, in the first region (I), the first P-type polysilicon film 130, the first diffusion barrier film 115a, and the second P-type. A first gate electrode including the polysilicon film 132 is formed, and the first N-type polysilicon film 135, the second diffusion barrier film 115b, and the second N-type polysilicon film are formed in the second region (II). A second gate electrode including 137 is formed.

입체적인 게이트 구조를 도입하기 위해 셀 영역의 반도체 기판 내에 리세스 트렌치를 형성하고, 리세스 트렌치를 게이트도전막의 단일막으로 매립하는 경우, 바닥면으로 갈수록 좁아지는 트렌치 폭에 의해 폴리 심(Poly seam) 현상이 발생하였다. 이에 폴리 심 현상을 방지하기 위해 리세스트렌치를 고농도의 폴리실리콘막으로 1차 증착하고, 열처리공정을 진행한 다음, 저농도의 폴리실리콘막으로 2차 증착하여 매립하고 있다. 그런데 폴리실리콘막을 두 단계로 나누어 증착하는 경우, 후속 열처리 공정에서 도핑된 불순물들이 확산됨에 따라 폴리실리콘 상단의 불순물 농도는 높지만 아래로 내려갈수록 불순물 농도가 낮아지며, 게이트절연막과 인접한 폴리실리콘막 부분의 불순물 농도는 더욱 낮아지게 된다. 따라서 폴리실리콘 하단 부분에 불순물의 농도가 매우 낮거나 거의 없는 지역이 나타나는 폴리 공핍(PDR) 현상이 나타난다. 폴리 공핍 현상이 발생하면 전압 강하와 같은 문제가 발생하면서 단채널 마진 부족 및 전류 구동성이 저하되는 문제가 발생한다. In order to introduce a three-dimensional gate structure, a recess trench is formed in the semiconductor substrate in the cell region, and when the recess trench is embedded into a single layer of the gate conductive film, a poly seam is formed by the trench width narrowing toward the bottom surface. The phenomenon occurred. In order to prevent the poly seam phenomenon, the recess trench is first deposited with a high concentration polysilicon film, a heat treatment process is performed, and a second concentration is deposited with a low concentration polysilicon film. However, when the polysilicon film is deposited in two stages, as the doped impurities are diffused in a subsequent heat treatment process, the impurity concentration at the top of the polysilicon is high but the impurity concentration is lowered downward. The concentration will be lower. Therefore, polydepletion (PDR) phenomenon appears at the lower part of polysilicon, where an area of very low or almost no impurity concentration appears. When the poly depletion occurs, problems such as voltage drop may occur, and short channel margins and current driveability may be degraded.

제1 영역(Ⅰ), 즉 PMOS 영역에 형성된 제1 확산방지막(115a)은 이온주입방법으로 확산된 P형 도전형 불순물들이 후속 공정에 의해 제2 P형 폴리실리콘막(132) 상부의 제1 P형 폴리실리콘막(130) 방향으로 확산되는 것을 방지한다. 이에 따라 제1 확산방지막(115a) 계면의 P형 도전형 불순물의 농도를 높여 폴리공핍(PDR) 특성을 개선시킬 수 있다. 또한 제2 영역(Ⅱ), 즉 NMOS 영역에 형성된 제2 확산방지막(115b)은 후속 진행하는 열처리에서 제1 N형 폴리실리콘막(135)의 N형 도전형 불 순물이 제2 N형 폴리실리콘막(137) 방향으로 확산되는 것을 억제한다. 이에 따라 폴리공핍(PDR) 특성에 영향을 주는 제2 확산방지막(115b) 계면의 N형 도전형 불순물 농도를 증가시키는 효과가 있다. The first diffusion barrier film 115a formed in the first region (I), that is, the PMOS region, has a first type P-type impurity diffused by an ion implantation method on the first P-type polysilicon layer 132 by a subsequent process. It is prevented from diffusing in the direction of the P-type polysilicon film 130. Accordingly, the concentration of the P-type conductive impurity at the interface of the first diffusion barrier 115a may be increased to improve polydepletion (PDR) characteristics. In addition, the second diffusion barrier film 115b formed in the second region (II), that is, the NMOS region, has the N-type conductive impurity of the first N-type polysilicon layer 135 as the second N-type polysilicon in the subsequent heat treatment. The diffusion in the direction of the film 137 is suppressed. Accordingly, there is an effect of increasing the concentration of the N-type conductivity impurity at the interface of the second diffusion barrier film 115b that affects the polydepletion (PDR) characteristics.

듀얼 게이트의 깊이에 따른 불순물 농도를 나타내보인 도 8을 참조하면, 제1 P형 폴리실리콘막(130)과 제2 P형 폴리실리콘막(132) 사이에 형성된 제1 확산방지막(115a)이 불순물 확산을 방지함에 따라 도면의 참조부호'200'에 도시한 바와 같이, 불순물의 농도는 제1 확산방지막(115a) 계면에서 증가하며 제1 P형 폴리실리콘막(130)에서도 충분한 불순물 농도를 유지한다. 도 8에서는 제1 영역(Ⅰ)을 예로 들어 설명하였지만, 제2 영역(Ⅱ)에서도 적용할 수 있는 것은 자명하다. 즉, 입체 구조의 게이트스택을 형성하는 경우, 폴리 심 현상을 방지하면서 PDR 특성을 향상시킬 수 있다. 또한 평면 구조의 게이트스택을 형성하는 경우에도 PDR 특성을 향상시킬 수 있다. Referring to FIG. 8, which shows an impurity concentration according to the depth of the dual gate, the first diffusion barrier 115a formed between the first P-type polysilicon layer 130 and the second P-type polysilicon layer 132 is impurity. As the diffusion is prevented, as shown by reference numeral 200 in the drawing, the concentration of impurities increases at the interface of the first diffusion barrier film 115a and maintains sufficient concentration of impurities even in the first P-type polysilicon film 130. . In FIG. 8, the first region I has been described as an example, but it is obvious that the second region II can also be applied. That is, when forming a three-dimensional gate stack, it is possible to improve the PDR characteristics while preventing the poly seam phenomenon. In addition, even when the gate stack having a planar structure is formed, the PDR characteristics can be improved.

이와 같이 제1 게이트 도전막을 형성한 다음, 산소(O2) 가스를 함유하는 가스를 이용한 트리트먼트 공정으로 제1 게이트 도전막 계면에 확산방지막을 형성하고, 그 위에 제2 게이트 도전막을 형성한 본 발명의 PDR 특성은 도 9에 도시한 바와 같이, NMOS 영역에서는 트리트먼트 공정을 진행하지 않은 경우보다 PDR 특성이 1% 내지 2% 개선되고, PMOS 영역에서는 2% 내지 3% 개선되는 것을 실험 데이터 결과에서 확인할 수 있다. After forming the first gate conductive film as described above, a diffusion barrier is formed on the interface of the first gate conductive film by a treatment process using a gas containing oxygen (O 2 ) gas, and the second gate conductive film is formed thereon. As shown in FIG. 9, the PDR characteristic of the invention is improved by 1% to 2% in the NMOS region and 2% to 3% in the PMOS region, compared to the case where no treatment process is performed. See for more information.

도 6을 참조하면, 반도체 기판(100)의 제1 영역(Ⅰ)에 형성된 제2 P형 폴리 실리콘막(132)과, 제2 영역(Ⅱ)에 형성된 제2 N형 폴리실리콘막(137) 위에 금속막(140) 및 하드마스크막(145)을 형성한다. 여기서 금속막(140)은 텅스텐나이트라이드(WN)막 또는 텅스텐(W)막을 포함하며, 하드마스크막(145)은 나이트라이드막을 포함하여 형성한다. Referring to FIG. 6, a second P-type polysilicon film 132 formed in the first region I of the semiconductor substrate 100 and a second N-type polysilicon film 137 formed in the second region II. The metal film 140 and the hard mask film 145 are formed thereon. The metal film 140 may include a tungsten nitride (WN) film or a tungsten (W) film, and the hard mask film 145 may include a nitride film.

도 7을 참조하면, 반도체 기판(100)의 제1 영역(Ⅰ)에 P형 게이트스택(185a)을 형성하고, 제2 영역(Ⅱ)에는 N형 게이트스택(185b)을 형성한다. 구체적으로, 하드마스크막(145) 위에 게이트 형성영역을 정의하는 레지스트막 패턴(미도시함)을 형성한다. 계속해서 레지스트막 패턴을 마스크로 식각공정을 진행하여 반도체 기판(100)의 제1 영역(Ⅰ)에는 P형 게이트스택(185a)을 형성하고, 제2 영역(Ⅱ)에는 N형 게이트스택(185b)을 형성한다. 여기서 제1 영역(Ⅰ)에 형성된 P형 게이트스택(185a)은 게이트절연막패턴(180), 제1 P형 폴리실리콘막패턴(170a), 제1 확산방지막패턴(165a), 제2 P형 폴리실리콘막패턴(160a), 금속막패턴(155) 및 하드마스크막 패턴(150)을 포함하여 이루어진다. 그리고 제2 영역(Ⅱ)에 형성된 N형 게이트스택(185b)은 게이트절연막패턴(180), 제1 N형 폴리실리콘막패턴(170b), 제2 확산방지막패턴(165b), 제2 N형 폴리실리콘막패턴(160b), 금속막패턴(155) 및 하드마스크막 패턴(150)을 포함하여 이루어진다.Referring to FIG. 7, the P-type gate stack 185a is formed in the first region I of the semiconductor substrate 100, and the N-type gate stack 185b is formed in the second region II. Specifically, a resist film pattern (not shown) defining a gate formation region is formed on the hard mask film 145. Subsequently, an etching process is performed using the resist film pattern as a mask to form a P-type gate stack 185a in the first region I of the semiconductor substrate 100, and an N-type gate stack 185b in the second region II. ). Here, the P-type gate stack 185a formed in the first region I may include the gate insulating layer pattern 180, the first P-type polysilicon layer pattern 170a, the first diffusion barrier pattern 165a, and the second P-type poly The silicon film pattern 160a, the metal film pattern 155, and the hard mask film pattern 150 may be formed. The N-type gate stack 185b formed in the second region II includes the gate insulating film pattern 180, the first N-type polysilicon film pattern 170b, the second diffusion barrier pattern 165b, and the second N-type poly. The silicon film pattern 160b, the metal film pattern 155, and the hard mask film pattern 150 may be formed.

본 발명에 의한 듀얼 게이트의 게이트전극 형성방법은 게이트 도전막을 제1 불순물농도를 갖는 제1 게이트도전막과 제2 불순물농도를 갖는 제2 게이트도전막으로 나누어 증착하면서 제1 게이트 도전막과 제2 게이트 도전막 사이에 산화물계 확산방지막이 형성되게 트리트먼트 공정을 수행한다. 이에 따라 확산방지막 계면에서 불순물의 농도가 높아지면서 PDR 특성을 향상시킬 수 있다. In the method of forming a dual gate gate electrode according to the present invention, the first gate conductive film and the second gate conductive film are formed by dividing the gate conductive film into a first gate conductive film having a first impurity concentration and a second gate conductive film having a second impurity concentration. The treatment process is performed such that an oxide diffusion barrier film is formed between the gate conductive films. As a result, as the concentration of impurities increases at the diffusion barrier interface, the PDR characteristics may be improved.

도 1 내지 도 7은 본 발명의 실시예에 따른 듀얼 게이트의 게이트 전극 형성방법을 설명하기 위해 나타내보인 도면들이다. 1 to 7 are views illustrating a method of forming a gate electrode of a dual gate according to an embodiment of the present invention.

도 8은 본 발명에 의한 게이트 전극의 깊이에 따른 불순물 농도를 설명하기 위해 나타내보인 도면이다. 8 is a view showing for explaining the impurity concentration according to the depth of the gate electrode according to the present invention.

도 9는 본 발명의 실시예에 따른 듀얼 게이트의 PDR 특성을 설명하기 위해 나타내보인 그래프이다.9 is a graph illustrating a PDR characteristic of a dual gate according to an embodiment of the present invention.

Claims (11)

제1영역 및 제2영역을 갖는 반도체 기판 상에 게이트 절연막 및 제1 도전형의 불순물이 도핑된 제1 게이트도전막을 형성하는 단계;Forming a gate insulating film and a first gate conductive film doped with impurities of a first conductivity type on a semiconductor substrate having a first region and a second region; 상기 제1 게이트도전막의 계면에 확산방지막을 형성하는 트리트먼트 공정을 진행하는 단계; Performing a treatment process of forming a diffusion barrier layer at an interface of the first gate conductive layer; 상기 확산방지막 위에 제1 도전형의 불순물이 도핑된 제2 게이트도전막을 형성하는 단계;Forming a second gate conductive layer doped with an impurity of a first conductivity type on the diffusion barrier layer; 상기 제1영역의 제2 게이트도전막 및 제1 게이트도전막에 제2 도전형의 불순물을 주입하는 이온주입공정을 진행하는 단계; 및Performing an ion implantation process of injecting impurities of a second conductivity type into the second gate conductive film and the first gate conductive film in the first region; And 상기 반도체 기판 상에 열처리를 진행하여 제1영역에는 제2 도전형의 제1 폴리실리콘막, 제1 확산방지막 및 제2 도전형의 제2 폴리실리콘막을 포함하는 제1 게이트전극을 형성하고, 제2 영역에는 제1 도전형의 제1 폴리실리콘막, 제2 확산방지막 및 제1 도전형의 제2 폴리실리콘막을 포함하는 제2 게이트전극을 형성하는 단계를 포함하는 듀얼 게이트의 게이트 전극 형성방법.Heat treatment is performed on the semiconductor substrate to form a first gate electrode including a first polysilicon film of a second conductivity type, a first diffusion barrier layer, and a second polysilicon film of a second conductivity type in a first region; And forming a second gate electrode including a first polysilicon film of a first conductivity type, a second diffusion barrier layer, and a second polysilicon film of a first conductivity type in two regions. 제1항에 있어서, The method of claim 1, 상기 제1 게이트도전막은 상기 제1 도전형의 불순물이 2.0e20/㎠ 내지 8.0e20/㎠의 농도로 주입된 듀얼 게이트의 게이트 전극 형성방법.The first gate conductive layer is a gate method for forming a dual gate gate electrode in which the impurity of the first conductivity type is implanted at a concentration of 2.0e20 / ㎠ to 8.0e20 / ㎠. 제1항에 있어서, The method of claim 1, 상기 제1 도전형의 불순물은 31P(인) 이온을 포함하는 듀얼 게이트의 게이트 전극 형성방법.And the first conductivity type impurity comprises 31P (phosphorus) ions. 제1항에 있어서, The method of claim 1, 상기 트리트먼트 공정을 진행하는 단계는, 상기 제1 게이트도전막 상에 산소(O)를 함유한 가스 또는 암모니아(NH3) 가스를 반응 가스로 공급하고, 램프 업 속도 또는 램프 다운 속도를 10℃/sec 내지 800℃/sec로 800℃ 내지 1200℃의 온도에서 0.1sec 내지 60sec 동안 진행하는 듀얼 게이트의 게이트 전극 형성방법.The treatment may include: supplying a gas containing oxygen (O) or ammonia (NH 3 ) gas as a reaction gas on the first gate conductive layer, and ramping up or ramping down at 10 ° C. A method of forming a gate electrode of a dual gate which proceeds for 0.1 sec to 60 sec at a temperature of 800 ° C. to 1200 ° C./sec to 800 ° C./sec. 제4항에 있어서, The method of claim 4, wherein 상기 산소를 함유한 가스는 산소(O2) 가스, 아산화질소(N2O) 가스 또는 일산화질소(NO) 가스를 하나 이상 혼합한 가스를 포함하는 듀얼 게이트의 게이트 전극 형성방법.And a gas containing oxygen (O 2 ) gas, a nitrous oxide (N 2 O) gas, or a mixture of at least one nitrogen monoxide (NO) gas. 제1항에 있어서, The method of claim 1, 상기 확산방지막은 상기 제1 게이트도전막과 제2 게이트도전막 사이의 전기적 전도성을 유지하게 10Å 내지 15Å의 두께로 형성하는 듀얼 게이트의 게이트 전극 형성방법.And the diffusion barrier layer is formed to a thickness of 10 kV to 15 kV to maintain electrical conductivity between the first gate conductive film and the second gate conductive film. 제1항에 있어서, The method of claim 1, 상기 제2 게이트도전막은 상기 제1 도전형의 불순물이 5.0e15/㎠ 내지 4.0e20/㎠의 농도로 주입된 듀얼 게이트의 게이트 전극 형성방법.The second gate conductive layer is a gate method for forming a dual gate gate electrode in which the impurity of the first conductivity type is implanted at a concentration of 5.0e15 / cm 2 to 4.0e20 / cm 2. 제1항에 있어서,The method of claim 1, 상기 제2 도전형의 불순물은 11B(붕소) 이온을 포함하는 듀얼 게이트의 게이트 전극 형성방법. And the second conductivity type impurity comprises 11B (boron) ions. 제1항에 있어서,The method of claim 1, 상기 제1 확산방지막은 상기 제2 도전형의 불순물이 상기 제2 도전형의 제1 제1 폴리실리콘막에서 상기 제2 도전형의 제2 폴리실리콘막 방향으로 확산하는 것을 방지하는 듀얼 게이트의 게이트 전극 형성방법.The first diffusion barrier layer is a gate of a dual gate to prevent the impurities of the second conductivity type from diffusing in the direction of the second polysilicon film of the second conductivity type from the first polysilicon film of the second conductivity type Electrode formation method. 제1항에 있어서,The method of claim 1, 상기 제2 확산방지막은 상기 제1 도전형의 불순물이 상기 제1 도전형의 제1 제1 폴리실리콘막에서 상기 제1 도전형의 제2 폴리실리콘막 방향으로 확산하는 것을 방지하는 듀얼 게이트의 게이트 전극 형성방법.The second diffusion barrier layer is a gate of a dual gate to prevent the impurities of the first conductivity type from diffusing in the direction of the first polysilicon film of the first conductivity type from the first polysilicon film of the first conductivity type Electrode formation method. 제1항에 있어서,The method of claim 1, 상기 열처리는 N2 가스, Ar 가스 또는 He 가스를 반응 가스로 공급하는 듀얼 게이트의 게이트 전극 형성방법.The heat treatment is a gate method for forming a dual gate gate electrode for supplying N 2 gas, Ar gas or He gas as a reaction gas.
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