KR20100122259A - Method for fabricatiing of semiconductor device - Google Patents
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Abstract
Description
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 보다 상세하게는 플래쉬 메모리 셀 트랜지스터(flash memory cell transistor)를 제조함에 있어서, 메모리 게이트 및 셀렉트 게이트 스페이서 형태를 형성하기 위해 펜스용 질화막을 형성하는 경우 하부에 폴리(poly)를 우선 형성하여 질화막 두께를 감소시킬 수 있는 제조 방법에 관한 것이다. The present invention relates to a method for manufacturing a semiconductor device, and more particularly, in manufacturing a flash memory cell transistor, when forming a fence nitride film to form a memory gate and a select gate spacer It relates to a manufacturing method that can reduce the thickness of the nitride film by first forming a poly (poly).
주지된 바와 같이, 반도체 메모리 소자들 중에서 플래쉬 메모리 소자는 전원이 공급되지 않을지라도 메모리 셀에 저장된 정보가 소멸되지 않는 특성을 갖으며, 프로그래밍 및 소거(erase) 특성을 구비한 EPROM(erasable and programmable read only memory)과 전기적으로 프로그래밍 및 소거 특성을 확보하는 EEPROM(electrically erasable and programmable read only memory)의 장점을 살려 제조된 소자이다.As is well known, flash memory devices among semiconductor memory devices have a characteristic that information stored in a memory cell is not destroyed even when power is not supplied, and an erasable and programmable read having programming and erase characteristics is provided. It is a device manufactured utilizing the advantages of EEPROM (electrically erasable and programmable read only memory) that secures only memory and electrically programming and erasing characteristics.
이러한 플래쉬 메모리 소자는 도 1에 도시된 바와 같이 펜스용 질화 막(nitride)(S1)를 이용하여 메모리 게이트를 스페이서 형태로 디파인하는 경우, 질화막이 충분한 두께(T)(예컨대, 3000Å∼4000Å)를 가지고 있어야 메모리 게이트(memory gate)(S2)나 셀렉트 게이트(select gate)(S3)를 증착한 후 식각-백 공정까지 진행할 때 일정한 길이(L1 혹은 L2)를 가지는 스페이서 형태를 얻을 수 있다.As shown in FIG. 1, when the memory gate is defined in the form of a spacer using a nitride nitride film S1 as shown in FIG. 1, the nitride film has a sufficient thickness T (eg, 3000 μs to 4000 μs). It is necessary to have a spacer having a predetermined length (L1 or L2) when the memory gate (S2) or the select gate (select gate) S3 is deposited and then proceeds to the etching-back process.
그리고, 플래쉬 메모리 소자의 공정 프로세스에서 질화막은 후속 공정에서 제거되어야 하는데 이때 인산(H3PO4)에 용해시키거나 혹은 드라이 식각을 진행하여 수행하는 것이 바람직하다. In the process of flash memory device, the nitride film has to be removed in a subsequent process. In this case, it is preferable to dissolve it in phosphoric acid (H 3 PO 4 ) or to perform dry etching.
하지만, 상기한 바와 같이 종래에서 질화막을 제거하기 위해 사용되는 인산 용해 공정은 질화막이 매우 두껍게 증착되어 있어 공정 시간의 증가 및 제어 공정의 어려운 단점이 있으며, 드라이 식각을 진행하는 공정은 충분한 식각 중단층의 산화막 두께가 필요하게 되는데 그렇지 않으면 산화막 어택(attack)이 발생하게 되어 반도체 수율을 저하시키게 되는 문제점이 있다.However, as described above, the phosphate dissolving process used to remove the nitride film in the related art has a disadvantage in that the nitride film is deposited very thick, which increases the process time and the difficulty of the control process, and the dry etching process has a sufficient etch stop layer. An oxide film thickness of N is required. Otherwise, an oxide attack occurs, thereby lowering a semiconductor yield.
이에, 본 발명의 기술적 과제는 상술한 바와 같은 문제점을 해결하기 위해 안출한 것으로, 메모리 게이트 및 셀렉트 게이트 스페이서 형태를 형성하기 위해 펜스용 질화막을 형성하는 경우 하부에 폴리를 우선 형성하여 질화막 두께를 감소시킴으로써 전체 두께를 보상할 수 있는 반도체 소자의 제조 방법을 제공한다.Accordingly, the technical problem of the present invention is to solve the problems described above, when forming the fence nitride film to form the shape of the memory gate and the select gate spacer to form a poly in the lower first to reduce the thickness of the nitride film By providing a semiconductor device manufacturing method that can compensate for the overall thickness.
본 발명의 실시예에 따른 반도체 소자의 제조 방법은, 산화막/질화막/산화막이 순차 적층된 반도체 기판 상에 펜스용 제1폴리 실리콘과 질화막을 순차적으로 형성하는 단계와, 펜스용 제1폴리 실리콘과 질화막에 대하여 PR 패턴을 마스크로 식각 공정을 실시하여 수직 구조물을 형성하는 단계와, 수직 구조물이 형성된 기판 상부에 메모리 게이트용 제2폴리 실리콘을 형성하고, 전면 식각을 실시하여 수직 구조물 옆측에 메모리 게이트 스페이서를 형성하는 단계와, 메모리 게이트 스페이서가 형성된 반도체 기판 상부에 게이트 산화막을 형성한 다음에 질화막을 제거하는 단계와, 질화막이 제거된 반도체 기판 상부에 셀렉트 게이트용 제3폴리 실리콘을 형성하고 전면 식각을 실시하여 메모리 게이트 스페이서 양쪽 측면에 셀렉트 게이트 스페이서를 형성하는 단계와, 메모리 게이트 스페이서가 형성된 수직구조물내 공통 소스 영역의 제1폴리 실리콘을 제거하여 셀(cell)을 형성하는 단계를 포함한다. A method of manufacturing a semiconductor device according to an embodiment of the present invention includes the steps of sequentially forming a first polysilicon and a nitride film for the fence on a semiconductor substrate in which the oxide film / nitride film / oxide film is sequentially stacked; Etching the nitride film using a PR pattern as a mask to form a vertical structure; forming a second polysilicon for a memory gate on the substrate on which the vertical structure is formed; and etching the front surface to perform memory etching on the side of the vertical structure. Forming a spacer, forming a gate oxide layer on the semiconductor substrate on which the memory gate spacer is formed, and then removing the nitride layer, forming a third polysilicon for the select gate on the semiconductor substrate from which the nitride layer is removed, and etching the entire surface To form select gate spacers on both sides of the memory gate spacer. And removing the first polysilicon of the common source region in the vertical structure in which the memory gate spacer is formed to form a cell.
상기 게이트 산화막은, 열산화 방식으로 실시하는 것을 특징으로 한다.The gate oxide film is characterized by being thermally oxidized.
상기 질화막은, 화학 물질에 용해시켜 제거하는 것을 특징으로 한다.The nitride film is characterized by being dissolved in a chemical substance and removed.
상기 화학 물질은, 인산(H3PO4)인 것을 특징으로 한다.The chemical substance is characterized in that phosphoric acid (H 3 PO 4 ).
상기 제1폴리 실리콘의 두께는, 1500Å∼2000Å 이내의 범위로 형성하는 것을 특징으로 한다.The thickness of the said 1st polysilicon is formed in the range of 1500 kV-2000 kPa.
상기 제2폴리 실리콘의 두께는, 1100Å∼1300Å 이내의 범위로 형성하는 것 을 특징으로 한다.The thickness of the second polysilicon is characterized in that it is formed in the range of 1100 kPa to 1300 kPa.
상기 제3폴리 실리콘의 두께는, 1000Å∼2000Å 이내의 범위로 형성하는 것을 특징으로 한다.The thickness of the said 3rd polysilicon is formed in the range within 1000 kV-2000 kPa.
상기 질화막의 두께는, 1000Å∼1500Å 이내의 범위로 형성하는 것을 특징으로 한다.The thickness of the nitride film is characterized in that it is formed in the range of 1000 kPa to 1500 kPa.
본 발명은 메모리 게이트와 셀렉트 게이트 스페이서 형태로 디파인하기 위해 펜스용 질화막을 형성하는 경우 하부에 폴리를 우선 형성하여 질화막 두께를 감소시킴으로써 전체 두께를 보상하여 기존에서와 같이 질화막이 매우 두껍게 증착되어 발생되는 공정 시간의 증가 및 제어 공정의 어려웠던 문제점을 해결할 수 있다.According to the present invention, when forming a fence nitride film in order to define a memory gate and a select gate spacer, poly is formed at the bottom to reduce the thickness of the nitride film, thereby compensating for the overall thickness, which is generated by depositing a very thick nitride film. The problem of the increase of the processing time and the difficulty of the control process can be solved.
또한, 본 발명은 펜스용 질화막과 폴리 실리콘을 이중으로 형성하여 질화막 제거시 하부층의 폴리 실리콘이 식각 중단층으로 동작하여 질화막 공정 제어가 용이하게 되어 반도체 수율을 향상시킬 수 있는 이점이 있다. In addition, the present invention has an advantage in that the silicon nitride film for fence and polysilicon are formed in duplicate so that the polysilicon of the lower layer acts as an etch stop layer when the nitride film is removed, thereby facilitating the control of the nitride film process to improve semiconductor yield.
이하 첨부된 도면을 참조하여 본 발명의 동작 원리를 상세히 설명한다. 하기에서 본 발명을 설명함에 있어서 공지 기능 또는 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명을 생략할 것이다. 그리고 후술되는 용어들은 본 발명에서의 기능을 고려하여 정의된 용 어들로서 이는 사용자, 운용자의 의도 또는 관례 등에 따라 달라질 수 있다. 그러므로 그 정의는 본 명세서 전반에 걸친 내용을 토대로 내려져야 할 것이다. Hereinafter, the operating principle of the present invention will be described in detail with reference to the accompanying drawings. In the following description of the present invention, if it is determined that a detailed description of a known function or configuration may unnecessarily obscure the subject matter of the present invention, the detailed description thereof will be omitted. In addition, terms to be described below are terms defined in consideration of functions in the present invention, which may vary according to a user's or operator's intention or custom. Therefore, the definition should be made based on the contents throughout the specification.
도 2a 내지 도 2l은 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법에 대한 각 공정별 수직 단면도이다.2A to 2L are vertical cross-sectional views of respective processes of a method of manufacturing a semiconductor device according to an embodiment of the present invention.
즉, 반도체 기판(예컨대, 실리콘 기판, 세라믹 기판, 고분자 기판 등)(201) 상에 산화막/질화막/산화막(Oxide-Nitride-Oxide, 이하 ONO라 함)(203)를 일 예로, 도 2a에 도시된 바와 같이 전면 형성한다. That is, an oxide film / nitride film / oxide film (hereinafter referred to as ONO) 203 on a semiconductor substrate (eg, a silicon substrate, a ceramic substrate, a polymer substrate, etc.) 201 is illustrated as an example in FIG. 2A. Form the front as shown.
다음으로, ONO(203) 상부에 펜스용 폴리 실리콘(205)을 일 예로 도 2b에 도시된 바와 같이 전면 형성한다. 여기서, 펜스용 폴리 실리콘(205)의 두께는 1500Å∼2000Å 이내의 범위로 형성하는 것이 바람직하다.Next, the
다음에, 폴리 실리콘(205) 상부에 펜스용 질화막(207)을 일 예로 도 2c에 도시된 바와 같이 전면 형성한다. 여기서, 펜스용 질화막(207)의 두께는 1000Å∼1500Å 이내의 범위로 형성하는 것이 바람직하다.Next, a
다음으로, 펜스용으로 순차적으로 형성된 폴리 실리콘(205) 및 질화막(207) 상부에 목표로 하는 임의의 패턴으로 설계된 레티클을 이용하는 노광 공정과 현상 공정을 실시하여 전면 형성시킨 감광막(Photo Resist, 이하, PR이라 함)의 일부를 선택적으로 제거함으로써, 일 예로서 도 2d에 도시된 바와 같이, 질화막(207) 상부에 수직 구조물 영역을 정의하기 위한 PR 패턴(209)을 형성한다. Next, an entire photoresist film (Photo Resist) is formed by performing an exposure process and a developing process using a reticle designed in a desired pattern on the
다음에, 형성된 PR 패턴(209)을 마스크로 포토(photo) 공정 및 식각 공정을 실시하여 전면 형성된 폴리 실리콘(205) 및 질화막(207)을 한번에 디파인시켜 일 예로, 도 2e에 도시된 바와 같이 수직 구조물의 폴리 실리콘(205a) 및 질화막(207a)이 형성되도록 한다.Next, a photo process and an etching process are performed using the formed
다음으로, 수직 구조물로 형성된 폴리 실리콘(205a) 및 질화막(207a)이 포함된 ONO(203) 상부 전면에 메모리 게이트를 위한 메모리 게이트용 폴리 실리콘(211)을 일 예로, 도 2f에 도시된 바와 같이 전면 형성한다. 여기서, 메모리 게이트용 폴리 실리콘(211)의 두께는 1100Å∼1300Å 이내의 범위로 형성하는 것이 바람직하다.Next, the
다음에, 메모리 게이트용 폴리 실리콘(211)에 대하여 포토 공정없이 전면 식각을 실시하여 일 예로, 도 2g에 도시된 바와 같이 수직 구조물로 형성된 폴리 실리콘(205a) 및 질화막(207a) 옆측에 메모리 게이트 스페이서(211a)가 형성되도록 한다. Next, the front gate etching is performed on the
다음으로, 메모리 게이트 스페이서(211a)가 형성된 기판(201) 상부에 게이트 산화막(213)을 일 예로 도 2h에 도시된 바와 같이 형성한다. 여기서, 게이트 산화막(213)은 열산화 방식으로 진행할 경우 질화막(207a) 상부에 산화가 진행되지 않고 단지 기판만 열산화에 의한 산화막이 형성된다. Next, a
다음에, 그 상부에 산화막이 형성되지 않은 질화막(207a)에 대하여 화학 물질(예컨대, 인산(H3PO4))에 용해시켜 일 예로 도 2i에 도시된 바와 같이 질화 막(207a)만을 제거한다. 여기서, 질화막(207a) 제거가 과다하게 이루어지더라도 하부 폴리 실리콘(205a)에 의해 블록킹(blocking)된다. Next, the
다음으로, 질화막(207a)이 제거된 게이트 산화막(213) 상부에 셀렉트 게이트용 폴리 실리콘(215)을 일 예로, 도 2j에 도시된 바와 같이 전면 형성한다. 여기서, 셀렉트 게이트용 폴리 실리콘(215)의 두께는 1000Å∼2000Å 이내의 범위로 형성하는 것이 바람직하다.Next, the
다음에, 셀렉트 게이트용 폴리 실리콘(215)에 대하여 전면 식각을 실시하여 일 예로, 도 2k에 도시된 바와 같이 메모리 게이트 스페이서(211a)의 바깥쪽 옆측에 셀렉트 게이트 스페이서(215a)가 형성되는 것이다. 이때, 전면 식각을 진행할 때 포토 공정없이 진행하기 때문에 도 2k에 도시된 바와 같이 메모리 게이트 스페이서(211a)의 안쪽(common source 영역) 옆측에도 셀렉트 게이트 스페이서(215b)가 형성되는 것이다. Next, the front gate is etched with respect to the
마지막으로, 포토 및 식각 공정을 수행하여 공통 소스(common source) 영역(219a)의 폴리 실리콘(205a)을 제거하여 최종 셀(cell) 형태를 형성시킨 다음에, 일 예로 도 2l에 도시된 바와 같이 드레인 영역을 형성하기 위한 임플란트(217) 공정을 실시하여 드레인(219b)이 형성되도록 한다. Finally, the
이상 설명한 바와 같이, 본 발명은 메모리 게이트와 셀렉트 게이트 스페이서 형태로 디파인하기 위해 펜스용 질화막을 형성하는 경우 하부에 폴리를 우선 형성하여 질화막 두께를 감소시켜 전체 두께를 보상함으로써, 기존에서와 같이 질화막이 매우 두껍게 증착되어 발생되는 공정 시간의 증가 및 제어 공정의 어려웠던 문 제점을 해결할 수 있으며, 또한 펜스용 질화막과 폴리 실리콘을 이중으로 형성하여 질화막 제거시 하부층의 폴리 실리콘이 식각 중단층으로 동작하여 질화막 공정 제어가 용이하게 되어 반도체 수율을 향상시킬 수 있다. As described above, in the present invention, when forming a fence nitride film in order to fine-tune the memory gate and the select gate spacer, poly is formed first to reduce the thickness of the nitride film, thereby compensating for the overall thickness. It can solve the problem of increasing process time and control process caused by very thick deposition.In addition, double layer of fence nitride film and polysilicon are formed, and when the nitride film is removed, the polysilicon of the lower layer acts as an etch stop layer. It is easy to control and the semiconductor yield can be improved.
한편 본 발명의 상세한 설명에서는 구체적인 실시예에 관해 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능함은 물론이다. 그러므로 본 발명의 범위는 설명된 실시예에 국한되지 않으며, 후술되는 특허청구의 범위뿐만 아니라 이 특허청구의 범위와 균등한 것들에 의해 정해져야 한다. While the present invention has been described in connection with what is presently considered to be the most practical and preferred embodiment, it is to be understood that the invention is not limited to the disclosed embodiments, but is capable of various modifications within the scope of the invention. Therefore, the scope of the present invention should not be limited to the described embodiments, but should be defined not only by the scope of the following claims, but also by those equivalent to the scope of the claims.
도 1은 종래 기술에 따른 플래쉬 메모리 소자를 도시한 도면,1 illustrates a flash memory device according to the prior art;
도 2a 내지 도 2l은 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법에 대한 각 공정별 수직 단면도. 2A to 2L are vertical cross-sectional views for each process of a method of manufacturing a semiconductor device according to an embodiment of the present invention.
<도면의 주요부분에 대한 부호의 설명><Description of the symbols for the main parts of the drawings>
201 : 반도체 기판 203 : ONO201: semiconductor substrate 203: ONO
205 : 펜스용 폴리 실리콘 207 : 질화막205: polysilicon for fence 207: nitride film
209 : PR 패턴 211 : 메모리 게이트용 폴리 실리콘209: PR pattern 211: polysilicon for memory gate
213 : 게이트 산화막 215 : 셀렉트 게이트용 폴리 실리콘213: gate oxide film 215: polysilicon for select gate
217 : 임플란트 219 : 드레인/소오스 영역217: implant 219: drain / source region
Claims (8)
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Applications Claiming Priority (1)
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Family Applications (1)
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|---|---|---|---|---|
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2009
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