KR100850124B1 - Method for manufacturing of semiconductor device - Google Patents

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Abstract

A method for manufacturing a semiconductor device is provided to form a flash memory device by removing a metal from a residual region except for a RCS(Recess Common Source) region. A tunneling oxide layer(203), a floating gate(205), an ONO(Oxide Nitride Oxide) layer(207), and a control gate(209) are discriminated from each other on an active region of a semiconductor substrate(201) by using a gate pattern. An SAS(Self Aligned Source) region is defined on the control gate by performing a PEP(Photo Etching Process). A trench is formed in an RCS region by performing a RIE(Reactive Ion Etching) process on the SAS region. A sidewall oxide layer(215) is formed on the trench. A metal is formed on the sidewall oxide layer. The metal is removed from the residual region except for the RCS region by using a patterned negative photoresist as a mask.

Description

반도체 소자의 제조 방법{METHOD FOR MANUFACTURING OF SEMICONDUCTOR DEVICE}Method of manufacturing a semiconductor device {METHOD FOR MANUFACTURING OF SEMICONDUCTOR DEVICE}

본 발명은 반도체 소자의 제조 방법에 관한 것으로, 보다 상세하게는 플래쉬 메모리 셀 트랜지스터(flash memory cell transistor)를 제조함에 있어서, 플래쉬 메모리 셀당 소스(source)의 접촉 저항을 감소시켜 IR 전압 강하를 줄일 수 있도록 하는 제조방법에 관한 것이다. The present invention relates to a method of manufacturing a semiconductor device, and more particularly, in manufacturing a flash memory cell transistor, it is possible to reduce the IR voltage drop by reducing the contact resistance of the source per flash memory cell. It relates to a manufacturing method so that.

반도체 메모리 소자들 중에서 플래쉬 메모리 소자는 전원이 공급되지 않을지라도 메모리 셀에 저장된 정보가 소멸되지 않는 특성을 갖으며, 프로그래밍 및 소거(Erase) 특성을 구비한 EPROM(Erasable and Programmable Read Only Memory)과 전기적으로 프로그래밍 및 소거 특성을 확보하는 EEPROM(electrically erasable and programmable read only memory)의 장점을 살려 제조된 소자이다.Among the semiconductor memory devices, the flash memory device does not lose information stored in the memory cell even when the power is not supplied. The flash memory device has an EPROM (Erasable and Programmable Read Only Memory) which has programming and erase characteristics, The device is manufactured taking advantage of EEPROM (electrically erasable and programmable read only memory) to secure programming and erasing characteristics.

이러한 플래시 메모리 소자는 소스 라인을 형성하기 위해 각 단위 셀의 소스를 연결하는 소스 연결층을 가지며, 이 소스 연결층은 각 단위 셀의 소스에 콘택을 형성시켜 연결하는 금속 콘택(metal contact) 방법을 이용하여 형성될 수 있지만, 이 방법은 콘택 마진(contact margin)을 고려해야 하기 때문에 고집적 소자에는 적 절하지 않다. Such a flash memory device has a source connection layer that connects a source of each unit cell to form a source line, and the source connection layer uses a metal contact method of forming and connecting a contact to a source of each unit cell. This method is not suitable for highly integrated devices, since it can be formed using contact margins.

이에, 플래쉬 메모리 소자의 고집적화를 실현하기 위해 최근에는 자기 정렬 소스(Self Aligned Source, SAS) 공정을 통해 불순물 확산층으로 된 공통 소스 라인(common source line)을 많이 적용하고 있다. 여기서, SAS 공정은 적층 구조의 게이트 전극이 형성된 상태에서 별도의 SAS 마스크를 이용하여 셀의 소스 영역을 개방한 후, 인접된 셀과의 공통 소스 라인을 형성하기 위하여 필드 산화막(Field oxide)을 제거하는 이등방성(Anisotropic) 식각을 실시하는 공정을 말한다. Accordingly, in order to realize high integration of flash memory devices, a common source line made of an impurity diffusion layer has recently been applied through a self aligned source (SAS) process. Here, in the SAS process, the source region of the cell is opened using a separate SAS mask in a state in which a gate electrode having a stacked structure is formed, and then field oxide is removed to form a common source line with adjacent cells. Refers to the process of performing anisotropic etching.

이러한 SAS 공정 기술은 비트 라인(Bit Line) 방향으로 셀(Cell)의 크기를 감소(Shrink)시키게 되는데, 게이트와 소스 사이의 간격(Gate to Source Space) 부분을 감소시킬 수 있기 때문에 0.25㎛급 기술에서는 필수적인 공정이며, 이 SAS 공정 기술의 도입으로 인해 셀 크기를 대략 20% 정도 감소시킬 수 있다.This SAS process technology shrinks the size of the cell in the bit line direction, which can reduce the portion of the gate to source space. Is an essential process, and the introduction of this SAS process technology can reduce cell size by approximately 20%.

도 1a 내지 도 1f는 종래 기술에 따른 반도체 소자의 제조 방법을 설명하기 위한 수직 단면도이다. 1A to 1F are vertical cross-sectional views illustrating a method of manufacturing a semiconductor device according to the prior art.

먼저, 반도체 기판(101)에 터널링 산화막층과, 부유(Floating) 게이트층 그리고 ONO(Oxide- Nitride-Oxide)층과 제어(Control) 게이트층을 순차적으로 증착한 상태에서, 목표로 하는 임의의 패턴으로 설계된 레티클을 이용하는 노광 공정과 현상 공정인 포토 리소그라피(Photo lithography) 공정을 실시하여 전면 증착된 감광막(Photo Resist, PR)의 일부를 선택적으로 제거하여 PR 패턴을 형성하고, 이 형성된 PR 패턴을 마스크로 식각 공정을 실시하여 일 예로, 도 1a에 도시된 바와 같이, 액티브 영역(Active area) 상에 게이트 패턴으로 구분된 터널링 산화막(103)과 부 유 게이트(105) 그리고 ONO(107), 제어 게이트(109)를 형성한다. First, in the state in which the tunneling oxide layer, the floating gate layer, the ONO (Oxide-Nitride-Oxide) layer and the control gate layer are sequentially deposited on the semiconductor substrate 101, any desired pattern An exposure process using a reticle designed and a photo lithography process, which is a development process, are performed to selectively remove a portion of the photoresist (PR) deposited on the entire surface to form a PR pattern, and mask the formed PR pattern. As an example, as shown in FIG. 1A, the tunneling oxide film 103, the floating gate 105, the ONO 107, and the control gate are divided into gate patterns on an active area. 109 is formed.

다음에, 형성된 제어 게이트(109) 상부에 SAS 영역을 정의하기 위해 PEP(Photo Etching Process) 공정을 실시하여 일 예로, 도 1b에 도시된 바와 같이 SAS 영역(111)을 형성한다. 여기서, SAS 영역(111)은 적층 구조의 게이트 전극이 형성된 상태에서 별도의 SAS 마스크를 이용하여 셀의 소스 영역을 개방한 후, 인접된 셀과의 공통 소스 라인을 형성하기 위하여 필드 산화막(Field oxide)을 제거하는 이등방성(Anisotropic) 식각을 실시하여 형성한다. Next, a photo etching process (PEP) process is performed to define a SAS region on the formed control gate 109 to form the SAS region 111 as illustrated in FIG. 1B, for example. Here, the SAS region 111 may open a source region of a cell by using a separate SAS mask in a state in which a gate electrode having a stacked structure is formed, and then form a field oxide layer to form a common source line with an adjacent cell. Formed by anisotropic etching to remove).

다음으로, SAS 영역(111) 상부에 SAS 산화막 반응성 이온 식각(RIE : Reactive Ion Etching) 공정으로, 일 예로, 도 1c에 도시된 바와 같이 트렌치 영역(113)을 형성한다. Next, a trench region 113 is formed on the SAS region 111 by a SAS oxide reactive ion etching (RIE) process, for example, as illustrated in FIG. 1C.

이후, 트렌치 영역(113)이 형성된 상부에 도 1d에 도시된 바와 같이 RSC(Recess Common Source) 임플란트(implant)1 및 RSC 임플란트2 공정을 진행한다. Thereafter, a process of a recess common source (RSC) implant 1 and an RSC implant 2 is performed on the trench region 113 as illustrated in FIG. 1D.

다음에, 셀(Cell) 임플란트를 진행하고, SAS 영역(111) 및 잔재하는 RSC PR을 제거한 다음에, 도 1e에 도시된 바와 같이 사이드 월 산화막(Side Wall Oxidation)(117)을 전면 증착한다.Next, a cell implant is performed, the SAS region 111 and the remaining RSC PR are removed, and then a side wall oxide film 117 is entirely deposited as shown in FIG. 1E.

마지막으로, 사이드 월 산화막(117)이 증착된 상태에서 후속 임플란트를 진행하고, 사이드 월 고온 산화막(High Temperature Oxidation, HTO)를 증착하며, 스페이스(Space) SiN을 증착한 다음에, 일 예로, 도 1f에 도시된 바와 같이 스페이스(SPA)(119)를 디파인(define)할 수 있다. Finally, a subsequent implant is performed while the side wall oxide film 117 is deposited, a side wall high temperature oxide film (HTO) is deposited, and a space SiN is deposited. For example, FIG. As shown in FIG. 1f, the space SPA 119 may be defined.

상기한 바와 같이 동작하는 종래 배경 기술에 의한 반도체 소자의 제조 방식에 있어서는, SAS 기술을 적용한 메모리 셀에서 공통 소스 라인은 트렌치의 프로파일을 따라서 형성되기 때문에 실제 셀 당 소스의 접촉 저항이 급격하게 증가하는 단점이 있으며, 특히 이러한 문제는 디바이스가 쉬링크(shrink)되면서 더욱 큰 문제가 되어지고 있다. In the semiconductor device manufacturing method according to the conventional background operating as described above, since the common source line is formed along the trench profile in the memory cell to which the SAS technology is applied, the contact resistance of the actual source per cell increases rapidly. There are drawbacks, and in particular, these problems become more problematic as the device shrinks.

이에, 본 발명의 기술적 과제는 상술한 바와 같은 문제를 해결하기 위해 안출한 것으로, RCS(Recess Comon Source) 임플란트 공정을 스킵하고, CSD(Cell Source Drain) 임플란트 공정을 추가 진행하고, 사이드 월 산화막이 증착된 상태에서 메탈 증착 및 RCS를 제외한 나머지 부분의 메탈 제거 공정을 진행하여 플래시 메모리 소자를 제조함으로써, RCS플래쉬 메모리 셀당 소스의 접촉 저항을 감소시켜 IR 전압 강하를 줄일 수 있도록 하는 반도체 소자의 제조방법을 제공한다. Accordingly, the technical problem of the present invention is to solve the problems described above, skip the RCS (Recess Comon Source) implant process, CSD (Cell Source Drain) implant process further proceeds, Manufacturing a flash memory device by performing a metal deposition process in the deposited state except for metal deposition and RCS, to reduce the IR voltage drop by reducing the contact resistance of the source per RCS flash memory cell To provide.

본 발명의 일 실시예에 따른 반도체 소자의 제조 방법은, 반도체 기판의 액티브 영역 상에 게이트 패턴으로 구분된 터널링 산화막과 부유 게이트 그리고 ONO, 제어 게이트를 형성하는 단계와, 형성된 제어 게이트 상부에 SAS 영역을 정의하기 위해 PEP 공정을 실시하여 SAS 영역을 형성하는 단계와, 형성된 SAS 영역 상부에 SAS 산화막 RIE 공정으로 RCS 영역에 트렌치를 형성하는 단계와, 형성된 트렌치 상부에 사이드 월 산화막을 형성하며, 형성된 사이드 월 산화막 상부에 메탈을 형성 하는 단계와, 형성된 메탈 상부에 패터닝된 네가티브 PR을 마스크로 하여 트렌치가 형성된 RCS 영역을 제외한 나머지 부분의 메탈을 제거하는 단계를 포함한다. A method of manufacturing a semiconductor device according to an embodiment of the present invention includes forming a tunneling oxide film, a floating gate, an ONO, and a control gate separated by a gate pattern on an active region of a semiconductor substrate, and forming a SAS region on the formed control gate. Forming a SAS region by performing a PEP process, forming a trench in the RCS region by a SAS oxide RIE process on the formed SAS region, and forming a sidewall oxide layer on the formed trench, Forming a metal on the wall oxide film, and removing the metal of the remaining portion except for the trench RCS region using a patterned negative PR patterned on the metal formed as a mask.

또한, 본 발명에서 메탈은, Co, Ta, Ti, TiN, Al 중 어느 하나인 것을 특징으로 하며, 이 메탈은, 50Å∼1000Å 이내의 범위 두께로 형성하는 것을 특징으로 한다. In the present invention, the metal is characterized in that any one of Co, Ta, Ti, TiN, Al, characterized in that the metal is formed to a thickness within the range of 50 kW to 1000 kW.

더불어, 본 발명에서의 SAS 영역은, 적층 구조의 게이트 전극이 형성된 상태에서 별도의 SAS 마스크를 이용하여 셀의 소스 영역을 개방한 후, 인접된 셀과의 공통 소스 라인을 형성하기 위하여 필드 산화막을 제거하는 이등방성 식각을 실시하여 형성하는 것을 특징으로 한다. In addition, in the present invention, the SAS region may be formed by using a field oxide film to form a common source line with adjacent cells after opening a source region of a cell using a separate SAS mask in a state in which a gate electrode having a stacked structure is formed. It is characterized by forming by performing anisotropic etching to remove.

또한, 본 발명에서 형성된 트렌치 상부에 CSD 임플란트를 진행하고, 스트리핑 공정을 실시하여 잔류하는 SAS 영역을 제거하는 공정을 더 포함하는 것을 특징으로 한다. In addition, the CSD implant is formed on the trench formed in the present invention, characterized in that it further comprises a step of removing the remaining SAS region by performing a stripping process.

또한, 본 발명에서 메탈은, RIE 공정으로 식각되는 것을 특징으로 한다. In addition, in the present invention, the metal is characterized by being etched by the RIE process.

본 발명에 있어서, 개시되는 발명 중 대표적인 것에 의하여 얻어지는 효과를 간단히 설명하면 다음과 같다.In the present invention, the effects obtained by the representative ones of the disclosed inventions will be briefly described as follows.

본 발명은, RCS 임플란트 공정을 스킵하고, CSD 임플란트 공정을 추가 진행하며, 사이드 월 산화막이 증착된 상태에서 메탈 증착 및 RCS를 제외한 나머지 부분의 메탈 제거 공정을 진행하여 플래시 메모리 소자를 제조함으로써, RCS플래쉬 메모리 셀당 소스의 접촉 저항을 감소시켜 IR 전압 강하를 줄일 수 있어 반도체 소 자의 수율 및 신뢰성을 극대화시킬 수 있는 효과가 있다.In the present invention, the RCS implant process is skipped, the CSD implant process is further proceeded, and the metal wall and the metal removal process except for the RCS are performed in the state where the sidewall oxide film is deposited, thereby manufacturing the flash memory device. By reducing the contact resistance of the source per flash memory cell, the IR voltage drop can be reduced, thereby maximizing the yield and reliability of semiconductor devices.

이하 첨부된 도면을 참조하여 본 발명의 동작 원리를 상세히 설명한다. 하기에서 본 발명을 설명함에 있어서 공지 기능 또는 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명을 생략할 것이다. 그리고 후술되는 용어들은 본 발명에서의 기능을 고려하여 정의된 용어들로서 이는 사용자, 운용자의 의도 또는 관례 등에 따라 달라질 수 있다. 그러므로 그 정의는 본 명세서 전반에 걸친 내용을 토대로 내려져야 할 것이다. Hereinafter, the operating principle of the present invention will be described in detail with reference to the accompanying drawings. In the following description of the present invention, when it is determined that a detailed description of a known function or configuration may unnecessarily obscure the subject matter of the present invention, the detailed description thereof will be omitted. Terms to be described later are terms defined in consideration of functions in the present invention, and may be changed according to intentions or customs of users or operators. Therefore, the definition should be made based on the contents throughout the specification.

본 발명의 구체적인 핵심 기술요지를 살펴보면, 반도체 기판(201)에 터널링 산화막층과, 부유 게이트층 그리고 ONO층과 제어 게이트층을 순차적으로 증착한 상태에서, PR 패턴을 형성하고, 이 형성된 PR 패턴을 마스크로 식각 공정을 실시하여 액티브 영역 상에 게이트 패턴으로 구분된 터널링 산화막(203)과 부유 게이트(205) 그리고 ONO(207), 제어 게이트(209)를 형성한다. Looking at the specific core technical gist of the present invention, a PR pattern is formed in a state in which a tunneling oxide layer, a floating gate layer, an ONO layer and a control gate layer are sequentially deposited on the semiconductor substrate 201, and the PR pattern is formed. An etching process is performed using a mask to form a tunneling oxide film 203, a floating gate 205, an ONO 207, and a control gate 209 separated by a gate pattern on the active region.

다음에, 형성된 제어 게이트(209) 상부에 SAS 영역을 정의하기 위해 PEP 공정을 실시하여 SAS 영역(211)을 형성한다. 여기서, SAS 영역(211)은 적층 구조의 게이트 전극이 형성된 상태에서 별도의 SAS 마스크를 이용하여 셀의 소스 영역을 개방한 후, 인접된 셀과의 공통 소스 라인을 형성하기 위하여 필드 산화막을 제거하는 이등방성 식각을 실시하여 형성한다. Next, a SAS region 211 is formed by performing a PEP process to define a SAS region over the formed control gate 209. Here, the SAS region 211 is formed by removing a field oxide layer to form a common source line with adjacent cells after opening a source region of a cell using a separate SAS mask in a state in which a gate electrode having a stacked structure is formed. It is formed by performing anisotropic etching.

다음으로, SAS 영역(211) 상부에 SAS 산화막 RIE 공정으로 RCS 영역에 트렌치(213)를 형성한 후, RCS 영역에 형성된 트렌치(213) 상부에 CSD 임플란트를 진행 하고, 스트리핑 공정을 실시하여 잔류하는 SAS 영역(211)을 제거한 다음에 사이드 월 산화막(215)을 전면 증착한다.Next, after the trench 213 is formed in the RCS region by the SAS oxide RIE process on the SAS region 211, a CSD implant is performed on the trench 213 formed in the RCS region, and a stripping process is performed. After the SAS region 211 is removed, the side wall oxide film 215 is entirely deposited.

다음으로, 사이드 월 산화막(215) 상부에 메탈(예컨대, Co, Ta, Ti, TiN, Al 중 어느 하나인 금속)(217)을 전면 증착한다. Next, a metal (for example, any one of Co, Ta, Ti, TiN, and Al) 217 is deposited on the sidewall oxide film 215.

마지막으로, 메탈(217) 상부에 네가티브 PR을 마스크로 RIE 공정을 진행하여 트렌치(213)가 형성된 RCS 영역을 제외한 나머지 부분의 메탈을 제거하는 과정을 통해 본 발명에서 이루고자 하는 바를 쉽게 달성할 수 있다.Finally, by performing a RIE process using a negative PR as a mask on the metal 217, it is possible to easily achieve the purpose of the present invention through the process of removing the remaining metal except for the RCS region where the trench 213 is formed. .

도 2a 내지 도 2f는 본 발명의 바람직한 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 각 공정별 수직 단면도이다.2A to 2F are vertical cross-sectional views of respective processes for explaining a method of manufacturing a semiconductor device according to an exemplary embodiment of the present invention.

즉, 반도체 기판(예컨대, 실리콘 기판, 세라믹 기판, 고분자 기판 등)(201)에 터널링 산화막층과, 부유 게이트층 그리고 ONO층과 제어 게이트층을 순차적으로 증착한 상태에서, 목표로 하는 임의의 패턴으로 설계된 레티클을 이용하는 노광 공정과 현상 공정인 포토 리소그라피 공정을 실시하여 전면 증착된 PR의 일부를 선택적으로 제거하여 PR 패턴을 형성하고, 이 형성된 PR 패턴을 마스크로 식각 공정을 실시하여 일 예로, 도 2a에 도시된 바와 같이, 액티브 영역 상에 게이트 패턴으로 구분된 터널링 산화막(203)과 부유 게이트(205) 그리고 ONO(207), 제어 게이트(209)를 형성한다. That is, in the state in which the tunneling oxide film layer, the floating gate layer, the ONO layer, and the control gate layer are sequentially deposited on the semiconductor substrate (for example, a silicon substrate, a ceramic substrate, a polymer substrate, etc.) 201, any desired pattern An exposure process using a reticle designed and a photolithography process, which is a developing process, are performed to selectively remove a part of the entire surface deposited PR to form a PR pattern, and an etching process is performed using the formed PR pattern as a mask. As shown in 2a, the tunneling oxide film 203, the floating gate 205, the ONO 207, and the control gate 209, which are divided into gate patterns, are formed on the active region.

다음에, 형성된 제어 게이트(209) 상부에 SAS 영역을 정의하기 위해 PEP 공정을 실시하여 일 예로, 도 2b에 도시된 바와 같이 SAS 영역(211)을 형성한다. 여 기서, SAS 영역(211)은 적층 구조의 게이트 전극이 형성된 상태에서 별도의 SAS 마스크를 이용하여 셀의 소스 영역을 개방한 후, 인접된 셀과의 공통 소스 라인을 형성하기 위하여 필드 산화막을 제거하는 이등방성 식각을 실시하여 형성한다. Next, a PEP process is performed to define the SAS region on the formed control gate 209 to form the SAS region 211 as shown in FIG. 2B. Here, the SAS region 211 is opened by using a separate SAS mask in a state in which a gate electrode having a stacked structure is formed, and then removing the field oxide layer to form a common source line with adjacent cells. It is formed by performing anisotropic etching.

다음으로, SAS 영역(211) 상부에 SAS 산화막 RIE 공정으로, 일 예로, 도 2c에 도시된 바와 같이 RCS 영역에 트렌치(213)를 형성한다. Next, a trench 213 is formed in the RCS region, for example, as illustrated in FIG. 2C, by the SAS oxide RIE process on the SAS region 211.

이후, RCS 영역에 형성된 트렌치(213) 상부에 CSD 임플란트(implant)를 진행하고, 스트리핑 공정을 실시하여 잔류하는 SAS 영역(211)을 제거한 다음에, 도 2d에 도시된 바와 같이 사이드 월 산화막(215)을 전면 증착한다.Thereafter, a CSD implant is performed on the trench 213 formed in the RCS region, a stripping process is performed to remove the remaining SAS region 211, and then the sidewall oxide layer 215 is illustrated in FIG. 2D. ) Is deposited on the front surface.

다음으로, 사이드 월 산화막(215) 상부에 도 2e에 도시된 바와 같이, 메탈(예컨대, Co, Ta, Ti, TiN, Al 중 어느 하나인 금속)(217)을 전면 증착한다. 여기서, 메탈의 증착 두께는 50Å∼1000Å 이내의 범위로 진행한다. Next, as illustrated in FIG. 2E, a metal (for example, any one of Co, Ta, Ti, TiN, and Al) 217 is deposited on the sidewall oxide film 215. Here, the deposition thickness of the metal proceeds within the range of 50 kV to 1000 kV.

마지막으로, 메탈(217) 상부에 네가티브(negative) PR을 마스크로 RIE 공정을 진행하여, 일 예로, 도 2f에 도시된 바와 같이, 트렌치(213)가 형성된 RCS 영역을 제외한 나머지 부분의 메탈을 제거한다.Finally, the RIE process is performed by using a negative PR as a mask on the metal 217. For example, as shown in FIG. 2F, metals other than the RCS region in which the trench 213 is formed are removed. do.

이상 설명한 바와 같이, 본 발명은 플래시 메모리 소자를 제조함에 있어서, RCS 임플란트 공정을 스킵하고, CSD 임플란트 공정을 추가 진행하며, 사이드 월 산화막이 증착된 상태에서 메탈 증착 및 RCS를 제외한 나머지 부분의 메탈 제거 공정을 진행하여 제조함으로써, RCS플래쉬 메모리 셀당 소스의 접촉 저항을 감소시켜 IR 전압 강하를 줄일 수 있다. As described above, in the manufacture of a flash memory device, the present invention skips the RCS implant process, proceeds with the CSD implant process, and removes metals other than metal deposition and RCS in the state where the sidewall oxide film is deposited. By fabricating the process, the IR voltage drop can be reduced by reducing the contact resistance of the source per RCS flash memory cell.

한편 본 발명의 상세한 설명에서는 구체적인 실시예에 관해 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능함은 물론이다. 그러므로 본 발명의 범위는 설명된 실시예에 국한되지 않으며, 후술되는 특허청구의 범위뿐만 아니라 이 특허청구의 범위와 균등한 것들에 의해 정해져야 한다. Meanwhile, in the detailed description of the present invention, specific embodiments have been described, but various modifications are possible without departing from the scope of the present invention. Therefore, the scope of the present invention should not be limited to the described embodiments, but should be defined not only by the scope of the following claims, but also by those equivalent to the scope of the claims.

도 1a 내지 도 1f는 종래 기술에 따른 반도체 소자의 제조 방법을 설명하기 위한 수직 단면도,1A to 1F are vertical cross-sectional views illustrating a method of manufacturing a semiconductor device according to the prior art;

도 2a 내지 도 2f는 본 발명의 바람직한 실시 예에 따른 반도체 소자의 제조 방법을 설명하기 위한 각 공정별 수직 단면도.2A to 2F are vertical cross-sectional views of respective processes for explaining a method of manufacturing a semiconductor device according to an embodiment of the present invention.

<도면의 주요부분에 대한 부호의 설명><Description of the symbols for the main parts of the drawings>

201 : 반도체 기판 203 : 터널링 산화막201: semiconductor substrate 203: tunneling oxide film

205 : 부유 게이트 207 : ONO205: floating gate 207: ONO

209 : 제어 게이트 211 : SAS 영역209: control gate 211: SAS area

213 : 트렌치 215 : 사이드 월 산화막213 trench 215 sidewall oxide film

217 : 메탈217: metal

Claims (6)

(a)반도체 기판의 액티브 영역 상에 게이트 패턴으로 구분된 터널링 산화막과 부유 게이트 그리고 ONO, 제어 게이트를 형성하는 단계와, (a) forming a tunneling oxide film, a floating gate, an ONO, and a control gate separated by a gate pattern on an active region of the semiconductor substrate; (b)상기 (a)단계에서 형성된 제어 게이트 상부에 SAS 영역을 정의하기 위해 PEP 공정을 실시하여 SAS 영역을 형성하는 단계와,(b) forming a SAS region by performing a PEP process to define a SAS region on the control gate formed in step (a); (c)상기 (b)단계에서 형성된 SAS 영역 상부에 RIE 공정으로 RCS(Recess Comon Source) 영역에 트렌치를 형성하는 단계와, (c) forming a trench in a recess common source (RCS) region by an RIE process on the SAS region formed in step (b); (d)상기 (c)단계에서 형성된 트렌치 상부에 사이드 월 산화막을 형성하며, 상기 형성된 사이드 월 산화막 상부에 메탈을 형성하는 단계와,(d) forming a sidewall oxide film on the trench formed in step (c), and forming a metal on the formed sidewall oxide film; (e)상기 (d)단계에서 형성된 메탈 상부에 패터닝된 네가티브(negative) PR을 마스크로 하여 상기 (c)단계에서 트렌치가 형성된 RCS 영역을 제외한 나머지 부분의 메탈을 제거하는 단계(e) removing metals other than the RCS region in which trenches are formed in step (c) by using a negative PR patterned on the metal formed in step (d) as a mask 를 포함하는 반도체 소자의 제조 방법.Method for manufacturing a semiconductor device comprising a. 제 1 항에 있어서,The method of claim 1, 상기 (d)단계에서의 메탈은, Co, Ta, Ti, TiN, Al 중 어느 하나인 것을 특징으로 하는 반도체 소자의 제조 방법.The metal in the step (d), Co, Ta, Ti, TiN, Al, any one of the manufacturing method of a semiconductor device. 제 1 항에 있어서,The method of claim 1, 상기 (d)단계에서의 메탈은, 50Å∼1000Å 이내의 범위 두께로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.The metal in the step (d) is formed with a thickness within the range of 50 kV to 1000 kV. 제 1 항에 있어서,The method of claim 1, 상기 (b)단계에서 형성된 SAS 영역은, 적층 구조의 게이트 전극이 형성된 상태에서 별도의 SAS 마스크를 이용하여 셀의 소스 영역을 개방한 후, 인접된 셀과의 공통 소스 라인을 형성하기 위하여 필드 산화막을 제거하는 이등방성 식각을 실시하여 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.The SAS region formed in step (b) is a field oxide layer in order to form a common source line with adjacent cells after opening a source region of a cell by using a separate SAS mask in a state in which a gate electrode having a stacked structure is formed. A method of manufacturing a semiconductor device, characterized in that formed by performing anisotropic etching to remove the. 제 1 항에 있어서,The method of claim 1, 상기 (d)단계는,In step (d), 상기 (c)단계에서 형성된 트렌치 상부에 CSD 임플란트(implant)를 진행하고, 스트리핑 공정을 실시하여 잔류하는 SAS 영역을 제거하는 공정을 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.And performing a stripping process to remove the remaining SAS region by performing a CSD implant on the trench formed in the step (c). 제 1 항에 있어서,The method of claim 1, 상기 (e)단계에서 상기 메탈은, RIE 공정으로 식각되는 것을 특징으로 하는 반도체 소자의 제조 방법.In the step (e), the metal is a semiconductor device manufacturing method, characterized in that the etching by the RIE process.
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