KR20100117903A - 비휘발성 메모리 소자의 소거 방법 - Google Patents

비휘발성 메모리 소자의 소거 방법 Download PDF

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Abstract

본 발명은 비휘발성 메모리 소자의 소거 방법에 관한 것으로, 제 1 소거 전압을 제 1 시간 동안 인가하여 일 칩의 선택된 메모리 셀을 소거한 후 제 1 문턱 전압을 측정하는 단계와, 제 1 소거 전압 및 제 1 시간 보다 적어도 어느 하나가 작은 제 2 소거 전압 및 제 2 시간의 적어도 어느 하나를 인가하여 선택된 메모리 셀을 소거한 후 제 2 문턱 전압을 측정하는 단계와, 제 1 및 제 2 문턱 전압을 비교하여 제 1 및 제 2 문턱 전압의 차가 설정 범위 이내이면 제 2 소거 전압 및 제 2 시간의 적어도 어느 하나를 일 칩의 소거 조건으로 설정하는 단계와, 제 1 및 제 2 문턱 전압의 차가 상기 설정 범위 이외이면 제 2 소거 전압 및 제 2 시간의 적어도 하나를 조절하여 선택된 메모리 셀을 소거하고, 제 1 및 제 2 문턱 전압의 차가 설정 범위 이내가 되도록 하는 단계를 포함한다.
비휘발성, 전하 트랩층, 백 터널링, 소거 조건, 포화

Description

비휘발성 메모리 소자의 소거 방법{Method of erasing a nonvolatile memory device}
본 발명은 비휘발성 메모리 소자의 소거 방법에 관한 것으로, 특히 백 터널링(back tunneling) 현상에 의한 소거 분포 및 내구성(endurance) 특성의 열화를 방지할 수 있는 전하 트랩층을 갖는 비휘발성 메모리 소자의 소거 방법에 관한 것이다.
일반적으로 비휘발성(nonvolatile) 메모리 소자의 셀은 반도체 기판 상에 터널 절연막, 플로팅 게이트, 유전체막 및 콘트롤 게이트가 적층된 스택 게이트 구조를 갖는다. 그러나, 이러한 스택 게이트 구조는 집적도가 증가함에 따라 셀 사이의 간격이 감소하고, 이에 따라 인접 셀의 동작에 영향을 받아 셀의 상태가 변화하는 인터퍼런스(interference)가 발생되므로 소자의 집적도를 증가시키는데 한계가 있다. 따라서, 셀 사이의 인터퍼런스를 극복하기 위해 전하 트랩 소자(charge trap device)에 대한 관심이 증대되고 있다.
전하 트랩 소자는 전하 트랩층으로 예를들어 실리콘 질화막을 이용하기 때문에 인터퍼런스나 리텐션(retention) 등의 신뢰성이 매우 우수하다. 이러한 전하 트랩 소자로는 반도체 기판 상부에 터널링층, 전하 트랩층, 블럭킹층(blocking layer) 및 콘트롤 게이트가 적층된 셀 게이트 구조를 갖는 SONOS(Silicon-Oxide-Nitride-Oxide-Silicon) 소자가 제시되었다. 이러한 SONOS 구조의 전하 트랩 소자는 반도체 기판과 콘트롤 게이트 사이에 높은 전계를 인가하여 전하 트랩층에 트랩된 전자를 터널링층을 통해 반도체 기판으로 터널링시켜 소거 동작을 실시한다. 그런데, 소거 전압을 과도하게 인가할 경우 반도체 기판과 콘트롤 게이트 사이의 높은 전계로 인하여 콘트롤 게이트의 전자가 블럭킹층을 관통하여 전하 트랩층으로 유입되는 백 터널링(back tunneling) 현상이 발생된다. 이러한 백 터널링 현상에 의해 셀의 문턱 전압이 더 내려가지 않고 포화(saturation)되는 현상이 발생된다. 따라서, 셀이 과도한 스트레스를 받아 내구성(endurance)이 열화될 수 있다.
이러한 문제를 방지하기 위해 최근에는 블럭킹층으로 알루미늄 옥사이드(Al2O3) 등의 고유전(high-k) 절연막을 이용하고, 콘트롤 게이트로서 일함수가 충분히 큰 금속 게이트를 이용하는 MANOS(Metal-Alumina-Nitride-Oxide-Silicon) 구조의 전하 트랩 소자가 제안되었다. 그러나, MANOS 구조의 비휘발성 메모리 소자도 백 터널링을 완전히 방지하지 못하고 있다.
그런데, 이러한 전하 트랩 소자의 백 터널링 현상은 공정 변화에 따라 칩 마다 블럭킹층의 막질이 다르기 때문에 칩 마다 서로 다르게 된다. 따라서, 동일 소 거 전압을 인가하여 소거하는 경우에도 정상적으로 소거된 칩이 있을 수 있고 소거되지 않고 문턱 전압이 포화된 칩이 있을 수 있다.
이렇게 전하 트랩 소자는 백 터널링 현상에 의해 소거 분포 불량 및 내구성(endurance) 특성이 열화되는 문제가 발생된다.
본 발명은 전하 트랩 소자의 백 터널링 현상에 의한 소거 분포 및 내구성 특성의 열화를 방지할 수 있는 비휘발성 메모리 소자의 소거 방법을 제공한다.
본 발명은 소거 후의 문턱 전압이 포화되기 이전의 소거 전압 및 인가 시간을 소거 조건으로 칩마다 설정하고, 칩마다 서로 다른 소거 조건으로 소거함으로써 백 터널링 현상에 의한 소거 분포 및 내구성 특성의 열화를 방지할 수 있는 비휘발성 메모리 소자의 소거 방법을 제공한다.
본 발명의 일 양태에 따른 비휘발성 메모리 소자의 소거 방법은 제 1 소거 전압을 제 1 시간 동안 인가하여 된 메모리 셀을 소거한 후 제 1 문턱 전압을 측정하는 단계; 제 2 소거 전압 및 제 2 시간의 적어도 어느 하나를 상기 제 1 소거 전압 및 상기 제 1 시간 중 적어도 어느 하나보가 작게 인가하여 상기 메모리 셀을 소거한 후 제 2 문턱 전압을 측정하는 단계; 상기 제 1 및 제 2 문턱 전압을 비교하여 상기 제 1 및 제 2 문턱 전압의 차가 설정 범위 이내이면 상기 제 2 소거 전압 및 상기 제 2 시간의 적어도 어느 하나를 소거 조건으로 설정하는 단계; 및 상기 제 1 및 제 2 문턱 전압의 차가 상기 설정 범위 이외이면 상기 제 2 소거 전압 및 상기 제 2 시간의 적어도 하나를 조절하여 상기 메모리 셀을 소거하고, 상기 제 1 및 제 2 문턱 전압의 차가 상기 설정 범위 이내가 되도록 하는 단계를 포함한다.
상기 제 1 소거 전압 및 제 1 시간은 상기 제 1 문턱 전압이 포화되는 조건으로 설정하고, 상기 설정 범위는 소거 분포에 따라 설정된다.
상기 제 1 및 제 2 문턱 전압이 설정된 범위 이외이고, 동일한 경우 상기 제 2 소거 전압 및 상기 제 2 시간의 적어도 어느 하나를 더 감소기켜 인가하여 소거한다.
상기 제 1 및 제 2 문턱 전압의 차가 상기 설정 범위 이외이고, 상기 설정 범위보다 큰 경우 상기 제 2 소거 전압 및 상기 제 2 시간의 적어도 어느 하나를 더 크게 인가하여 소거한다.
본 발명은 제 1 소거 전압을 제 1 시간 동안 인가하여 선택된 셀의 소거 후의 제 1 문턱 전압이 포화되도록 하고, 제 1 소거 전압을 제 1 시간보다 짧은 제 2 시간 동안 인가하여 선택된 셀의 소거 후의 제 2 문턱 전압과 제 1 문턱 전압의 차를 비교하여 제 1 및 제 2 문턱 전압의 차가 설정된 범위 이내를 유지하도록 제 2 시간을 조절하고, 이때의 제 1 소거 전압 및 제 2 시간을 선택된 칩의 소거 조건으로 설정한다. 또한, 본 발명은 제 1 소거 전압을 제 1 시간 동안 인가하여 선택된 셀의 소거 후의 제 1 문턱 전압이 포화되도록 하고, 제 1 소거 전압보다 낮은 제 2 소거 전압을 제 1 시간 동안 인가하여 선택된 셀의 소거 후의 제 2 문턱 전압과 제 1 문턱 전압의 차를 비교하여 제 1 및 제 2 문턱 전압의 차가 설정된 범위 이내를 유지하도록 제 2 소거 전압을 조절하고, 이때의 제 2 소거 전압 및 제 1 시간을 선 택된 칩의 소거 조건으로 설정하였다. 즉, 제 2 소거 전압 및 제 2 시간을 제 1 소거 전압 및 제 1 시간보다 줄이면서 제 2 문턱 전압이 포화되기 바로 직전의 문턱 전압을 갖도록 소거한다.
이러한 소거 조건의 설정 방법을 칩마다 적용하여 칩마다 다른 소거 조건을 적용하도록 함으로써 블럭킹층의 막질이 공정 변화에 따라 칩마다 서로 다르기 때문에 발생되는 다이별, 웨이퍼별 소거 분포 및 내구성 특성의 열화를 방지할 수 있고, 그에 따라 신뢰성을 향상시킬 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 실시 예를 상세히 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시 예들은 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 1은 본 발명이 적용되는 전하 트랩층을 갖는 비휘발성 메모리 소자의 일 셀의 단면도이다.
도 1을 참조하면, 본 발명이 적용되는 전하 트랩층을 갖는 비휘발성 메모리 소자의 셀은 반도체 기판(100) 상에 터널링층(110), 전하 트랩층(120), 블럭킹층(130) 및 콘트롤 게이트(140)가 적층된 스택 게이트(200)와, 스택 게이트(200) 양측의 반도체 기판(100) 상에 형성된 접합부(150)를 포함한다.
반도체 기판(100)은 통상 실리콘(Si) 기판일 수 있으며, 경우에 따라 실리콘 온 인슐레이터(Silicon On Insulator; SOI) 기판 등 다른 기판일 수도 있다. 또한, 반도체 기판(100)은 n형 기판일 수 있으며, 반도체 기판(100) 내에 p형 웰 영역이 형성될 수 있다. 웰 영역은 트리플 웰 구조로 형성될 수 있는데, 이 경우 p형 반도체 기판(100)이 이용되며, p형 반도체 기판(100) 내에 n형 웰 영역이 형성되고, n형 웰 영역 내에 p형 웰 영역이 형성될 수 있다.
터널링층(110)은 반도체 기판(100) 상부에 형성되어 소정 바이어스에서 전하, 즉 전자 또는 홀이 반도체 기판(100)의 채널 영역으로부터 전하 트랩층(120)으로 주입될 수 있도록 한다. 터널링층(110)은 실리콘 산화막(SiO2)을 포함하는 절연막으로 단일층 또는 다층으로 형성될 수 있다. 또한, 터널링층(110)은 반복되는 전자 또는 홀의 터널링에 의해 열화되어 소자의 안정성을 저하시킬 수 있기 때문에 가능한 이를 방지할 수 있을 정도의 두께로 형성되는 것이 바람직하다.
전하 트랩층(120)은 터널링층(110) 상부에 형성되며, 반도체 기판(100)의 채널 영역으로부터 터널링층(110)을 관통하여 주입되는 전하를 트랩한다. 전하 트랩층(120)은 에너지 레벨이 균일하고 트랩 사이트(trap site)가 많을수록 전하의 트랩이 잘 이루어지므로 소자의 프로그램 및 소거 속도가 증가할 수 있는데, 이러한 물질로 실리콘 질화막을 이용할 수 있다.
블럭킹층(130)은 전하 트랩층(120)으로부터 상부의 콘트롤 게이트(140)로 전하의 이동을 차단한다. 블럭킹층(130)은 실리콘 산화막 등의 저유전 물질로 형성할 수 있고, 셀의 동작 속도를 향상시키기 위해 유전 상수가 예를들어 7 이상의 고유전 물질로 형성된다. 이러한 고유전 물질로는 알루미늄 산화막(Al2O3)이 주로 이용되는데, 그 이외에도 하프늄 산화막(HfO2), 지르코늄 산화막(ZrO3), 라듐 산화막(La2O5), 탄탈륨 산화막(Ta2O5) 또는 스트론튬티타늄 산화막(SrTiO3) 등의 적어도 하나가 이용될 수 있다. 또한, 블럭킹층(130)은 이러한 물질을 이용하여 단일층 또는 다층으로 형성될 수도 있고, 혼합하여 형성될 수도 있다.
콘트롤 게이트(140)는 소정의 바이어스가 인가되어 반도체 기판(100)의 채널 영역으로부터 전하가 전하 트랩층(120)에 트랩되어 프로그램되도록 하고, 전하 트랩층(120)에 트랩된 전하를 반도체 기판(100)으로 이동시켜 소거되도록 하는 역할을 한다. 콘트롤 게이트(140)는 n형으로 도핑된 폴리실리콘막 또는 금속막으로 형성될 수 있다. 또한, 콘트롤 게이트(140)가 폴리실리콘막으로 형성되는 경우 저항을 감소시키기 위해 폴리실리콘막 상부에 텅스텐 실리사이드 등의 저저항막을 형성할 수도 있다. 물론 저저항막은 콘트롤 게이트(140)가 폴리실리콘막 이외의 금속막으로 형성되는 경우 형성하지 않을 수 있다.
접합부(150)는 스택 게이트(200) 양측의 반도체 기판(100) 상에 불순물 이온 주입에 의해 형성되어 비휘발성 메모리 셀의 소오스 영역 또는 드레인 영역으로 작용한다.
도 2는 본 발명의 일 실시 예에 따른 비휘발성 메모리 소자의 소거 방법을 설명하기 위한 흐름도이다.
도 2를 참조하면, 본 발명의 일 실시 예에 따른 비휘발성 메모리 소자의 소거 방법은 일 칩의 소정 셀을 선택하고 제 1 소거 전압을 제 1 시간 동안 인가하여 소거한 후 제 1 문턱 전압(VT1)을 측정하는 단계(S210), 제 1 소거 전압을 제 1 시간보다 짧은 제 2 시간 동안 인가하여 선택된 셀을 소거한 후 제 2 문턱 전압(VT2)을 측정하는 단계(S220), 제 1 및 제 2 문턱 전압(VT1 및 VT2)을 비교하여 그 차가 설정된 범위 이내인지 확인하는 단계(S230), 제 1 및 제 2 문턱 전압(VT1 및 VT2)의 차가 설정된 범위 이내의 경우 제 1 소거 전압과 제 2 시간을 선택된 칩의 소거 조건으로 결정하는 단계(S240), 제 1 및 제 2 문턱 전압(VT1 및 VT2)이 동일할 경우 제 1 소거 전압을 제 2 시간보다 짧은 시간 동안 인가하여 소거한 후 문턱 전압을 측정하는 단계(S250 및 S260), 제 1 및 제 2 문턱 전압(VT1 및 VT2)의 차가 설정된 범위 이외의 경우 제 1 소거 전압을 제 2 시간보다 길게 조절하여 인가하여 소거한 후 문턱 전압을 측정하는 단계(S250 및 S270)를 포함하며, 단계 S250, 단계 S260 및 단계 S270을 제 1 및 제 2 문턱 전압(VT1 및 VT2)의 차가 설정된 범위 이내가 될 때까지 반복한다.
S210 : 일 칩의 일 메모리 셀을 선택한 후 선택된 메모리 셀의 반도체 기판에 제 1 소거 전압을 제 1 시간 동안 인가한다. 반도체 기판에 인가되는 소거 전압은 15V∼25V일 수 있으며, 예를들어 20V를 인가한다. 그리고, 소거 전압의 인가 시간은 수msec 인가할 수 있는데, 예를들어 10msec동안 인가한다. 이때, 콘트롤 게이트에도 대략 0V를 인가하고, 소오스 및 드레인은 플로팅 상태를 유지하도록 한다. 이렇게 하면 전하 트랩층에 트랩된 전하가 터널링층을 통해 반도체 기판으로 이동하고, 이에 따라 메모리 셀이 소거된다. 그리고, 소거 후의 메모리 셀의 문턱 전압을 측정하는데, 콘트롤 게이트에 인가되는 게이트 전압을 예를들어 -2V로부터 0V까지 다단계로 변화시켜 기준 전압을 인가하고, 기준 전압과 출력 전압을 비교하여 제 1 문턱 전압을 측정한다. 예를들어 -1.2V의 기준 전압보다 높고 -1V의 기준 전압보다 낮을 경우 셀의 제 1 문턱 전압은 -1.1V로 측정된다. 그런데, 상기와 같이 제 1 소거 전압을 제 1 시간 동안 인가하면 과도한 소거 전압이 인가됨에 따라 반도체 기판과 콘트롤 게이트 사이의 높은 전계에 의해 콘트롤 게이트의 전자가 블럭킹층을 통해 전하 트랩층으로 이동하는 백 터널링 현상이 발생한다. 따라서, 도 3의 그래프에 도시된 바와 같이 제 1 문턱 전압(VT1)이 포화 상태를 유지한다. 즉, 높은 소거 전압을 오랜 시간 인가하더라도 제 1 문턱 전압(VT1)이 내려가지 않고 일정한 상태를 유지하게 된다.
S220 : 선택된 메모리 셀의 반도체 기판에 제 1 소거 전압을 제 1 시간보다 짧은 제 2 시간동안 인가한다. 반도체 기판에 인가되는 소거 전압은 단계 S210과 동일하게 예를들어 20V를 인가하고, 소거 전압 인가 시간은 단계 S210보다 짧게, 예를들어 5msec동안 인가한다. 그리고, 소거 후의 메모리 셀의 문턱 전압을 측정하는데, 콘트롤 게이트에 인가되는 게이트 전압을 예를들어 -2V로부터 0V까지 다단계로 변화시켜 기준 전압을 인가하고, 기준 전압과 출력 전압을 비교하여 제 2 문턱 전압(VT2)을 측정한다. 그런데, 상기와 같이 제 1 소거 전압을 제 2 시간 동안 인가하게 되면 소거 조건에 따라 제 2 문턱 전압(VT2)이 변할 수도 있고, 제 1 문턱 전압(VT1)과 같이 포화 상태를 유지할 수 있다. 즉, 제 2 문턱 전압(VT2)은 제 1 문턱 전압(VT1)과 같은 전위를 유지할 수도 있고, 낮은 전위를 유지할 수도 있다.
S230 : 제 1 소거 전압을 제 1 시간 동안 인가하여 소거한 후 측정된 제 1 문턱 전압(VT1)과 제 1 소거 전압을 제 1 시간보다 짧은 제 2 시간 동안 인가하여 소거한 후 측정된 제 2 문턱 전압(VT2)을 비교한다. 그리고, 두 문턱 전압의 차가 설정된 범위 이내에 해당되는지 확인한다. 이때, 설정된 범위는 소거 후의 문턱 전압 분포가 안정되도록 하는 범위, 예를들어 0.3V 이내에 해당하는지 확인한다.
S240 : 제 1 및 제 2 문턱 전압(VT1 및 VT2)가 설정된 범위, 예를들어 0.3V 이내의 경우 제 1 소거 전압을 제 2 시간 동안 인가하는 것을 선택된 칩의 소거 조건으로 설정한다. 즉, 도 3에 도시된 바와 같이 제 2 문턱 전압(VT2)이 포화된 제 1 문턱 전압(VT1)보다 낮아 포화되지 않은 상태를 유지하여 메모리 셀의 내구성을 열화시키지 않고 두 문턱 전압(VT1 및 VT2)의 차가 0.3V 이내가 되어 소거 분포를 열화시키지 않으면 제 1 소거 전압을 제 2 시간 동안 인가하는 것을 선택된 칩의 소거 조건으로 설정한다.
S250 및 S260 : 그런데, 제 2 문턱 전압(VT2)이 제 1 문턱 전압(VT1)과 같으면 제 1 소거 전압을 제 2 시간 동안 인가하는 조건 또한 문턱 전압을 포화시키는 조건이고, 이는 메모리 셀의 내구성을 열화시키게 된다. 따라서, 제 1 및 제 2 문턱 전압(VT1 및 VT2)이 동일할 경우 제 2 시간을 짧게 조절하여 제 1 소거 전압을 인가하여 소거한다. 예를들어 20V의 소거 전압을 3msec 동안 인가하여 소거한다. 이렇게 소거한 후 문턱 전압을 측정한다.
S250 및 S270 : 또한, 제 2 문턱 전압(VT2)이 제 1 문턱 전압(VT1)보다 낮으나 설정된 범위, 즉 0.3V을 벗어나게 되면 이 조건 또한 소거 후의 문턱 전압 분포를 열화시키게 된다. 따라서, 제 1 및 제 2 문턱 전압(VT1 및 VT2)의 차가 설정된 범위 이외의 경우 제 2 시간을 길게 조절하여 제 1 소거 전압을 인가하여 소거한다. 예를들어 20V의 소거 전압을 8msec 동안 인가하여 소거한다. 이렇게 소거한 후 문턱 전압을 측정한다.
상기 단계 S250, S260 및 단계 S270는 제 1 및 제 2 문턱 전압(VT1 및 VT2)의 차가 설정된 범위 이내가 될 때까지 반복한다.
상기 본 발명의 일 실시 예에 따른 비휘발성 메모리 소자의 소거 방법은 소거 전압을 고정하고 인가 시간을 조절하여 포화 상태의 문턱 전압과 소거 시간에 따른 문턱 전압을 비교하여 그 차가 설정된 범위 이내의 소거 전압 인가 시간을 소거 조건으로 설정하였다. 이러한 소거 조건의 설정 방법을 칩마다 적용하여 칩마다 다른 소거 조건을 적용하도록 한다. 따라서, 블럭킹층의 막질이 공정 변화에 따라 칩마다 서로 다르기 때문에 발생되는 소거 분포 및 내구성 특성의 열화를 방지할 수 있다.
그러나, 상기 방법 이외에 다양한 변형이 가능하다. 예를들어 소거 전압 인가 시간을 유지하고 소거 전압을 조절하여 소거 조건을 설정할 수도 있는데, 이러한 방법을 도 4를 이용하여 설명하기로 한다.
도 4는 본 발명의 다른 실시 예에 따른 비휘발성 메모리 소자의 소거 방법을 설명하기 위한 흐름도이다.
도 4를 참조하면, 본 발명의 다른 실시 예에 따른 비휘발성 메모리 소자의 소거 방법은 일 칩의 소정 셀을 선택하고 제 1 소거 전압을 제 1 시간 동안 인가하여 소거한 후 제 1 문턱 전압(VT1)을 측정하는 단계(S310), 제 1 소거 전압보다 낮은 제 2 소거 전압을 제 1 시간 동안 인가하여 선택된 셀을 소거한 후 제 2 문턱 전압(VT2)을 측정하는 단계(S320), 제 1 및 제 2 문턱 전압(VT1 및 VT2)을 비교하여 그 차가 설정된 범위 이내인지 확인하는 단계(S330), 제 1 및 제 2 문턱 전압(VT1 및 VT2)의 차가 설정된 범위 이내의 경우 제 2 소거 전압을 제 1 시간 동안 인가하는 조건을 선택된 칩의 소거 조건으로 결정하는 단계(S340), 제 1 및 제 2 문턱 전압(VT1 및 VT2)이 동일할 경우 소거 전압을 제 2 소거 전압보다 낮게 조절하고 제 1 시간 동안 인가하여 소거한 후 문턱 전압을 측정하는 단계(S350 및 S360), 제 1 및 제 2 문턱 전압(VT1 및 VT2)의 차가 설정된 범위 이외의 경우 소거 전압을 제 2 소거 전압보다 높게 조절하고 제 1 시간 동안 인가하여 소거한 후 문턱 전압을 측정하는 단계(S350 및 S370)를 포함하며, 단계 S350, 단계 S360 및 단계 S370을 제 1 및 제 2 문턱 전압(VT1 및 VT2)의 차가 설정된 범위 이내가 될 때까지 반복한다.
S310 : 일 칩의 일 메모리 셀을 선택한 후 선택된 메모리 셀의 반도체 기판에 제 1 소거 전압을 제 1 시간 동안 인가한다. 반도체 기판에 인가되는 소거 전압은 15V∼25V일 수 있으며, 예를들어 25V를 인가한다. 그리고, 소거 전압의 인가 시간은 수msec 인가할 수 있는데, 예를들어 10msec동안 인가한다. 이때, 콘트롤 게이 트에도 대략 0V를 인가하고, 소오스 및 드레인은 플로팅 상태를 유지하도록 한다. 이렇게 하면 과도한 소거 전압이 인가됨에 따라 반도체 기판과 콘트롤 게이트 사이의 높은 전계에 의해 콘트롤 게이트의 전자가 블럭킹층을 통해 전하 트랩층으로 이동하는 백 터널링 현상이 발생한다. 따라서, 제 1 문턱 전압(VT1)이 내려가지 않고 일정한 상태를 유지하는 포화 상태가 된다.
S320 : 선택된 메모리 셀의 반도체 기판에 제 1 소거 전압보다 낮은 제 2 소거 전압을 제 1 시간 동안 인가한다. 반도체 기판에 인가되는 소거 전압은 단계 S210보다 줄여 예를들어 20V를 인가하고, 소거 전압 인가 시간은 단계 S210와 동일하게, 예를들어 10msec동안 인가한다. 그리고, 소거 후의 메모리 셀의 제 2 문턱 전압(VT2)을 측정한다.
S330 : 제 1 소거 전압을 제 1 시간 동안 인가하여 소거한 후 측정된 제 1 문턱 전압(VT1)과 제 2 소거 전압을 제 1 시간 동안 인가하여 소거한 후 측정된 제 2 문턱 전압(VT2)을 비교한다. 그리고, 두 문턱 전압의 차가 설정된 범위 이내에 해당되는지 확인한다. 이때, 설정된 범위는 소거 후의 문턱 전압 분포가 안정되도록 하는 범위, 예를들어 0.3V 이내에 해당하는지 확인한다.
S340 : 제 1 및 제 2 문턱 전압(VT1 및 VT2)가 설정된 범위, 예를들어 0.3V 이내의 경우 제 2 소거 전압을 제 1 시간 동안 인가하는 것을 선택된 칩의 소거 조건으로 설정한다. 제 2 문턱 전압(VT2)이 포화된 제 1 문턱 전압(VT1)보다 낮아 포화되지 않은 상태를 유지하여 메모리 셀의 내구성을 열화시키지 않고 두 문턱 전압(VT1 및 VT2)의 차가 0.3V 이내가 되어 소거 분포를 열화시키지 않으면 제 2 소 거 전압을 제 1 시간 동안 인가하는 것을 선택된 칩의 소거 조건으로 설정한다.
S350 및 S360 : 그런데, 제 2 문턱 전압(VT2)이 제 1 문턱 전압(VT1)과 같으면 제 2 소거 전압을 제 1 시간 동안 인가하는 조건 또한 문턱 전압을 포화시키는 조건이고, 이는 메모리 셀의 내구성을 열화시키게 된다. 따라서, 제 1 및 제 2 문턱 전압(VT1 및 VT2)이 동일할 경우 제 2 소거 전압을 낮게 조절하고 제 1 시간 동안 인가하여 소거한다. 예를들어 15V의 소거 전압을 10msec 동안 인가하여 소거한다. 이렇게 소거한 후 문턱 전압을 측정한다.
S350 및 S370 : 또한, 제 2 문턱 전압(VT2)이 제 1 문턱 전압(VT1)보다 낮지만 설정된 범위, 즉 0.3V을 벗어나게 되면 이 조건 또한 소거 후의 문턱 전압 분포를 열화시키게 된다. 따라서, 제 1 및 제 2 문턱 전압(VT1 및 VT2)의 차가 설정된 범위 이외의 경우 제 2 소거 전압을 크게 조절하고 제 1 시간 동안 인가하여 소거한다. 예를들어 22V의 소거 전압을 10msec 동안 인가하여 소거한다. 이렇게 소거한 후 문턱 전압을 측정한다.
상기 단계 S350, S360 및 단계 S370는 제 1 및 제 2 문턱 전압(VT1 및 VT2)의 차가 설정된 범위 이내가 될 때까지 반복한다.
한편, 상기 본 발명의 일 실시 예는 소거 전압을 고정하고 소거 시간을 조절하여 소거 조건을 설정하였고, 본 발명의 다른 실시 예는 소거 시간을 고정하고 소거 전압을 조절하여 소거 조건을 설정하였다. 그러나, 소거 전압 및 소거 시간을 동시에 조절하여 소거 조건을 설정할 수도 있다. 즉, 본 발명에 따른 비휘발성 메 모리 소자의 소거 방법은 소거 전압 및 소거 조건의 적어도 어느 하나를 조절하여 소거 조건을 설정할 수도 있다.
이상에서는 도면 및 실시 예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허청구범위에 기재된 본 발명의 기술적 사상으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
도 1은 본 발명이 적용되는 전하 트랩층을 갖는 비휘발성 메모리 소자의 단면도.
도 2는 본 발명의 일 실시 예에 따른 비휘발성 메모리 소자의 소거 방법을 설명하기 위한 흐름도.
도 3은 본 발명의 일 실시 예에 따른 비휘발성 메모리 소자의 소거 방법의 문턱 전압 변화를 도시한 그래프.
도 4는 본 발명의 다른 실시 예에 따른 비휘발성 메모리 소자의 소거 방법을 설명하기 위한 흐름도.

Claims (5)

  1. 제 1 소거 전압을 제 1 시간 동안 인가하여 메모리 셀을 소거한 후 제 1 문턱 전압을 측정하는 단계;
    제 2 소거 전압 및 제 2 시간의 적어도 어느 하나를 상기 제 1 소거 전압 및 상기 제 1 시간 중 적어도 어느 하나보다 작게 인가하여 상기 메모리 셀을 소거한 후 제 2 문턱 전압을 측정하는 단계;
    상기 제 1 및 제 2 문턱 전압을 비교하여 상기 제 1 및 제 2 문턱 전압의 차가 설정 범위 이내이면 상기 제 2 소거 전압 및 상기 제 2 시간의 적어도 어느 하나를 소거 조건으로 설정하는 단계; 및
    상기 제 1 및 제 2 문턱 전압의 차가 상기 설정 범위 이외이면 상기 제 2 소거 전압 및 상기 제 2 시간의 적어도 하나를 조절하여 상기 메모리 셀을 소거하고, 상기 제 1 및 제 2 문턱 전압의 차가 상기 설정 범위 이내가 되도록 하는 단계를 포함하는 비휘발성 메모리 소자의 소거 방법.
  2. 제 1 항에 있어서, 상기 제 1 소거 전압 및 제 1 시간은 상기 제 1 문턱 전압이 포화되는 조건으로 설정하는 비휘발성 메모리 소자의 소거 방법.
  3. 제 2 항에 있어서, 상기 설정 범위는 소거 분포에 따라 설정되는 비휘발성 메모리 소자의 소거 방법.
  4. 제 1 항에 있어서, 상기 제 1 및 제 2 문턱 전압이 설정된 범위 이외이고, 동일한 경우 상기 제 2 소거 전압 및 상기 제 2 시간의 적어도 어느 하나를 더 감소기켜 인가하여 소거하는 비휘발성 메모리 소자의 소거 방법.
  5. 제 1 항에 있어서, 상기 제 1 및 제 2 문턱 전압의 차가 상기 설정 범위 이외이고, 상기 설정 범위보다 큰 경우 상기 제 2 소거 전압 및 상기 제 2 시간의 적어도 어느 하나를 더 크게 인가하여 소거하는 비휘발성 메모리 소자의 소거 방법.
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