KR20100113890A - 플라즈마 디스플레이 장치 - Google Patents

Abstract

본 발명의 플라즈마 디스플레이 장치는 스캔 전극과 서스테인 전극 사이의 방전 시, 플라즈마 디스플레이 패널 상의 방전 딜레이(delay)를 방지하기 용이하도록, 본 발명은 스캔 전극 및 서스테인 전극이 형성된 상부기판 및 방전셀을 구획하는 격벽이 형성된 하부기판을 포함하고, 상기 상부기판은, 상기 격벽과 중첩되는 플로팅 전극이 더 형성되고, 상기 플로팅 전극은, 제1 폭을 가지는 제1 플로팅 전극 및 상기 제1 플로팅 전극과 인접하고, 제2 폭을 가지는 제2 플로팅 전극을 포함하는 플라즈마 디스플레이 장치를 제공한다.

플로팅 전극, 폭, 블랙 매트릭스

Description

플라즈마 디스플레이 장치{Plasma display panel device}

본 발명은 플라즈마 디스플레이 장치에 관한 것으로서, 더욱 상세하게는 스캔 전극과 서스테인 전극 사이의 방전 시, 플라즈마 디스플레이 패널 상의 방전 딜레이(delay)를 방지하기 용이한 플라즈마 디스플레이 장치에 관한 것이다.

일반적으로 플라즈마 디스플레이 장치는 상부 기판과 하부 기판 사이에 형성된 격벽이 하나의 방전셀을 이루는 플라즈마 디스플레이 패널을 포함하고, 각 방전셀 내에는 네온(Ne), 헬륨(He) 또는 네온 및 헬륨의 혼합기체(Ne+He)와 같은 주 방전 기체와 소량의 크세논을 함유하는 불활성 가스가 충진되어 있다. 고주파 전압에 의해 방전이 될 때, 불활성 가스는 진공자외선(Vacuum Ultraviolet rays)을 발생하고, 격벽 사이에 형성된 형광체를 발광시켜 화상이 구현된다. 이와 같은 플라즈마 디스플레이 패널은 얇고 가벼운 구성이 가능하므로 차세대 표시 장치로서 각광받고 있다.

최근들어, 플라즈마 디스플레이 장치는 상부 기판에 형성된 복수 개의 스캔전극 및 서스테인 전극에 의한 방전 시, 첫번째 스캔 전극과 서스테인 전극에 의한 방전과 마지막 스캔 전극과 서스테인 전극에 의한 방전의 방전 딜레이를 방지하기 위한 연구가 진행 중이다.

본 발명의 목적은, 스캔 전극과 서스테인 전극 사이의 방전 시, 플라즈마 디스플레이 패널 상의 방전 딜레이(delay)를 방지하기 용이한 플라즈마 디스플레이 장치를 제공함에 있다.

본 발명의 플라즈마 디스플레이 장치는, 스캔 전극 및 서스테인 전극이 형성된 상부기판 및 방전셀을 구획하는 격벽이 형성된 하부기판을 포함하고, 상기 상부기판은, 상기 격벽과 중첩되는 플로팅 전극이 더 형성되고, 상기 플로팅 전극은, 제1 폭을 가지는 제1 플로팅 전극 및 상기 제1 플로팅 전극과 인접하고, 제2 폭을 가지는 제2 플로팅 전극을 포함한다.

본 발명의 플라즈마 디스플레이 장치는, 스캔 전극과 서스테인 전극 간 방전시, 방전 전하를 축적하는 플로팅 전극의 폭을 상이하게 함으로써, 첫번째 스캔 전극과 서스테인 전극 방전시 첫번째 플로팅 전극에 축적되는 방전 전하량과 두번째 스캔 전극과 서스테인 전극 방전시 두번째 플로팅 전극에 축적되는 방전 전하량을 상이하게 함으로써, 첫번째 스캔 전극과 서스테인 전극 사이의 방전 전압과 마지막 스캔 전극과 서스테인 전극 사이의 방전 전압 사이에 손실되는 부분을 플로팅 전극에 축적된 방전 전하로 보완할 수 있도록 하여, 플라즈마 디스플레이 장치의 방전 딜레이를 방지할 수 있으며, 스캔 전극과 서스테인 전극 사이의 오방전을 방지 할 수 있어, 플라즈마 디스플레이 패널의 방전 균일성을 확보하여 화질 개선의 이점이 있다.

본 발명에 따른 플라즈마 디스플레이 장치에 관하여 첨부된 도면을 참조하여 상세히 설명한다.

도 1은 본 발명의 제1 실시 예에 따른 플라즈마 디스플레이 패널의 구조를 나타내는 사시도이다.

도 1을 참조하면, 본 플라즈마 디스플레이 패널은 상부기판(10) 상에 형성되는 유지 전극 쌍인 스캔 전극(11) 및 서스테인 전극(12), 하부기판(20) 상에 형성되는 어드레스 전극(22)을 포함한다.

유지 전극 쌍(11, 12)은 통상 인듐틴옥사이드(Indium-Tin-Oxide;ITO)로 형성된 투명전극(11a, 12a)과 버스 전극(11b, 12b)을 포함하며, 버스 전극(11b, 12b)은 은(Ag), 크롬(Cr) 등의 금속 또는 크롬/구리/크롬(Cr/Cu/Cr)의 적층형이나 크롬/알루미늄/크롬(Cr/Al/Cr)의 적층형으로 형성될 수 있다. 버스 전극(11b, 12b)은 투명전극(11a, 12a) 상에 형성되어, 저항이 높은 투명전극(11a, 12a)에 의한 전압 강하를 줄이는 역할을 한다.

한편, 본 발명의 제1 실시 예에서, 유지 전극쌍(11, 12)은 투명전극(11a 12a)과 버스 전극(11b, 12b)이 적층 된 구조로 설명하였으나, 이뿐만 아니라 투명 전극(11a, 12a)이 없이 버스 전극(11b, 12b)만으로도 구성될 수 있다. 이러한 구조는 투명 전극(11a, 12a)을 사용하지 않으므로, 패널 제조의 단가를 낮출 수 있는 장점이 있다. 이러한 구조에 사용되는 버스 전극(11b, 12b)은 위에 열거한 재료 이외에 감광성 재료등 다양한 재료가 가능할 것이다.

스캔 전극(11) 및 서스테인 전극(12)의 투명전극(11a, 12a)과 버스전극(11b, 11c)의 사이에는 상부 기판(10)의 외부에서 발생하는 외부 광을 흡수하여 반사를 줄여주는 광 차단의 기능과 상부 기판(10)의 퓨리티(Purity) 및 콘트라스트를 향상시키는 기능을 하는 제1, 2 블랙 매트릭스(Black Matrix, BM, 15, 11c, 12c)가 배열된다.

본 발명의 제1 실시 예에 따른 제1 블랙 매트릭스(15)는 상부 기판(10)에 형성되는데, 격벽(21)과 중첩되는 위치에 형성되고, 투명전극(11a, 12a)과 버스전극(11b, 12b)사이에 형성되는 제2 블랙 매트릭스(11c, 12c)로 구성될 수 있다.

여기서, 제1 블랙 매트릭스(15)과 블랙층 또는 블랙 전극층이라고도 하는 제2 블랙 매트릭스(11c, 12c)는 형성 과정에서 동시에 형성되어 물리적으로 연결될 수 있고, 동시에 형성되지 않아 물리적으로 연결되지 않을 수도 있다.

또한, 물리적으로 연결되어 형성되는 경우, 제1 블랙 매트릭스(15)와 제2 블랙 매트릭스(11c, 12c)는 동일한 재질로 형성되지만, 물리적으로 분리되어 형성되는 경우에는 다른 재질로 형성될 수 있다.

스캔 전극(11)과 서스테인 전극(12)이 나란하게 형성된 상부 기판(10)에는 상부 유전체층(13)과 보호막(14)이 적층된다. 상부 유전체층(13)에는 방전에 의하여 발생된 하전입자들이 축적되고, 유지 전극 쌍(11, 12)을 보호하는 기능을 수행할 수 있다. 보호막(14)은 가스 방전시 발생 된 하전입자들의 스피터링으로부터 상 부 유전체층(13)을 보호하고, 2차 전자의 방출 효율을 높이게 된다.

또한, 어드레스 전극(22)은 스캔 전극(11) 및 서스테인 전극(12)과 교차되는 방향으로 형성된다. 또한, 어드레스 전극(22)이 형성된 하부기판(20) 상에는 하부 유전체층(24)과 격벽(21)이 형성된다.

하부 유전체층(24)과 격벽(21)의 표면에는 형광체층(23)이 형성된다. 격벽(21)은 세로 격벽(21a)와 가로 격벽(21b)가 폐쇄형으로 형성되고, 방전 셀을 물리적으로 구분하며, 방전에 의해 생성된 자외선과 가시광이 인접한 방전 셀에 누설되는 것을 방지한다.

본 발명의 제1 실시 예에는 도 1 에 도시된 격벽(21)의 구조뿐만 아니라, 다양한 형상의 격벽(21)의 구조도 가능할 것이다. 예컨대, 세로 격벽(21a)과 가로 격벽(21b)의 높이가 다른 차등형 격벽 구조, 세로 격벽(21a) 또는 가로 격벽(21b) 중 적어도 하나 이상에 배기 통로로 사용 가능한 채널(Channel)이 형성된 채널형 격벽 구조, 세로 격벽(21a) 또는 가로 격벽(21b) 중 하나 이상에 홈(Hollow)이 형성된 홈형 격벽 구조 등이 가능할 것이다.

여기서, 차등형 격벽 구조인 경우에는 가로 격벽(21b)의 높이가 높은 것이 더 바람직하고, 채널형 격벽 구조나 홈형 격벽 구조인 경우에는 가로 격벽(21b)에 채널이 형성되거나 홈이 형성되는 것이 바람직할 것이다.

한편, 본 발명의 제1 실시 예에서는 R, G 및 B 방전 셀 각각이 동일한 선상에 배열되는 것으로 도시 및 설명되고 있지만, 다른 형상으로 배열되는 것도 가능할 것이다. 예컨대, R, G 및 B 방전 셀이 삼각형 형상으로 배열되는 델타(Delta) 타입의 배열도 가능할 것이다. 또한, 방전 셀의 형상도 사각형상 뿐만 아니라, 오각형, 육각형 등의 다양한 다각 형상도 가능할 것이다.

또한, 형광체층(23)은 가스 방전시 발생된 자외선에 의해 발광되어 적색(R), 녹색(G) 또는 청색(B) 중 어느 하나의 가시광을 발생하게 된다. 여기서, 상부/하부 기판(10, 20)과 격벽(21) 사이에 마련된 방전공간에는 방전을 위한 He+Xe, Ne+Xe 및 He+Ne+Xe 등의 불활성 혼합가스가 주입된다.

도 2는 본 발명의 제1 실시 예에 따른 플라즈마 디스플레이 패널의 전극 배치를 나타내는 간략도이다.

도 2를 참조하면, 플라즈마 디스플레이 패널을 구성하는 복수의 방전셀들은 도 2에 나타낸 바와 같이 매트릭스 형태로 배치되는 것이 바람직하다. 복수의 방전셀들은 각각 스캔 전극 라인(Y1 내지 Ym), 서스테인 전극 라인(Z1 내지 Zm) 및 어드레스 전극 라인(X1 내지 Xn)의 교차부에 마련된다. 스캔 전극 라인(Y1 내지 Ym)은 순차적으로 구동되거나 동시에 구동될 수 있고, 서스테인 전극 라인(Z1 내지 Zm)은 동시에 구동될 수 있다. 어드레스 전극라인(X1 내지 Xn)은 기수 번째 라인들과 우수 번째 라인들로 분할되어 구동되거나 순차적으로 구동될 수 있다.

도 2에 도시된 전극 배치는 본 발명에 따른 플라즈마 패널의 전극 배치에 대한 제1 실시 예에 불과하므로, 본 발명은 도 2에 도시된 플라즈마 디스플레이 패널의 전극 배치 및 구동 방식에 한정되지 아니한다. 예컨데, 상기 스캔 전극 라인(Y1 내지 Ym)들 중 2 개의 스캔 전극 라인이 동시에 스캐닝되는 듀얼 스캔(dual scan) 방식도 가능하다. 또한, 상기 어드레스 전극 라인(X1 내지 Xn)은 패널의 중앙 부분 에서 상하 또는 좌우로 분할되어 구동될 수도 있다.

도 3은 본 발명의 제1 실시 예에 따른 하나의 프레임(frame)을 복수의 서브필드로 나누어 시분할 구동시키는 방법에 대한 타이밍도이다.

도 3을 참조하면, 단위 프레임은 시분할 계조 표시를 실현하기 위하여 소정 개수 예컨대 8개의 서브필드들(SF1, ..., SF8)로 분할될 수 있다. 또한, 각 서브필드(SF1, ...SF8)는 리셋 구간(미도시)과, 어드레스 구간(A1, ..., A8)및, 서스테인 구간(S1, ..., S8)로 분할된다.

여기서, 본 발명의 제1 실시 예에 따르면 리셋 구간은 복수 개의 서브필드 중 적어도 하나에서 생략될 수 있다. 예컨대, 리셋 구간은 최초의 서브필드에서만 존재하거나, 최초의 서브필드와 전체 서브필드 중 중간 정도의 서브필드에서만 존재할 수도 있다.

각 어드레스 구간(A1, ..., A8)에서는, 어드레스 전극(X)에 표시 데이터 신호가 인가되고, 각 스캔 전극(Y)에 상응하는 스캔 펄스가 순차적으로 인가된다.

각 서스테인 구간(S1, ...,S8)에서는, 스캔 전극(Y)과 서스테인 전극(Z)에 서스테인 펄스가 교호하게 인가되어, 어드레스 구간(A1, ..., A8)에서 벽전하들이 형성된 방전셀들에서 서스테인 방전을 일으킨다.

플라즈마 디스플레이 패널의 휘도는 단위 프레임에서 차지하는 서스테인 방전 구간(S1, ..., S8)내의 서스테인 방전 펄스 개수에 비례한다. 1 화상을 형성하는 하나의 프레임이, 8개의 서브필드와 256계조로 표현되는 경우에, 각 서브필드에는 차례대로 1, 2, 4, 8, 16, 32, 64, 128의 비율로 서로 다른 서스테인 펄스의 수 가 할당될 수 있다. 만일 133계조의 휘도를 얻기 위해서는, 서브필드1 구간, 서브필드3 구간 및 서브필드8 구간 동안 셀들을 어드레싱하여 서스테인 방전하면 된다.

각 서브필드에 할당되는 서스테인 방전 수는, APC(Automatic Power Control)단계에 따른 서브필드들의 가중치에 따라 가변적으로 결정될 수 있다. 즉, 도 3에서는 한 프레임을 8개의 서브필드로 분할하는 경우를 예로 들어 설명하였으나 본 발명은 그에 한정되지 아니하며, 한 프레임을 형성하는 서브필드의 수를 설계사양에 따라 다양하게 변형하는 것이 가능하다. 예를 들어, 한 프레임을 12 또는 16 서브필드 등과 같이, 8 서브필드 이상으로 분할하여 플라즈마 디스플레이 패널을 구동시킬 수 있다.

또한 각 서브필드에 할당되는 서스테인 방전 수는 감마특성이나 패널특성을 고려하여 다양하게 변형하는 것이 가능하다. 예컨대, 서브필드 4에 할당된 계조도를 8에서 6으로 낮추고, 서브필드 6 에 할당된 계조도를 32 에서 34 로 높일 수 있다.

도 4는 본 발명의 제1 실시 예에 따른 플라즈마 디스플레이 패널을 구동시키는 구동 신호를 나타내는 타이밍도이다.

도 4를 참조하면, 상기 서브필드는 스캔 전극들(Y) 상에 정극성 벽전하를 형성하고 서스테인 전극들(Z) 상에 부극성 벽전하를 형성하기 위한 프리 리셋(pre reset) 구간, 프리 리셋 구간에 의해 형성된 벽전하 분포를 이용하여 전 화면의 방전셀들을 초기화하기 위한 리셋(reset) 구간, 방전셀을 선택하기 위한 어드레스(address) 구간 및 선택된 방전셀들의 방전을 유지시키기 위한 서스테 인(sustain) 구간을 포함할 수 있다.

리셋 구간은 셋업(setup) 구간 및 셋 다운(setdown) 구간으로 이루어지며, 상기 셋업 구간에서는 모든 스캔 전극으로 상승 램프 파형(Ramp-up)이 동시 인가되어 모든 방전셀에서 미세 방전이 발생되고, 이에 따라 벽전하가 생성된다. 상기 셋다운 구간에는 상기 상승 램프 파형(Ramp-up)의 피크 전압보다 낮은 정극성 전압에서 하강하는 하강 램프파형(Ramp-down)이 모든 스캔 전극(Y)으로 동시에 인가되어 모든 방전셀에서 소거방전이 발생되고, 이에 따라 셋업 방전에 의해 생성된 벽전하 및 공간전하 중 불요 전하를 소거시킨다.

어드레스 구간에는 스캔 전극으로 부극성의 스캔 전압(Vsc)을 가지는 스캔 신호가 순차적으로 인가되고, 이와 동시에 상기 어드레스 전극(X)으로 정극성의 데이터 신호가 인가된다. 이러한 상기 스캔 신호와 데이터 신호 간의 전압 차와 상기 리셋 구간 동안 생성된 벽전압에 의해 어드레스 방전이 발생 되어 셀이 선택된다. 한편, 어드레스 방전의 효율을 높이기 위해, 상기 어드레스 구간 동안 서스테인 바이어스 전압(Vzb)이 서스테인 전극에 인가된다.

상기 어드레스 구간 동안, 복수의 스캔 전극들(Y)은 2 이상의 그룹으로 나뉘어 그룹별로 순차적으로 스캔 신호들이 공급될 수 있으며, 상기 분할된 그룹들 각각은 다시 2 이상의 서브 그룹으로 나뉘어 상기 서브 그룹별로 순차적으로 스캔 신호들이 공급될 수 있다. 예를 들어 복수의 스캔 전극들(Y)은 제1 그룹 및 제2 그룹으로 분할되고, 상기 제1 그룹에 속하는 스캔 전극들에 스캔 신호들이 순차적으로 공급된 후, 상기 제2 그룹에 속하는 스캔 전극들에 스캔 신호들이 순차적으로 공급 될 수 있다.

본 발명에 따른 제1 실시 예로서 복수의 스캔 전극들(Y)은 패널 상에 형성된 위치에 따라 우수(even) 번째에 위치하는 제1 그룹과 기수(odd) 번째에 위치하는 제2 그룹으로 분할될 수 있으며, 또 다른 실시예로서 패널의 중심을 기준으로 상측에 위치하는 제1 그룹과 하측에 위치하는 제2 그룹으로 분할될 수 있다.

상기와 같은 방법에 의해 분할된 제1 그룹에 속하는 스캔 전극들을 다시 우수(even) 번째에 위치하는 제1 서브 그룹과 기수(odd) 번째에 위치하는 제2 서브 그룹으로 분할되거나, 상기 제1 그룹의 중심을 기준으로 상측에 위치하는 제1 서브 그룹과 하측에 위치하는 제2 그룹으로 분할될 수 있다.

서스테인 구간에는 스캔 전극과 서스테인 전극에 교번적으로 서스테인 전압(Vs)을 가지는 서스테인 펄스가 인가되어 스캔 전극과 서스테인 전극 사이에 면방전 형태로 서스테인 방전이 발생된다.

서스테인 구간에서 스캔 전극과 서스테인 전극에 교번적으로 공급되는 복수의 서스테인 신호들 중 첫번째 서스테인 신호 또는 마지막 서스테인 신호의 폭은 나머지 서스테인 펄스의 폭보다 클 수 있다.

상기 서스테인 방전이 발생한 후, 어드레스 구간에서 선택된 온셀(ON cell)의 스캔 전극 또는 서스테인 전극에 남아있는 벽전하를 약한 방전을 발생시킴에 의해 소거시키는 소거 구간이 서스테인 구간 이후에 더 포함될 수 있다.

상기 소거 구간은 복수의 서브필드 전체 또는 그 중 일부의 서브필드에 포함될 수 있으며, 서스테인 구간에서 마지막 서스테인 펄스가 인가되지 않은 전극에 상기 약한 방전을 위한 소거 신호가 인가되는 것이 바람직하다.

상기 소거 신호는 점진적으로 증가하는 램프(ramp) 형태의 신호, 저전압 광폭 펄스(low-voltage wide pulse), 고전압 협폭 펄스(high-voltage narrow pulse), 기하급수적으로 증가하는 신호(exponential signal) 또는 half-sinusoidal pulse 등이 사용될 수 있다.

또한, 상기 약한 방전을 발생시키기 위해 스캔 전극 또는 서스테인 전극에 복수의 펄스가 순차적으로 인가될 수도 있다.

도 4에 도시된 구동 파형들은 본 발명에 따른 플라즈마 디스플레이 패널을 구동시키기 위한 신호들에 대한 제1 실시 예로서, 도 4에 도시된 파형들에 의해 본 발명은 한정되지 아니한다. 예컨데, 상기 프리 리셋 구간이 생략될 수 있으며, 도 4에 도시된 구동 신호들의 극성 및 전압 레벨은 필요에 따라 변경이 가능하고, 상기 서스테인 방전이 완료된 후에 벽전하 소거를 위한 소거 신호가 서스테인 전극에 인가될 수도 있다. 또한, 상기 서스테인 신호가 스캔 전극(Y)과 서스테인(Z) 전극 중 어느 하나에만 인가되어 서스테인 방전을 일으키는 싱글 서스테인(single sustain) 구동도 가능하다.

도 5는 본 발명의 제1 실시 예에 따른 플라즈마 디스플레이 장치의 상부 기판을 간략하게 나타내는 간략 사시도이다.

도 5를 참조하면, 본 플라즈마 디스플레이 장치는 상부기판(100) 상에 형성된 복수의 스캔 전극 및 서스테인 전극 간 방전에 대한 스캔 방향(A)을 나타낸다.

여기서, 스캔 방향(A)은 싱글 스캔 방식으로 설명하는바, 듀얼 스캔 방식도 적용가능할 것이다.

스캔 방향(A)는 복수의 유지 전극쌍 라인(A_1 ~ A_m)을 나타내며, 복수의 유지 전극쌍 라인(A_1 ~ A_m) 각각은, 하나의 스캔 전극 및 서스테인 전극을 포함하며, 복수의 유지 전극쌍 라인(A_1 ~ A_m) 각각의 사이에는 플로팅 전극이 형성된다.

즉, 제1 유지 전극쌍 라인(A_1)은 상기 복수의 스캔 전극 중 제1 번째 스캔 전극 및 상기 복수의 서스테인 전극 중 제1 번째 서스테인 전극을 포함한다.

또한, 제2 유지 전극쌍 라인(A_2)은 상기 복수의 스캔 전극 중 제2 번째 스캔 전극 및 상기 복수의 서스테인 전극 중 제2 번째 서스테인 전극을 포함한다

그리고, 제1, 2 유지 전극쌍 라인(A_1, A_2)사이에는 상기 플로팅 전극 중 제1 번 플로팅 전극이 형성된다.

도 6 내지 도 9는 도 5에 나타낸 'P1' 및 'P2'에 대한 실시 예들을 나타내는 단면도이다.

도 6을 참조하면, 본 플라즈마 디스플레이 패널의 상부기판(100)에는 제1, 2, 3 유지 전극쌍 라인(A_1, A_2, A_3), 제m-1, m 유지 전극쌍 라인(A_m-1, A_m), 제1, 2 플로팅 전극(F1, F2) 및 제n 플로팅 전극(Fn)을 나타낸다.

여기서, 제1, 2, 3, m-1, m 유지 전극쌍 라인(A_1, A_2, A_3, A_m-1, A_m)은 각각 제1, 2, 3, m-1, m 스캔 전극(Y_1, Y_2, Y_3, Y_m-1, Y_m) 및 제1, 2, 3, m-1, m 서스테인 전극(Z_1, Z_2, Z_3, Z_m-1, Z_m)이 순차적으로 형성된다.

또한, 제1, 2, 3, m-1, m 스캔 전극(Y_1, Y_2, Y_3, Y_m-1, Y_m) 및 제1, 2, 3, m-1, m 서스테인 전극(Z_1, Z_2, Z_3, Z_m-1, Z_m) 각각은 상부기판(100) 상에 형성된 투명 전극(104), 제2 블랙 매트릭스(120) 및 버스 전극(bus)을 포함한다.

제1, 2, 3 유지 전극쌍 라인(A_1, A_2, A_3), 제m-1, m 유지 전극쌍 라인(A_m-1, A_m)은 투명 전극(104) 및 제2 블랙 매트릭스(120)가 형성된 것으로 설명하였으나, 투명 전극(104) 및 제2 블랙 매트릭스(120) 중 적어도 하나가 형성되지 않을 수 있을 것이다.

제1, 2 플로팅 전극(F1, F2) 및 제n 플로팅 전극(Fn)은 격벽(미도시)과 중첩되는 제1 블랙 매트릭스(110) 상에 형성된다.

여기서, 제1 플로팅 전극(F1)은 제1 스캔 전극(Y_1) 및 제2 서스테인 전극(Z_2) 사이에 형성되고, 제2 플로팅 전극(F2)는 제2 스캔 전극(Y_2) 및 제3 서스테인 전극(Z_3) 사이에 형성되며, 제n 플로팅 전극(Fn)은 제m-1 스캔 전극(Y_m-1)과 제m 서스테인 전극(Z_m) 사이에 형성된다.

이때, 제1 플로팅 전극(F1)은 제1 폭(W1)을 가지며, 제2 플로팅 전극(F2)은 제2 폭(W2)을 가지며, 제n 플로팅 전극(Fn)은 제n 폭(Wn)을 가진다.

또한, 제1 블랙 매트릭스(110)는 블랙 폭(W0)을 가진다.

여기서, 제1 폭(W1)은 제2 폭(W2) 보다 작게 형성되며, 제1 폭(W1)은 블랙 폭(W0) 대비 0.5배인 경우, 제2 폭(W2)는 0.51배 내지 0.99 배인 것이 바람직하며, 제n 폭(Wn)은 블랙 폭(W0)와 동일한 것이 바람직한다.

다시 말하면, 플로팅 전극은 제1 플로팅 전극(F1)에서 제n 플로팅 전극(Fn)까지 폭이 순차적으로 증가하여, 제n 플로팅 전극(Fn)의 제n 폭(Wn)이 블랙 폭(W0)와 동일하게 된다.

예를 들면, 플로팅 전극 중 첫번째, 두번째인 제1, 2 플로팅 전극(F1, F2)과 마지감인 제n 플로팅 전극(Fn)이 형성된 것으로 가정하면, 제1 플로팅 전극(F1)의 제1 폭(W1)이 블랙 폭(W0) 대비 0.5배이면, 제2 플로팅 전극(F2)의 제2 폭(W2)은 블랙 폭(W0) 대비 0.51배고, 제n 플로팅 전극(Fn)의 제n 폭(Wn)은 블랙 폭(W0)과 동일하게 된다.

즉, 제1, 2 플로팅 전극(F1, F2)와 제n 플로팅 전극(Fn) 사이에 형성되는 플로팅 전극은 제2 폭(W2)부터 제n 폭(Wn)까지 서서히 증가한다.

이유인즉, 제1 유지 전극쌍 라인(A_1)에서 제m 유지 전극쌍 라인(A_m)까지 공급되는 방전 전압은 균일하게 공급되지 않으며, 제1 유지 전극쌍 라인(A_1)에서 제m 유지 전극쌍 라인(A_m)으로 갈수록 상기 방전 전압이 낮게 되며, 스캔 전극과 서스테인 전극 간의 커패시턴스가 약하게 된다.

따라서, 제1 플로팅 전극(F1)에서 축적되는 방전 전하량보다 제n 플로팅 전극(Fn)에 축적되는 방전 전하량을 크게 하기 위하여, 제1 플로팅 전극(F1)의 제1 폭(W1)에서 제n 플로팅 전극(Fn)의 제n 폭(Wn)까지 서서히 증가하여 축적되는 방전 전하량을 증가시켜, 상기 방전 전압이 낮아지는 것을 보완하여, 플라즈다 디스플레이 패널의 전체 방전 딜레이를 방지할 수 있다.

여기서, 제1, 2, n 플로팅 전극(F1, F2, Fn)은 제1 블랙 매드릭스(110)의 중심부에 단일 형으로 형성하였으나, 2개 이상으로 분리되어 형성될 수 있을 것이다.

도 7은 도 6과 중복되는 부분에 대한 설명은 생략하며, 따라서 제1, 2, n 플로팅 전극(F1_1, F2_1, Fn_1)에 대한 설명을 한다.

여기서, 제1, 2 플로팅 전극(F1_1, F2_1)은 각각 제1 스캔 전극(Y_1) 및 제2 스캔 전극(Y_2)에 인접하게 형성되며, 제n 플로팅 전극(Fn)은 제m-1 스캔 전극(Y_m-1)과 제m 서스테인 전극(Z_m)과 동일한 거리로 이격되어 형성된다.

즉, 제1 플로팅 전극(F1_1)은 제1 유지 전극쌍 라인(A_1)의 방전 시 제1 스캔 전극(Y_1)에서 방전 전하의 축적이 용이하며 제1 스캔 전극(Y_1)으로 축적된 방전 전하를 공급하여 강방전을 발생시킨다.

따라서, 제2 플로팅 전극(F2_1)은 제2 유지 전극상 라인(A_2) 방전 시 제2 스캔 전극(Y_2)에서 방전 전하의 축적이 용이하며 제2 스캔 전극(Y_2)으로 축적된 방전 전하를 공급하여 강방전을 발생시킨다.

여기서, 제1 플로팅 전극(F1_1)과 제1 스캔 전극(Y_1) 사이의 이격 거리와, 제1 플로팅 전극(F1_1)과 제2 서스테인 전극(Z_2) 사이의 이격 거리의 합은 제1 블랙 매트릭스(110)의 블랙 폭(W0)의 0.3배 내지 0.5배인 것이 바람직하다.

즉, 제1 플로팅 전극(F1_1)의 제1 폭(W1)은 블랙 폭(W0) 대비 0.5배 보다 크면 제2 플로팅 전극(F2_1)의 제2 폭(W2)보다 작게 형성되기 때문이다.

따라서, 제2 폭(W2)는 블랙 폭(W0) 대비 0.51배 내지 0.99배이며, 제n 플로팅 전극(Fn)의 제n 폭(Wn)은 블랙 폭(W0)과 동일하게 형성된다.

도 8 및 도 9는 인접한 두 스캔 전극 사이에 두 서스테인 전극이 연속 배치되는 것이다.

즉, 도 8 및 도 9는 스캔 전극, 서스테인 전극, 서스테인 전극, 스캔 전극 순으로 형성되는 것을 알 수 있다.

또한, 도 8 및 도 9는 첫번째 유지 전극쌍 라인(A_1)부터 네번째 유지 전극쌍 라인(A_4)까지 나타내었으며, 마지막 유지 전극쌍 라인에 나타낸 마지막 플로팅 전극은 도 6 및 도 7에 나타낸 것과 동일하게 제1 블랙 매트릭스의 폭과 동일하게 형성된다.

도 8을 참조하면, 제1, 2 유지 전극쌍 라인(A_1, A_2) 및 제3, 4 유지 전극쌍 라인(A_3, A_4) 사이에는 제1, 2 플로팅 전극(F10, F20)이 형성된다.

이때, 제1 플로팅 전극(F10)은 제1 폭(W10)을 가지며, 제2 플로팅 전극(F20)은 제2 폭(W20)을 가지고 형성된다.

여기서, 제1, 2 플로팅 전극(F10, F20) 각각은 제1, 2 서스테인(Z_1, Z_2) 및 제3, 4 서스테인(Z_3, Z_4) 사이에 형성된다.

즉, 도 8에 나타낸 전극 구조(YZZY)에 따라, 이웃하는 서스테인 전극(Z) 사이에 플로팅 전극(F)가 형성되어, 제1 유지 전극쌍 라인(A_1)에서 방전 시 제1 플로팅 전극(F10)으로 방전 전하를 축적하여, 제2 유지 전극쌍 라인(A_2) 방전 시 제2 스캔 전극(Y_2)로 축적된 방전 전하를 공급하여, 손실된 방전 전압을 보상해 주게되어 방전 딜레이를 방지할 수 있다.

여기서, 제1 플로팅 전극(F10)의 제1 폭(W10)은 제2 플로팅 전극(F20)의 제2 폭(W20) 보다 작게 형성되며, 제1 블랙 매트릭스(110)의 블랙 폭(W0) 대비 0.5배보다 크게 형성된다.

따라서, 제2 폭(W20)은 제1 폭(W10) 보다 크게 형성되므로, 블랙 폭(W0) 대지 0.5배 보다 큰 0.51배로 형성되며, 마지막 플로팅 전극은 블랙 폭(W0)과 동일하게 형성된다.

즉, 본 발명의 플로팅 전극은 첫번째 플로팅 전극의 폭이 제1 블랙 매트릭스의 블랙 폭 대비 0.5배부터 순차적으로 증가하여 마지막 플로팅 전극의 폭이 상기 블랙 폭과 동일하게 되도록 형성한다.

따라서, 플로팅 전극은 방전 전하가 축적되는 양을 증가시켜, 방전 딜레이를 방지할 수 있다. 또한, 본 실시 예에서는 이웃하는 서스테인 전극들 사이에 플로팅 전극이 형성된 것으로 설명하였으나, 이웃하는 스캔 전극들 사이에도 플로팅 전극이 형성될 수 있으며, 이웃하는 서스테인 전극들 및 스캔 전극들 사이 모두에 플로팅 전극이 형성될 수 있을 것이다.

도 9를 참조하면, 제1, 2 플로팅 전극(F10_1, F20_1)은 제1, 2 서스테인(Z_1, Z_2) 및 제3, 4 서스테인(Z_3, Z_4) 사이에 형성되며, 각각 제2 서스테인 전극(Z_2) 및 제4 서스테인 전극(Z_4)에 치우치게 형성된다.

즉, 제1 플로팅 전극(F10_1)은 축적된 방전 전하가 제2 스캔 전극(Y_2)으로 공급되기 쉽도록 제2 스캔 전극(Y_2)에 치우치게 형성되며, 또한 제2 플로팅 전극(F20_1)은 축적된 방전 전하가 제4 스캔 전극(Y_4)으로 공급되기 쉽도록 제4 스캔 전극(Y_4)에 치우치게 형성된다.

따라서, 제1, 2 플로팅 전극(F10_1, F20_1)의 중심은 각각 제1 블랙 매트릭스(110)의 중심에서 제2 스캔 전극(Y_2) 및 제4 스캔 전극(Y_4) 방향으로 치우치게 형성된다.

제1, 2 플로팅 전극(F10_1, F20_1) 각각의 제1, 2 폭(W10, W20)은 도 8에 설명한 부분과 중복되므로 생략한다.

도 10은 본 발명의 제1 실시 예에 따른 플라즈마 디스플레이 패널에 형성된 전극 구조를 나타내는 단면도이다.

도 10을 참조하면, 본 플라즈마 디스플레이 패널의 스캔 전극(200) 및 서스테인 전극(210)은 기판 상에 방전 셀의 중심을 기준으로 대칭되게 쌍을 이루며 형성된다.

즉, 스캔 전극(200) 및 서스테인 전극(210)은 각각 투명 전극(220) 상에 제2 블랙 매트릭스(미도시)가 형성된다.

이때, 스캔 전극(200) 및 서스테인 전극(210)은 각각 상기 방전 셀을 가로지는 스캔 라인부(202) 및 서스테인 라인부(212)와 스캔 라인부(202) 및 서스테인 라인부(212)에서 각각 상기 방전 셀의 중심부 방향으로 돌출된 스캔 돌출부(204) 및 서스테인 돌출부(214)를 포함한다.

여기서, 스캔 전극(200) 및 서스테인 전극(210)은 방전 확산 효율을 향상시키기 위하여 스캔 라인부(202) 및 서스테인 라인부(212)를 사용하며 개구율을 고려하여 라인부의 라인 개수를 결정하는 것이 바람직한다.

또한, 스캔 돌출부(204) 및 서스테인 돌출부(214)는 플라즈마 디스플레이 패널 구동시 방전 개시 전압을 낮춘다. 상기 전극 라인 개수가 증가함에 따라 방전셀을 중심으로 인접하는 스캔 라인부(202) 및 서스테인 라인부(212) 간의 거리가 멀 어지게 된다.

스캔 라인부(202) 및 서스테인 라인부(212) 간의 거리로 인해 방전 개시 전압이 증가하기 때문에 본 발명의 제1 실시예에서는 스캔 라인부(202) 및 서스테인 라인부(212)에 연결되는 스캔 돌출부(204) 및 서스테인 돌출부(214)을 구비한다. 가까이 형성된 스캔 돌출부(204) 및 서스테인 돌출부(214) 간에는 낮은 방전 개시 전압에도 방전이 개시되므로 플라즈마 디스플레이 패널의 방전 개시 전압을 낮출 수 있다. 여기서, 방전 개시 전압은 스캔 전극(200) 및 서스테인 전극(210) 중 적어도 어느 하나의 전극에 펄스를 공급할 때, 방전이 시작되는 전압 레벨을 일컫는다.

이와 같은 스캔 돌출부(204) 및 서스테인 돌출부(214)는 그 크기가 매우 작기 때문에, 제조 공정의 공차에 의해 실질적으로 스캔 돌출부(204) 및 서스테인 돌출부(214)의 스캔 라인부(202) 및 서스테인 라인부(212)과 연결되는 부분의 폭은 스캔 돌출부(204) 및 서스테인 돌출부(214)의 끝단 부분의 폭보다 넓게 형성될 수 있다. 또한, 필요에 따라 그 끝단의 폭을 더 넓게 하는 것도 가능하다.

또한, 격벽 상에는 플로팅 전극(F)이 형성된다.

도 11은 본 발명의 제2 실시 예에 따른 플라즈마 디스플레이 패널에 형성된 전극 구조를 나타내는 단면도이다.

도 11을 참조하면, 본 플라즈마 디스플레이 패널의 스캔 전극(300) 및 서스테인 전극(310)은 각각 방전 셀을 가로지는 스캔 라인부(302, 304) 및 서스테인 라인부(312, 314)와, 스캔 라인부(302, 204)를 연결하는 스캔 연결부(306)와, 서스테 인 라인부(312, 314)를 연결하는 서스테인 연결부(316)을 포함한다.

이때, 스캔 연결부(306) 및 서스테인 연결부(316)는 방전 셀을 구획하는 세로 격벽상에 형성되고, R, G, B 방전 셀 당 하나 이상 연결하여 불량 발생 시 교체에 대한 방전 셀을 용이하게 하는 식별 마크를 대용으로 사용할 수 있을 것이다.

즉, 스캔 연결부(306) 및 서스테인 연결부(316)는 플로팅 전극으로도 사용도리 수 있을 것이다.

본 발명의 제1, 2 실시 예에서는 스캔 전극과 서스테인 전극에 대한 전극 배치 및 전극 형상에 대하여 한정을 두지 않는다.

본 발명의 플라즈마 디스플레이 장치는 복수 개의 플로팅 전극 중 첫번째 플로팅 전극부터 마지막 플로팅 전극까지 각각 폭을 순차적으로 상승시켜, 방전 개시 전압 공급 시, 첫번째 스캔 전극과 서스테인 전극에 의한 방전 타임과 마지막 번째 스캔 전극과 서스테인 전극에 의한 방전 타임에 대한 방전 딜레이를 감소시킴으로써, 방전 효율 및 오방전을 방지하는 이점이 있다.

이상 본 발명의 바람직한 실시예에 대해 상세히 기술하였지만, 본 발명이 속하는 기술분야에 있어서 통상의 지식을 가진 사람이라면, 첨부된 청구범위에 정의된 본 발명의 정신 및 범위에 벗어나지 않으면서 본 발명을 여러 가지로 변형 또는 변경하여 실시할 수 있음을 알 수 있을 것이다. 따라서, 본 발명의 앞으로의 실시예들의 변경은 본 발명의 기술을 벗어날 수 없을 것이다.

도 1은 본 발명의 제1 실시 예에 따른 플라즈마 디스플레이 패널의 구조를 나타내는 사시도이다.

도 2는 본 발명의 제1 실시 예에 따른 플라즈마 디스플레이 패널의 전극 배치를 나타내는 간략도이다.

도 3은 본 발명의 제1 실시 예에 따른 하나의 프레임(frame)을 복수의 서브필드로 나누어 시분할 구동시키는 방법에 대한 타이밍도이다.

도 4는 본 발명의 제1 실시 예에 따른 플라즈마 디스플레이 패널을 구동시키는 구동 신호를 나타내는 타이밍도이다.

도 5는 본 발명의 제1 실시 예에 따른 플라즈마 디스플레이 장치의 상부 기판을 간략하게 나타내는 간략 사시도이다.

도 6 내지 도 9는 도 5에 나타낸 'P1' 및 'P2'에 대한 실시 예들을 나타내는 단면도이다.

도 10은 본 발명의 제1 실시 예에 따른 플라즈마 디스플레이 패널에 형성된 전극 구조를 나타내는 단면도이다.

도 11은 본 발명의 제2 실시 예에 따른 플라즈마 디스플레이 패널에 형성된 전극 구조를 나타내는 단면도이다.

Claims (8)

1. 스캔 전극 및 서스테인 전극이 형성된 상부기판 및 방전셀을 구획하는 격벽이 형성된 하부기판을 포함하고,

   상기 상부기판은, 상기 격벽과 중첩되는 플로팅 전극이 더 형성되고,

   상기 플로팅 전극은,

   제1 폭을 가지는 제1 플로팅 전극; 및

   상기 제1 플로팅 전극과 인접하고, 제2 폭을 가지는 제2 플로팅 전극을 포함하는 플라즈마 디스플레이 장치.
2. 제 1 항에 있어서, 상기 플로팅 전극은,

   상기 상부기판에 형성된 블랙 매트릭스 상에 형성되는 것을 특징으로 하는 플라즈마 디스플레이 장치.
3. 제 2 항에 있어서, 상기 제1 플로팅 전극은,

   상기 블랙 매트릭스 보다 작게 형성되는 것을 특징으로 하는 플라즈마 디스플레이 장치.
4. 제 2 항에 있어서, 상기 제1 폭은,

   상기 블랙 매트릭스의 폭 대비 0.5배 내지 0.99배인 것을 특징으로 하는 플 라즈마 디스플레이 장치.
5. 제 2 항에 있어서, 상기 제2 폭은,

   상기 블랙 매트릭스의 폭 대비 0.51배 내지 1배인 것을 특징으로 하는 플라즈마 디스플레이 장치.
6. 제 2 항에 있어서, 상기 플로팅 전극은,

   상기 블랙 매트릭스의 중앙에 위치하는 것을 특징으로 하는 플라즈마 디스플레이 장치.
7. 제 2 항에 있어서,

   상기 스캔 전극 및 서스테인 전극은, 순차적으로 배치되고,

   상기 플로팅 전극은,

   상기 블랙 매트릭스 상에 상기 스캔 전극과 인접하게 위치하는 것을 특징으로 하는 플라즈마 디스플레이 장치.
8. 제 2 항에 있어서,

   서로 인접한 두 스캔 전극 사이에는, 두 서스테인 전극이 연속 배치되고,

   상기 플로팅 전극은,

   상기 두 서스테인 전극 사이의 상기 블랙 매트릭스 상에 형성되는 것을 특징 으로 하는 플라즈마 디스플레이 장치.

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