KR20100111997A - Method of manufacturing lead frame, method of manufacturing semiconductor package - Google Patents

Method of manufacturing lead frame, method of manufacturing semiconductor package Download PDF

Info

Publication number
KR20100111997A
KR20100111997A KR1020090030513A KR20090030513A KR20100111997A KR 20100111997 A KR20100111997 A KR 20100111997A KR 1020090030513 A KR1020090030513 A KR 1020090030513A KR 20090030513 A KR20090030513 A KR 20090030513A KR 20100111997 A KR20100111997 A KR 20100111997A
Authority
KR
South Korea
Prior art keywords
plating layer
lead frame
manufacturing
adhesive
lead
Prior art date
Application number
KR1020090030513A
Other languages
Korean (ko)
Inventor
유상수
박세철
Original Assignee
삼성테크윈 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성테크윈 주식회사 filed Critical 삼성테크윈 주식회사
Priority to KR1020090030513A priority Critical patent/KR20100111997A/en
Publication of KR20100111997A publication Critical patent/KR20100111997A/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71

Abstract

PURPOSE: A method for manufacturing a lead frame and a method for manufacturing a semiconductor package are provided to improve the efficiency of a manufacturing process by forming a multi-rowed lead through one etching operation. CONSTITUTION: An upper plating layer(22a) and a lower plating later(22b) are formed on a substrate(21). Adhesive is applied to the lower plating layer. A fixing stand is attached to the lower plating layer. A plurality of isolated lands is generated by eliminating the exposed parts of the substrate. Filler fill a space around the isolated lands.

Description

리드 프레임 제조 방법 및 반도체 패키지 제조 방법{Method of manufacturing lead frame, method of manufacturing semiconductor package}Lead frame manufacturing method and semiconductor package manufacturing method {Method of manufacturing lead frame, method of manufacturing semiconductor package}

본 발명은 리드 프레임 제조 방법 및 반도체 패키지 제조 방법에 관한 것으로 더 상세하게는 제조 공정을 단순화하여 효율성을 증대시키며 반도체 불량률을 줄일 수 있는 리드 프레임 제조 방법 및 반도체 패키지 제조 방법에 관한 것이다.The present invention relates to a lead frame manufacturing method and a semiconductor package manufacturing method, and more particularly, to a lead frame manufacturing method and a semiconductor package manufacturing method that can increase the efficiency by reducing the manufacturing process and reduce the semiconductor defect rate.

리드 프레임은 반도체 칩과 함께 반도체 패키지를 구성하는 것으로서, 반도체 칩을 지지하는 동시에, 상기 반도체 칩과 외부회로(예, PCB)를 전기적으로 연결시켜 주는 기능을 한다.The lead frame constitutes a semiconductor package together with a semiconductor chip. The lead frame supports the semiconductor chip and electrically connects the semiconductor chip with an external circuit (eg, a PCB).

한편 전자 제품이 소형화되고 다기능을 갖는 추세에 따라 반도체 패키지도 소형화되고 다기능 집적화가 요구되고 있다. 반도체 패키지의 소형화와 고집적화가 동시에 요구됨에 따라 패키지 면적을 줄이면서도 입출력 단자 수를 증가시키기 위한 다양한 기술들이 제안되어 있다. 일 실시예로 원소재 기판을 적층구조로 가공하여 적층 횟수만큼 에칭하여 미세회로를 구형하는 방법, 원소재 기판의 한 면에 하프 에칭(half etching)을 실시하고 에칭 부위에 절연물을 채우고 경화시킨 다음 나머지 한 면에 다시 하프 에칭을 실시하는 방법 또는 원소재 기판의 상면에 선택적 으로 적층하여 금속층을 도금한 후 원소재 기판은 에칭으로 제거하는 방법을 비롯하여 리드 프레임을 구현하는 다양한 방법이 제시되고 있다.On the other hand, with the trend of miniaturization and multifunction of electronic products, semiconductor packages are also miniaturized and multifunctional integration is required. As miniaturization and high integration of semiconductor packages are simultaneously required, various techniques for reducing the package area and increasing the number of input / output terminals have been proposed. In one embodiment, a raw material substrate is processed into a laminated structure to be etched as many times as the number of laminations to form a fine circuit. Half etching is performed on one side of the raw material substrate, and an insulating material is filled and etched on the etching site. Various methods for implementing a lead frame have been proposed, including a method of performing half etching on the other side again or selectively laminating the upper surface of the raw material substrate, and then removing the raw material substrate by etching.

이와 같이 다중 배열(Multi-row) 패키지의 제조방법과 관련된 다양한 기술들이 제안되고 있는데, 다수의 입출력 단자들을 형성하기 위해서는 반도체 칩의 전극단자들과 대응되는 각 입출력 단자들을 연결하는 내부회로서의 리드부를 미세 패턴화하면서도 충분한 리드 스페이스와 기계적인 안정성을 확보해야 한다.As described above, various techniques related to the manufacturing method of a multi-row package have been proposed. In order to form a plurality of input / output terminals, a lead part as an inner circuit connecting each of the input / output terminals corresponding to the electrode terminals of the semiconductor chip is proposed. While fine patterning, sufficient lead space and mechanical stability must be ensured.

그러나 종전에는 리드부를 미세패턴화 하기 위하여 다수의 공정단계를 필요로 하여 제품의 가격 경쟁력을 떨어뜨리는 문제점이 있었고 공정 중에 발생하는 작은 불량이 제품 전체의 전기적인 특성에 영향을 주었으며 제조된 리드 프레임의 강성을 확보할 수 없어 향상된 품질을 갖는 리드 프레임 및 반도체 패키지를 제조하는데 한계가 있었다.However, in the past, a number of process steps were required to finely pattern the lead part, which lowered the price competitiveness of the product. A small defect occurred during the process affected the electrical characteristics of the entire product. Since rigidity cannot be secured, there is a limit in manufacturing lead frame and semiconductor packages having improved quality.

본 발명이 이루고자 하는 기술적 과제는 접착제를 도포한 다음 단 한번의 에칭으로 다열의 리드를 가진 리드 프레임을 제조할 수 있어 제조 공정의 효율을 높이고, 반도체 패키지의 신뢰성을 향상시킬 수 있는 리드 프레임 제조 방법 및 반도체 패키지 제조 방법을 제공하는데 있다.The technical problem to be achieved by the present invention is to produce a lead frame having a plurality of leads in a single etching after applying the adhesive to improve the efficiency of the manufacturing process, the lead frame manufacturing method that can improve the reliability of the semiconductor package And a method for manufacturing a semiconductor package.

본 발명에 의한 리드 프레임 제조 방법은 (a)원소재 기판에 상부 도금층 및 하부 도금층을 형성하는 단계; (b)상기 하부 도금층에 접착제를 도포하고 고정대를 부착하는 단계; (c)상기 원소재 기판의 부분 중 상기 상부 도금층을 제외하고 노출된 부분을 상부로부터 하부 방향으로 에칭을 통하여 제거하여 독립된 랜드들을 생성하는 단계; 및 (d)상기 랜드들 사이 공간을 충진제로 충진하는 단계; 를 포함한다. The lead frame manufacturing method according to the present invention comprises the steps of: (a) forming an upper plating layer and a lower plating layer on the raw material substrate; (b) applying an adhesive to the lower plating layer and attaching a stator; (c) removing the exposed portions of the raw material substrate, except for the upper plating layer, through etching from the top to the bottom to produce independent lands; And (d) filling a space between the lands with a filler; It includes.

또 다른 실시예로 상기 (d)단계는 상기 상부 도금층이 묻히도록 백 사이드 테이프를 부착하고, 상기 랜드 사이 공간을 충진제로 충진하는 단계; 이며, 상기 (d)단계 이후에 상기 백 사이드 테이프, 상기 접착제 및 상기 고정대를 제거하는 단계;를 더 포함할 수도 있다. 또한 상기 접착제는 백 사이드 테이프에 사용되는 접착제를 사용할 수 있다.In another embodiment, the step (d) may include attaching a back side tape so that the upper plating layer is buried, and filling the space between the lands with a filler; And removing the back side tape, the adhesive, and the holder after the step (d). In addition, the adhesive may use an adhesive used for the back side tape.

본 발명에 의한 리드 프레임 제조 방법의 다른 실시예는 상기 상부 도금층과 상기 하부 도금층을 상이한 재료로 형성하는 것이다.Another embodiment of the method for manufacturing a lead frame according to the present invention is to form the upper plating layer and the lower plating layer from different materials.

본 발명에 의한 반도체 패키지 제조 방법은 본 발명의 제조 방법에 의하여 제조된 리드 프레임을 준비하는 단계; 상기 리드 프레임에 반도체 칩을 탑재하는 단계; 및 상기 반도체 칩을 밀봉하는 몰딩 수지를 형성하는 단계;로 구성된다.The semiconductor package manufacturing method according to the present invention comprises the steps of preparing a lead frame manufactured by the manufacturing method of the present invention; Mounting a semiconductor chip on the lead frame; And forming a molding resin for sealing the semiconductor chip.

본 발명에 관한 리드 프레임 제조 방법 및 반도체 패키지 제조 방법은 3열 이상의리드를 가진 리드프레임의 강성을 용이하게 향상하고 제조 공정의 효율을 향상시키는 장점이 있다.The lead frame manufacturing method and the semiconductor package manufacturing method according to the present invention have the advantage of easily improving the rigidity of the lead frame having three or more rows of leads and improving the efficiency of the manufacturing process.

이하 첨부된 도면들에 도시된 본 발명에 관한 실시예를 참조하여 본 발명의 구성 및 작용을 상세히 설명한다.Hereinafter, with reference to the embodiments of the present invention shown in the accompanying drawings will be described in detail the configuration and operation of the present invention.

도 1은 본 발명의 일 실시예인 반도체 패키지의 단면도이다. 도시된 바와 같이, 반도체 패키지(10)는 도금층(12)이 형성된 다이 패드(11a) 및 리드(11b)로 이루어지는 리드 프레임(11)과, 다이 패드(11a)의 상부에 장착된 반도체 칩(13)과, 반도체 칩(13)의 입출력부(13a)와 리드(11b)를 전기적으로 연결시키는 도전성 와이어(14)와, 리드 프레임(11)을 감싸 고정시키는 충진제(15a)와, 반도체 칩(13) 및 리드 프레임(11)의 일부를 감싸는 몰딩 수지(15b)를 구비한다.1 is a cross-sectional view of a semiconductor package according to an embodiment of the present invention. As shown in the drawing, the semiconductor package 10 includes a lead frame 11 including a die pad 11a and a lead 11b on which a plating layer 12 is formed, and a semiconductor chip 13 mounted on the die pad 11a. ), A conductive wire 14 for electrically connecting the input / output portion 13a and the lead 11b of the semiconductor chip 13, a filler 15a for wrapping and fixing the lead frame 11, and a semiconductor chip 13. ) And a molding resin 15b surrounding a part of the lead frame 11.

그와 같은 반도체 패키지(10)는 패키지 하면에 노출되는 도금층(12)에 의해 외부 회로기판과 전기적으로 연결되게 된다.Such a semiconductor package 10 is electrically connected to an external circuit board by the plating layer 12 exposed on the bottom surface of the package.

리드(11b)는 제1 리드부(11b_1), 제2 리드부(11b_2) 및 제3 리드부(11b_3)로 이루어지는데, 리드(11b)를 다열화하는 이유는 반도체 칩(12)의 입출력부(12a)의 수가 많으므로, 그에 따라 개별화된 리드들이 더 필요하기 때문이다. 기존에는 2열의 리드부를 형성할 때 몰딩 작업 후 원래 하나의 리드(11b)를 소잉(sawing) 공정으로 깎아 내어 두 개의 리드부로 개별화하는 과정을 거쳤다. 그런데 종래의 기술의 경우 3열 이상의 리드부를 형성하기 어려울 뿐만 아니라, 소잉 공정 수행시에 발생하는 부스러기의 제거 및 세척 작업이 추가적으로 필요하였다. 그러나 본 발명에 의할 경우 리드(11b) 및 다이 패드(11a)를 생성하는 단 한번의 에칭 공정으로부터 다열의 리드를 구비한 리드 프레임(11)을 생성할 수 있으므로 소잉 공정시 발생하는 문제점이 해결되는 장점이 있다.The lead 11b includes the first lead portion 11b_1, the second lead portion 11b_2, and the third lead portion 11b_3. The reason for deteriorating the lead 11b is the input / output portion of the semiconductor chip 12. Because the number of (12a) is large, more individualized leads are needed accordingly. Conventionally, when forming two rows of lead parts, after molding, one lead 11b is cut by a sawing process, and then separated into two lead parts. However, in the prior art, it is not only difficult to form three or more rows of leads, but additionally, removal and cleaning of debris generated during the sawing process are required. However, according to the present invention, the lead frame 11 having multiple rows of leads can be generated from a single etching process for generating the leads 11b and the die pads 11a. It has the advantage of being.

도 2는 본 발명에 의한 리드 프레임 제조 방법을 순차적으로 도시한 단면도들이다.2 is a cross-sectional view sequentially showing a lead frame manufacturing method according to the present invention.

도 2a와 같이 원소재 기판(21)을 준비한다. 일 실시예로 구리 기판을 사용할 수 있으며, 이는 리드 프레임을 이루는 금속 층에 해당하고 원소재 기판(21)의 두께를 선택적으로 조절하여 리드 프레임의 두께를 용이하게 조절할 수 있다.The raw material substrate 21 is prepared as shown in FIG. 2A. In one embodiment, a copper substrate may be used, which corresponds to a metal layer constituting the lead frame and may easily adjust the thickness of the lead frame by selectively adjusting the thickness of the raw material substrate 21.

다음으로 도 2b와 같이 원소재 기판(21)에 도금층(22)을 형성한다. 일 실시예로 구리 기판에 구현하고자 하는 도금층(22)의 패턴대로 마스킹(masking)한 후 전기도금 방식으로 도금층(22)을 형성한 다음 마스크를 제거한다. 도금층(22)은 원소재 기판(21)의 상부 및 하부 중 일부분에만 형성될 수도 있으며, 상부 및 하부에 모두 형성될 수도 있다. Next, as shown in FIG. 2B, a plating layer 22 is formed on the raw material substrate 21. In an embodiment, after masking the pattern of the plating layer 22 to be implemented on the copper substrate, the plating layer 22 is formed by electroplating, and then the mask is removed. The plating layer 22 may be formed only on a portion of the upper and lower portions of the raw material substrate 21, and may be formed on both the upper and lower portions.

상부 및 하부에 모두 도금층이 형성되는 경우 상부 도금층(22a) 위에 반도체 칩을 탑재하고 와이어 본딩을 실시하여 칩과 리드 프레임을 전기적으로 연결시켜주 는 역할을 하며, 원소재 기판이 노출될 경우 발생하는 산화, 변형의 문제를 방지하여 반도체 패키지의 신뢰성을 높여주는 역할을 한다. 하부 도금층(22b)은 리드 프레임을 마더 보드와 같은 회로 기판에 전기적으로 연결시켜주는 역할을 하며, 원소재 기판이 노출될 경우 발생하는 문제를 차단한다. When the plating layer is formed on both the upper and lower portions, the semiconductor chip is mounted on the upper plating layer 22a and wire bonding is performed to electrically connect the chip and the lead frame. It prevents oxidation and deformation problems and increases the reliability of semiconductor packages. The lower plating layer 22b electrically connects the lead frame to a circuit board such as a mother board, and blocks a problem caused when the raw material substrate is exposed.

상부 도금층(22a)과 하부 도금층(22b)의 패턴은 동일하게 형성한다. 그러나 상부 도금층(22a)과 하부 도금층(22b)의 소재는 동일한 종류 또는 상이한 종류로 형성할 수 있다. 다만 상부와 하부가 상이한 소재의 도금층을 형성하기 위해서는 원소재 기판(21)의 상부 또는 하부에 추가적인 마스킹을 한 후 별개의 도금층을 형성하고 마스크를 제거하는 일련의 공정이 부가된다. The patterns of the upper plating layer 22a and the lower plating layer 22b are formed in the same manner. However, the material of the upper plating layer 22a and the lower plating layer 22b may be formed of the same kind or different kinds. However, in order to form a plating layer of a material different from the top and the bottom, a series of processes are performed after additional masking on the top or bottom of the raw material substrate 21 to form a separate plating layer and removing a mask.

본 발명에 의한 일 실시예로 도금층(22)은 아래 표 1에 기재한 바와 같이 복수의 층으로 형성할 수 있으며, 각 층의 도금 물질은 금(Au), 니켈(Ni), 구리(Cu), 은(Ag), 주석(Sn) 또는 팔라듐(Pd) 등으로 형성할 수 있다. 그러나 도금층(22)의 구조는 동일한 본질의 것이라면 아래 표 1에 기재한 것에 한정되지 않는다.In one embodiment according to the present invention, the plating layer 22 may be formed of a plurality of layers as shown in Table 1 below, and the plating material of each layer is gold (Au), nickel (Ni), and copper (Cu). , Silver (Ag), tin (Sn), palladium (Pd), or the like. However, the structure of the plating layer 22 is not limited to that shown in Table 1 below as long as they are of the same nature.

제5도금층5th plating layer AuAu PdPd 제4도금층4th plating layer NiNi AgAg AuAu Ni Ni 제3도금층3rd plating layer CuCu CuCu NiNi AgAg CuCu 제2도금층2nd plating layer NiNi NiNi CuCu CuCu Pd 또는 Pd합금Pd or Pd alloy Au와 Ag 혼합층
또는 Au와 Pd 혼합층Au and Ag mixed layer
Or Au and Pd mixed layer 제1도금층First Plating Layer AuAu AuAu SnSn SnSn Au와 Ag 혼합층Au and Ag mixed layer Pd합금Pd alloy

또 다른 실시예로 도금층(22)을 형성하기 전 단계에서 원소재 기판(21)의 상부 또는 하부 표면에 귀금속(Au 또는 Au와 Ag의 혼합)를 도금한 보호층을 형성할 수 있다. 이는 에칭 공정에서 원소재 기판(21)인 구리의 사이드 에칭이 발생하는 것을 방지하기 위하여 구리에 비하여 에칭 저항력이 강한 귀금속 층을 코팅하는 것이다.In another embodiment, a protective layer in which a noble metal (a mixture of Au or Au and Ag) is plated may be formed on the upper or lower surface of the raw material substrate 21 in the step before forming the plating layer 22. This is to coat a precious metal layer having a stronger etching resistance than copper in order to prevent side etching of copper, which is the raw material substrate 21, in the etching process.

다음으로 도 2c를 참고하면 하부 도금층(22b)에 접착제(adhesive)층(23)을 형성하고, 접착제층(23)의 하부에 고정대(carrier strip, 24)를 부착한다. Next, referring to FIG. 2C, an adhesive layer 23 is formed on the lower plating layer 22b, and a carrier strip 24 is attached to the lower portion of the adhesive layer 23.

고정대(24)는 두께가 얇은 원소재 기판(21)이 이하의 에칭 및 충진 공정을 거칠 때 고정하여주는 역할을 하며 금속의 강성(stiffness)를 가진 물질을 사용하는 것이 바람직하다. The holder 24 serves to fix the thin material substrate 21 when it is subjected to the following etching and filling processes, and it is preferable to use a material having metal stiffness.

접착제(23)는 점착하여 고정(clamping)되는 특성의 고분자를 사용하는 것이 바람직하며, 특히 리드 프레임의 제조 공정 종료 후 접착제는 제거하는 단계에서 리드 프레임 표면에 접착 성분이 잔존하지 않게 하기 위하여 백 사이드 테이프(back side tape)에 사용되는 접착제와 동일한 소재를 사용하는 것이 바람직하다. The adhesive 23 preferably uses a polymer having a property of being adhered to and clamped. In particular, in order to prevent the adhesive component from remaining on the surface of the lead frame in the step of removing the adhesive after completion of the lead frame manufacturing process, the back side It is preferable to use the same material as the adhesive used for the back side tape.

접착제(23)층은 하부 도금층(22b)이 완전히 매립되도록 형성하는 것이 바람직하다. 이로써 하부 도금층(22b)의 두께만큼의 원소재 기판(21)과 하부 도금층(22b)사이의 미세한 공간이 사라지므로, 이 후 에칭 공정에서 에칭이 침입할 염려가 없다. 또한 랜드를 형성하는 에칭 단계 이 후 형성된 랜드들 사이에 충진제를 충진하는 과정에서도 충진제가 하부 도금층으로 침투하여 일종의 몰드 플래시(mold flash)를 발생시키는 현상을 방지할 수 있다.The adhesive 23 layer is preferably formed so that the lower plating layer 22b is completely embedded. As a result, minute spaces between the raw material substrate 21 and the lower plating layer 22b corresponding to the thickness of the lower plating layer 22b disappear, and there is no fear that etching will invade in the etching process thereafter. In addition, in the process of filling the filler between the lands formed after the etching step of forming the land, the filler may be prevented from penetrating into the lower plating layer to generate a kind of mold flash.

또한 종래에는 니켈(Ni) 층을 원소재 기판 사이에 형성하거나, 하프 에칭을 여러 번 사용한 다단계의 에칭을 통하여 지지체를 형성 및 유지하는 복잡한 공정이 필요하였다. 그러나 본 발명에 의한 실시예에서는 접착제(23)을 이용하여 고정대(24)에 도금층(22)이 형성된 원소재 기판(21)을 고정함으로써 타이 바(tie bar) 역할을 하는 지지체를 제조하는 종래의 복잡한 공정이 필요하지 않다. 따라서 고정단계 이 후 바로 에칭을 실시하여 독립된 랜드들을 형성하더라도 각 랜드들의 위치가 흐트러지지 않고 원하는 리드부 배열을 가진 다열의 리드 프레임을 제조할 수 있는 특징이 있다.In addition, in the related art, a complicated process of forming and maintaining a support by forming a nickel (Ni) layer between raw material substrates or by performing a multi-step etching using several times of half etching is required. However, in the embodiment according to the present invention, by fixing the raw material substrate 21 having the plating layer 22 formed on the holder 24 using the adhesive 23, the conventional support for manufacturing a support serving as a tie bar is required. No complicated process is required. Therefore, even after the fixing step is performed to form independent lands, there is a feature that a plurality of lead frames having a desired arrangement of lead portions can be manufactured without disturbing the position of each land.

도 2d에 의하여 다음 단계는 에칭을 통하여 독립된 랜드들을 형성하는 것이다. 상부 도금층(22a)의 패턴에 따라 노출된 원소재 기판(21) 부분을 상부로부터 하부 방향으로 에칭을 통하여 제거하여 독립된 랜드들(다이패드 및 다열의 리드들)을 생성한다. 이 때 화학 에칭 및 스파터링이나 플라즈마를 이용한 에칭 방법이 사용될 수 있다.The next step by FIG. 2D is to form independent lands through etching. A portion of the raw material substrate 21 exposed in accordance with the pattern of the upper plating layer 22a is removed through etching from the top to the bottom to produce independent lands (die pads and rows of leads). At this time, chemical etching and spattering or an etching method using plasma may be used.

에칭 공정을 통하여 다이 패드, 제1리드부, 제2리드부 및 제3리드부를 동시에 얻을 수 있는 특징이 있다. 결국 본 발명에서는 기존의 다중 배열(multi-row) 리드 프레임 제조 공정의 개별화(singulation)과정에서 다열의 리드를 구비하기 위하여 여러 번 실시해야 하는 절단(sawing) 공정을 단 한번의 에칭으로 완료할 수 있는 효과가 있다.The die pad, the first lead portion, the second lead portion, and the third lead portion can be simultaneously obtained through the etching process. As a result, in the present invention, a sawing process, which must be performed several times in order to have a multi-row lead in a singulation process of a conventional multi-row lead frame manufacturing process, can be completed by a single etching. It has an effect.

도 2e는 완성된 랜드들의 상부 도금층(22a)이 묻히도록 백 사이드 테이프(25)를 붙이고, 독립된 랜드 사이 공간에 충진제(26)를 충진한다.2E attaches the back side tape 25 so that the top plated layer 22a of the completed lands is buried, and fills the filler 26 in the space between the independent lands.

이 때 백 사이드 테이프(25)는 상부 도금층(22a)이 완전히 매립되도록 붙이는 것이 바람직하다. 이로써 상부 도금층(22a)과 원소재 기판(21)사이의 미세한 공간이 사라지므로, 이 후 충진제를 충진하는 과정에서 충진제가 상부 도금층으로 침투해 일종의 몰드 플래시(mold flash)를 발생시켜 반도체 칩과 리드 프레임의 전기적 연결을 방해하고 반도체 패키지의 신뢰성을 저하하는 것을 방지할 수 있다. At this time, the back side tape 25 is preferably attached so that the upper plating layer 22a is completely embedded. As a result, the minute space between the upper plating layer 22a and the raw material substrate 21 disappears, and thereafter, the filler penetrates into the upper plating layer in the process of filling the filler to generate a kind of mold flash, thereby forming a semiconductor chip and lead. It is possible to prevent the electrical connection of the frame to be disturbed and to lower the reliability of the semiconductor package.

충진제(26)는 레진(resin)이나 몰딩수지( 예를 들어 EMC; Epoxy molding compound)를 사용할 수 있으며, 충진 후 양생(fast cure)하면 강성(hardness)을 가지게 되어 각 랜드들을 고정시켜주는 역할을 한다.Filler 26 may be a resin (resin) or a molding resin (e.g. EMC; epoxy molding compound), and if the cure (fast cure) after filling (hardness) has a role (hardness) to fix each land do.

마지막으로 도 2f는 백 사이드 테이프(25) 및 고정대(24)와 접착제(23)를 제거하여 각 랜드들 사이의 빈 공간을 절연성 고분자로 된 충진제(26)로 채워 강성이 확보된 리드 프레임을 얻는 과정이다.Finally, FIG. 2F shows that the backside tape 25 and the holder 24 and the adhesive 23 are removed to fill the void space between the lands with a filler 26 made of an insulating polymer to obtain a rigid lead frame. It is a process.

백 사이드 테이프(25)는 물리적 힘으로 이를 벗겨내는 공정을 통하고 남아있는 접착성분은 접착제(23)와 동일하므로 이를 녹여내는 공정을 행한다. 상술한 바와 같이 백 사이드 테이프(25)와 접착제(23)가 동일한 소재일 경우 백 사이드 테이프(25)와 접착제(23)를 녹여내는 방법이 동일하여 접착제(23)제거를 위한 추가적인 공정이 필요하지 않다. 상기 공정들을 통하여 최종적으로 리드 프레임 표면에 접착제 성분이 잔존하지 않게 한다. The back side tape 25 is peeled off by physical force, and the remaining adhesive component is the same as the adhesive 23, so that the back side tape 25 is melted. As described above, when the back side tape 25 and the adhesive 23 are the same material, the method of dissolving the back side tape 25 and the adhesive 23 is the same, so that an additional process for removing the adhesive 23 is not necessary. not. These processes ultimately ensure that no adhesive component remains on the lead frame surface.

본 발명에 의하여 제조된 리드 프레임은 각 랜드들 사이를 충진제로 충진하였기 때문에 강성이 확보되는 특징이 있으므로, 본 발명에 의한 리드 프레임만 따로 제조하고 반도체 패키지 제조 공정은 별개로 진행될 수 있다.Since the lead frame manufactured by the present invention has a feature that rigidity is secured because the filler is filled between the lands, only the lead frame according to the present invention may be manufactured separately, and the semiconductor package manufacturing process may be performed separately.

이 후 본 발명에 의하여 완성된 리드 프레임의 다이 패드에 반도체 칩을 올리고, 리드부와 반도체 칩을 전기적으로 연결하는 와이어 본딩을 실시한 다음 몰딩수지(예를 들어 EMC; Epoxy molding compound)를 채워 본 발명에 의한 리드 프레임이 포함된 반도체 패키지를 제조할 수 있다. 또한 본 발명에 의한 리드 프레임은 하부 도금층이 형성되었으므로 본 발명에 의한 리드 프레임 또는 반도체 패키지는 마더 보드에 바로 전기적으로 연결하여 사용할 수 있다.Thereafter, the semiconductor chip is placed on the die pad of the lead frame completed by the present invention, the wire bonding is performed to electrically connect the lead portion and the semiconductor chip, and then the molding resin (eg, EMC; epoxy molding compound) is filled with the present invention. The semiconductor package including the lead frame can be manufactured. In addition, since the lower plating layer is formed in the lead frame according to the present invention, the lead frame or the semiconductor package according to the present invention may be directly connected to the motherboard.

본 발명에 의한 리드 프레임 제조 방법은 기존의 다중 배열(multi-row) 리드 프레임 제조 공정시 개별화(singulation)과정에서 다열의 리드를 구비하기 위하여 여러 번 실시해야 하는 절단(sawing) 공정을 단 한번의 에칭으로 완료할 수 있는 특징이 있다.In the lead frame manufacturing method according to the present invention, a single sawing process that must be performed several times in order to have a multi-row lead in a singulation process in a conventional multi-row lead frame manufacturing process is performed. There is a feature that can be completed by etching.

또한 본 발명에 의한 리드 프레임의 제조 방법에 사용되는 접착제는 후공정인 반도체 몰딩 공정 시에 리드 편평성(lead planarity)를 향상시키고, 상기 접착제와 리드 프레임간의 접착으로 충진제 충진시 충진제가 리드 프레임의 표면으로 유입되는 일종의 몰드 플래시 (mold flash)현상을 방지하는 효과가 있다.In addition, the adhesive used in the method for manufacturing a lead frame according to the present invention improves lead planarity during the semiconductor molding process, which is a post-process, and the filler is filled in the lead frame when the filler is filled by adhesion between the adhesive and the lead frame. It is effective to prevent a kind of mold flash phenomenon flowing into the surface.

이제까지 본 발명에 대하여 그 바람직한 실시 예들을 중심으로 살펴보았다. 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자는 본 발명이 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 변형된 형태로 구현될 수 있음을 이해할 수 있을 것이다. 그러므로 개시된 실시 예들은 한정적인 관점이 아니라 설명적인 관점에서 고려되어야 한다. 본 발명의 범위는 전술한 설명이 아니라 특허청구범위에 나타나 있으며, 그와 동등한 범위 내에 있는 모든 차이점은 본 발명에 포함된 것으로 해석되어야 할 것이다.So far I looked at the center of the preferred embodiment for the present invention. Those skilled in the art will appreciate that the present invention can be implemented in a modified form without departing from the essential features of the present invention. Therefore, the disclosed embodiments should be considered in descriptive sense only and not for purposes of limitation. The scope of the present invention is shown in the claims rather than the foregoing description, and all differences within the scope will be construed as being included in the present invention.

도 1은 본 발명에 따른 실시예에 의한 반도체 패키지의 단면도이다.1 is a cross-sectional view of a semiconductor package according to an embodiment of the present invention.

도 2a 내지 도 2f는 본 발명에 따른 리드 프레임 제조 방법을 순차적으로 도시한 단면도이다.2A through 2F are cross-sectional views sequentially illustrating a method of manufacturing a lead frame according to the present invention.

<도면의 주요부분에 대한 부호의 간단한 설명>BRIEF DESCRIPTION OF THE DRAWINGS FIG.

10: 반도체 패키지 11: 리드 프레임10: semiconductor package 11: lead frame

11a: 다이패드 11b: 리드11a: die pad 11b: lead

11b_1, 11b_2: 리드부 13: 반도체 칩11b_1 and 11b_2: Lead portion 13: semiconductor chip

13a: 입출력부 14: 도전성 와이어13a: input / output part 14: conductive wire

15a: 충진제 15b: 몰딩 수지15a: Filler 15b: Molding Resin

21: 원소재기판 22: 도금층21: material substrate 22: plating layer

23: 접착제 24: 고정대23: adhesive 24: holder

25: 백 사이드 테이프 26: 충진제25: back side tape 26: filler

Claims (6)

(a) 원소재 기판에 상부 도금층 및 하부 도금층을 형성하는 단계;(a) forming an upper plating layer and a lower plating layer on the raw material substrate; (b) 상기 하부 도금층에 접착제를 도포하고 고정대를 부착하는 단계;(b) applying an adhesive to the lower plating layer and attaching a stator; (c) 상기 원소재 기판의 부분 중 상기 상부 도금층을 제외하고 노출된 부분을 상부로부터 하부 방향으로 에칭을 통하여 제거하여 독립된 복수의 랜드를 생성하는 단계; 및(c) removing the exposed portions of the raw material substrate, except for the upper plating layer, through etching from the top to the bottom to produce a plurality of independent lands; And (d) 상기 복수의 랜드 사이의 공간을 충진제로 충진하는 단계;(d) filling a space between the plurality of lands with a filler; 를 포함하는 리드 프레임 제조 방법.Lead frame manufacturing method comprising a. 제1항에 있어서The method of claim 1 상기 (d)단계는Step (d) 상기 상부 도금층에 백 사이드 테이프를 도포하고, 상기 복수의 랜드 사이의 공간을 충진제로 충진하는 단계;Applying a back side tape to the upper plating layer, and filling a space between the plurality of lands with a filler; 인 리드 프레임 제조 방법.In-frame production method. 제2항에 있어서The method of claim 2 상기 (d)단계 이후에After step (d) 상기 백 사이드 테이프, 상기 접착제 및 상기 고정대를 제거하는 단계;Removing the back side tape, the adhesive and the stator; 를 더 포함하는 리드 프레임 제조 방법.Lead frame manufacturing method further comprising. 제2항에 있어서 The method of claim 2 상기 접착제는 The adhesive 백 사이드 테이프에 사용되는 접착성분을 사용하는 리드 프레임 제조 방법. A lead frame manufacturing method using the adhesive component used for the back side tape. 제1항에 있어서The method of claim 1 상기 (a)단계는Step (a) is 상기 상부 도금층과 상이한 재료로 상기 하부 도금층을 형성하는 리드 프레임 제조 방법.The lead frame manufacturing method of forming the lower plating layer of a material different from the upper plating layer. 제1 내지 제5 항 중 어느 하나의 항의 제조 방법에 의하여 제조된 리드 프레임을 준비하는 단계;Preparing a lead frame manufactured by the manufacturing method of any one of claims 1 to 5; 상기 리드 프레임에 반도체 칩을 탑재하는 단계; 및Mounting a semiconductor chip on the lead frame; And 상기 반도체 칩을 밀봉하는 몰딩 수지를 형성하는 단계;Forming a molding resin for sealing the semiconductor chip; 를 포함하는 반도체 패키지 제조 방법.Semiconductor package manufacturing method comprising a.
KR1020090030513A 2009-04-08 2009-04-08 Method of manufacturing lead frame, method of manufacturing semiconductor package KR20100111997A (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020090030513A KR20100111997A (en) 2009-04-08 2009-04-08 Method of manufacturing lead frame, method of manufacturing semiconductor package

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020090030513A KR20100111997A (en) 2009-04-08 2009-04-08 Method of manufacturing lead frame, method of manufacturing semiconductor package

Publications (1)

Publication Number Publication Date
KR20100111997A true KR20100111997A (en) 2010-10-18

Family

ID=43132092

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020090030513A KR20100111997A (en) 2009-04-08 2009-04-08 Method of manufacturing lead frame, method of manufacturing semiconductor package

Country Status (1)

Country Link
KR (1) KR20100111997A (en)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2013037183A1 (en) * 2011-09-13 2013-03-21 Jiangsu Changjiang Electronics Technology Co. Ltd Sequentially etched and plated lead frame structure with island prepacked molding compound and manufacturing method thereof

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2013037183A1 (en) * 2011-09-13 2013-03-21 Jiangsu Changjiang Electronics Technology Co. Ltd Sequentially etched and plated lead frame structure with island prepacked molding compound and manufacturing method thereof

Similar Documents

Publication Publication Date Title
JP4274290B2 (en) Manufacturing method of semiconductor device having double-sided electrode structure
JP4171499B2 (en) Electronic device substrate and manufacturing method thereof, and electronic device and manufacturing method thereof
JP2011077519A (en) Lead frame, and method of manufacturing the same
US8017442B2 (en) Method of fabricating a package structure
TWI416636B (en) Method of forming package structure
KR100611291B1 (en) Circuit device, circuit module, and manufacturing method of the circuit device
US20150008021A1 (en) Printed wiring board and method for manufacturing printed wiring board
JP4970388B2 (en) Semiconductor device and manufacturing method of semiconductor device
JP2005294443A (en) Semiconductor device and its manufacturing method
US9112063B2 (en) Fabrication method of semiconductor package
US9202712B2 (en) Lead frame and a method of manufacturing thereof
JP4708915B2 (en) Manufacturing method of encapsulated printed circuit board
KR20100111997A (en) Method of manufacturing lead frame, method of manufacturing semiconductor package
KR101134706B1 (en) Leadframe and method for manufacturing the same
KR100629887B1 (en) Metal chip scale semiconductor package and manufacturing method thereof
JP2006147918A (en) Semiconductor device
KR101128999B1 (en) Manufacturing method for chip package and chip package produced by the method
KR20120012348A (en) The printed circuit board and the method for manufacturing the same
KR101036354B1 (en) Structure and manufacture method for multi-row lead frame and semiconductor package
JP2005123493A (en) Wiring substrate and element packaging substrate
KR101168413B1 (en) Leadframe and method of manufacturig same
KR20100104112A (en) Circuit board used for semiconductor package, method thereof and semiconductor package using the same
CN102339760B (en) Method for manufacturing packaged structures
CN108305864A (en) Novel terminal
JP2009289926A (en) Method for manufacturing electronic component device

Legal Events

Date Code Title Description
A201 Request for examination
N231 Notification of change of applicant
E902 Notification of reason for refusal
E601 Decision to refuse application