KR20100109038A - Method of manufacturing semiconductor device - Google Patents

Method of manufacturing semiconductor device Download PDF

Info

Publication number
KR20100109038A
KR20100109038A KR1020090027419A KR20090027419A KR20100109038A KR 20100109038 A KR20100109038 A KR 20100109038A KR 1020090027419 A KR1020090027419 A KR 1020090027419A KR 20090027419 A KR20090027419 A KR 20090027419A KR 20100109038 A KR20100109038 A KR 20100109038A
Authority
KR
South Korea
Prior art keywords
film
sacrificial
layer
cell region
hole
Prior art date
Application number
KR1020090027419A
Other languages
Korean (ko)
Inventor
박성호
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020090027419A priority Critical patent/KR20100109038A/en
Publication of KR20100109038A publication Critical patent/KR20100109038A/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/09—Manufacture or treatment with simultaneous manufacture of the peripheral circuit region and memory cells
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/60—Electrodes
    • H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
    • H01L28/90—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions
    • H01L28/91—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions made by depositing layers, e.g. by depositing alternating conductive and insulating layers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
    • H10B12/0335—Making a connection between the transistor and the capacitor, e.g. plug

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Semiconductor Memories (AREA)

Abstract

PURPOSE: A method of manufacturing a semiconductor device is provided to prevent a fault in forming an interlayer insulating film by preventing the formation of a step height between a cell region and a peripheral region. CONSTITUTION: A semiconductor substrate(100) has a cell region(C) and a peripheral region(P). A first sacrificing layer, a second sacrificing layer and a supporting layer are successively formed on the semiconductor layer. A plurality of first holes are formed in the cell region. A plurality of second holes(H2) are formed in the peripheral region. The insulating layer is buried in order to form an etch barrier pattern within the second hole of the peripheral region. A storage node is formed in the surface of the first hole. A support pattern(112a) supports the storage node. First and second sacrificing layers remaining in the cell region are removed.

Description

반도체 소자의 제조방법{Method of manufacturing semiconductor device}Method of manufacturing semiconductor device

본 발명은 반도체 소자의 제조방법에 관한 것으로서, 보다 상세하게는, 캐패시터가 형성된 반도체 기판 상에 층간 절연막의 형성시 단차로 인해 발생되는 결함을 방지하여 전기적인 단락을 방지할 수 있는 반도체 소자의 제조방법에 관한 것이다. BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a semiconductor device, and more particularly, to manufacturing a semiconductor device capable of preventing an electrical short circuit by preventing defects caused by a step when forming an interlayer insulating film on a semiconductor substrate on which a capacitor is formed. It is about a method.

반도체 소자의 고집적화가 진행됨에 따라, 고용량의 캐패시터를 제조하기 위한 연구가 활발히 이루어지고 있고, 그 일환으로, 캐패시터 전극의 표면적을 넓혀 줄 수 있는 실린더형 캐패시터가 제안되었다. 상기 실린더형 캐패시터를 적용하면, 비교적 간단한 공정을 통해 넓은 전극 면적으로 확보할 수 있다는 장점이 있기 때문에, 현재 대부분의 캐패시터는 실린더형으로 형성되고 있다. 여기서, 상기 실린더형 캐패시터는 하부 전극과 상부 전극 사이에 유전막이 개재된 구조를 갖는다. As the integration of semiconductor devices has progressed, studies for manufacturing high capacity capacitors have been actively conducted, and as a part thereof, cylindrical capacitors capable of increasing the surface area of capacitor electrodes have been proposed. Applying the cylindrical capacitor has the advantage that it is possible to secure a large electrode area through a relatively simple process, most capacitors are currently formed in a cylindrical shape. Here, the cylindrical capacitor has a structure in which a dielectric film is interposed between the lower electrode and the upper electrode.

한편, 상기 실린더형 캐패시터를 형성한 후, 상기 캐패시터의 상부 전극과 후속되는 메탈 콘택을 절연시키기 위하여 층간 절연막을 형성한다. 이때, 상기 실린더형 캐패시터가 형성된 셀 영역과 상기 실린더형 캐패시터가 형성되지 않은 주변 영역간에 단차가 발생하게 된다. On the other hand, after the cylindrical capacitor is formed, an interlayer insulating film is formed to insulate the upper electrode of the capacitor and the subsequent metal contact. At this time, a step is generated between the cell region in which the cylindrical capacitor is formed and the peripheral region in which the cylindrical capacitor is not formed.

상기 셀 영역과 주변 영역들간에 단차가 발생된 상태에서 상기 층간 절연막을 형성하게 되면, 막(Film)의 성장 방향의 차이가 발생되어 후속되는 메탈 콘택 공정을 진행하기 위해서는 상기 층간 절연막의 단차를 제거해주어야 하는 바, 종래에는 상기 층간 절연막의 단차를 제거하기 위해서 상기 셀 영역은 오픈하고 주변 영역은 닫는 SCO 마스크(Storage node cell open mask)를 형성한 후, 상기 오픈된 셀 영역의 층간 절연막 부분을 식각하는 SCO 식각 공정 및 CMP(Chemical mechanical polishing) 공정을 진행하고 있다. When the interlayer insulating film is formed in a state where a step is generated between the cell region and the peripheral regions, a difference in the growth direction of the film is generated, so that the step of the interlayer insulating film is removed in order to proceed with the subsequent metal contact process. In order to remove the step of the interlayer insulating layer, a SCO mask is formed in which the cell region is opened and the peripheral region is closed, and then the interlayer insulating layer portion of the open cell region is etched. The SCO etching process and the chemical mechanical polishing (CMP) process are in progress.

그러나, 상기 SCO 식각 공정 및 CMP 공정 후, 상기 층간 절연막의 단차 및 막의 성장 방향의 차이로 인하여 상기 단차의 경계부에서 적층 결함(Stacking fail)이 발생된다. 특히, 이러한 적층 결함은 후속되는 메탈 콘택 형성시 전기적인 단락을 야기시키는 결함 소오스(Defect source)로 작용된다. However, after the SCO etching process and the CMP process, a stacking failure occurs at the boundary of the step due to the difference in the step of the interlayer insulating film and the growth direction of the film. In particular, such stacking defects serve as a defect source that causes electrical shorts in subsequent metal contact formation.

본 발명은 캐패시터가 형성된 반도체 기판 상에 층간 절연막의 형성시 단차로 인해 발생되는 결함을 방지할 수 있는 반도체 소자의 제조방법을 제공한다. The present invention provides a method of manufacturing a semiconductor device capable of preventing defects caused by steps when forming an interlayer insulating film on a semiconductor substrate on which a capacitor is formed.

또한, 본 발명은 상기 결함으로 인해 유발되는 전기적인 단락을 방지할 수 있는 반도체 소자의 제조방법을 제공한다. In addition, the present invention provides a method for manufacturing a semiconductor device that can prevent an electrical short circuit caused by the defect.

본 발명의 실시예에 따른 반도체 소자의 제조방법은, 셀 영역 및 주변 영역을 포함하는 반도체 기판 상부에 제1희생막, 제2희생막 및 지지막을 차례로 형성하 는 단계와, 상기 제1희생막, 제2희생막 및 지지막을 식각하여 상기 셀 영역에 다수의 제1홀을 형성함과 동시에 상기 주변 영역에 다수의 제2홀을 형성하는 단계와, 상기 주변 영역의 제2홀 내에 식각 베리어 패턴이 형성되도록 절연막을 매립하는 단계와, 상기 셀 영역의 제1홀 표면 상에 각각 스토리지 노드들을 형성하는 단계와, 상기 지지막을 식각하여 상기 셀 영역에 형성된 스토리지 노드들을 지지하는 지지 패턴을 형성하는 단계 및 상기 셀 영역에 잔류하는 제1 및 제2희생막을 제거하는 단계;를 포함하며, 상기 식각 베리어 패턴은, 상기 셀 영역에 잔류하는 제1 및 제2희생막 제거시 상기 주변 영역에 잔류하는 제1 및 제2희생막이 제거되지 않도록 보호해 주는 것을 특징으로 한다. A method of manufacturing a semiconductor device according to an embodiment of the present invention includes the steps of sequentially forming a first sacrificial film, a second sacrificial film and a support film on a semiconductor substrate including a cell region and a peripheral region, and the first sacrificial film And forming a plurality of first holes in the cell region by etching the second sacrificial layer and the support layer, and forming a plurality of second holes in the peripheral region, and an etching barrier pattern in the second hole of the peripheral region. Filling the insulating layer to form the insulating layer, forming the storage nodes on the surface of the first hole of the cell region, and forming a support pattern to etch the support layer to support the storage nodes formed in the cell region. And removing the first and second sacrificial films remaining in the cell region, wherein the etch barrier pattern may include the periphery when the first and second sacrificial films remain in the cell region. It is characterized by protecting the first and second sacrificial films remaining in the region from being removed.

상기 제1희생막은 PSG(Phospo silicate glass)막으로 형성하고, 상기 제2희생막은 TEOS(Tetra ethyl ortho silicate)막으로 형성한다. The first sacrificial film is formed of a PSG (Phospo silicate glass) film, and the second sacrificial film is formed of a tetra ethyl ortho silicate (TEOS) film.

상기 지지막은 질화막으로 형성한다. The support film is formed of a nitride film.

상기 식각 베리어 패턴은 질화막으로 형성한다. The etching barrier pattern is formed of a nitride film.

본 발명은 셀 영역에 스토리지 노드용 홀을 형성함과 동시에 주변 영역에도 홀을 형성한 후, 상기 주변 영역에 형성된 홀 내에 식각 베리어 패턴을 형성한다.The present invention forms a hole for the storage node in the cell area and at the same time forms a hole in the peripheral area, and then forms an etching barrier pattern in the hole formed in the peripheral area.

이렇게 하면, 상기 셀 영역에 희생막을 제거하기 위한 후속 공정시, 상기 주변 영역의 홀 내에 형성된 식각 베리어 패턴으로 인하여 상기 주변 영역의 희생막이 제거되지 않기 때문에, 캐패시터가 형성되는 상기 셀 영역과 캐패시터가 형성되지 않은 상기 주변 영역간에 단차가 발생되는 것을 미연에 방지할 수 있다. In this case, in the subsequent process of removing the sacrificial layer in the cell region, the sacrificial layer of the peripheral region is not removed due to the etching barrier pattern formed in the hole of the peripheral region, thereby forming the cell region and the capacitor in which the capacitor is formed. It is possible to prevent the generation of a step between the peripheral areas that are not.

따라서, 본 발명은 상기 셀 영역과 주변 영역간의 단차 발생을 방지함으로써, 층간 절연막 형성시 막의 성장 방향의 차이로 인하여 유발되는 적층 결함을 방지할 수 있고, 이에 따라, 메탈 콘택 형성시 전기적인 단락을 방지할 수 있으며, 결과적으로, 본 발명은 반도체 소자의 특성 및 제조 수율을 향상시킬 수 있다. Accordingly, the present invention prevents the generation of the step difference between the cell region and the peripheral region, thereby preventing the stacking defect caused by the difference in the growth direction of the film when forming the interlayer insulating film, thereby preventing the electrical short circuit during the metal contact formation As a result, the present invention can improve the characteristics and manufacturing yield of the semiconductor device.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다. Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도 1a 내지 1h는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위해 도시한 공정별 단면도이다. 1A to 1H are cross-sectional views illustrating processes for manufacturing a semiconductor device in accordance with an embodiment of the present invention.

도 1a를 참조하면, 셀 영역(C) 및 주변 영역(P)을 포함하며, 트랜지스터를 포함한 소정의 하부 구조물(도시안됨)이 형성된 반도체 기판(100) 상부에 상기 하부 구조물을 덮도록 산화막(102)을 형성한다. 상기 산화막(102)을 일부 식각하여 콘택홀을 형성한 후, 상기 콘택홀을 매립하도록 상기 산화막(102) 상에 도전막, 예를 들어, 폴리실리콘막을 형성한다. Referring to FIG. 1A, an oxide layer 102 is formed to cover a lower structure on a semiconductor substrate 100 including a cell region C and a peripheral region P, and a predetermined lower structure including a transistor (not shown) is formed. ). After partially etching the oxide film 102 to form a contact hole, a conductive film, for example, a polysilicon film is formed on the oxide film 102 so as to fill the contact hole.

그런 다음, 상기 폴리실리콘막이 제거되도록 에치백 공정 또는 CMP 공정을 수행하여 상기 콘택홀 내에 스토리지 노드용 콘택 플러그(104)를 형성한다. 상기 스토리지 노드용 콘택 플러그(104)와 산화막(102) 상에 질화막으로 이루어진 식각 정지막(106)을 형성한 후, 상기 식각 정지막(106) 상에 제1희생막(108) 및 제2희생막(110)을 차례로 형성한다. 상기 제1희생막(108)은, 예를 들어, PSG(Phospho silicate glass)막으로 형성하고, 상기 제2희생막(110)은 TEOS(Tetra ethyl ortho silicate)막으로 형성한다. Thereafter, an etch back process or a CMP process is performed to remove the polysilicon layer to form a contact plug 104 for a storage node in the contact hole. After forming an etch stop layer 106 formed of a nitride layer on the contact plug 104 and the oxide layer 102 for the storage node, a first sacrificial layer 108 and a second sacrificial layer are formed on the etch stop layer 106. The film 110 is formed in sequence. The first sacrificial film 108 may be formed of, for example, a PSG (Phospho silicate glass) film, and the second sacrificial film 110 may be formed of a tetra ethyl ortho silicate (TEOS) film.

도 1b를 참조하면, 상기 제2희생막(110)의 표면에 대해 CMP 공정을 수행한 후, 상기 CMP된 제2희생막(110) 상에 질화막으로 이루어진 지지막(112)을 형성한다. 그런 다음, 상기 지지막(112) 상에 TEOS막으로 이루어진 제3절연막(114)을 형성한다. Referring to FIG. 1B, after performing a CMP process on the surface of the second sacrificial film 110, a support film 112 made of a nitride film is formed on the CMP second sacrificial film 110. Then, a third insulating film 114 made of a TEOS film is formed on the support film 112.

도 1c를 참조하면, 상기 제1희생막(108), 제2희생막(110), 지지막(112) 및 제3희생막(114)을 식각하여 상기 셀 영역(C)에 다수의 제1홀(H1)을 형성함과 동시에 상기 주변 영역(P)에 다수의 제2홀(H2)을 형성한다. Referring to FIG. 1C, the first sacrificial layer 108, the second sacrificial layer 110, the support layer 112, and the third sacrificial layer 114 are etched to form a plurality of first sacrificial layers in the cell region C. Referring to FIG. While forming the hole H1, a plurality of second holes H2 are formed in the peripheral area P.

여기서, 상기 제1홀(H1)은 스토리지 노드용 홀이고, 상기 제2홀(H2)은 지지대용 홀로서 역할을 하기 때문에, 상기 제1홀(H1)과 제2홀(H2)간의 크기는 무관하며, 상기 제1홀(H1)과 제2홀(H2)의 크기는 이들을 형성하기 위해 사용하는 마스크에 의하여 조절이 가능하다. 예를 들어, 상기 제2홀(H2) 내에 후속으로 절연막을 매립함과 동시에. 상기 제1홀(H1)의 표면 상에 상기 절연막을 얇게 증착하기 위하여 상기 제2홀(H2)은 상기 제1홀(H1)보다 작게 형성하는 것이 바람직하다. Here, since the first hole H1 is a hole for the storage node and the second hole H2 serves as a support hole, the size between the first hole H1 and the second hole H2 is The size of the first hole H1 and the second hole H2 can be adjusted by a mask used to form them. For example, while the insulating film is subsequently buried in the second hole (H2). In order to deposit the insulating film thinly on the surface of the first hole H1, the second hole H2 is preferably formed smaller than the first hole H1.

도 1d를 참조하면, 상기 주변 영역(P)의 제2홀(H2) 내에 절연막을 매립하여 식각 베리어 패턴(116)을 형성한다. 상기 식각 베리어 패턴(116)은 질화막으로 형성한다. 여기서, 상기 식각 베리어 패턴(116)은 상기 셀 영역(C)의 제1 및 제2희생막(108, 110)을 제거하기 위한 후속하는 딥-아웃(Dip-Out) 공정 수행시 상기 주변 영역(P)의 제1 및 제2희생막(108, 110)이 제거되지 않도록 보호해 주는 역할을 하며, 단면상으로 보았을 때, 기둥 형상을 가진다. Referring to FIG. 1D, an etch barrier pattern 116 is formed by filling an insulating layer in the second hole H2 of the peripheral region P. Referring to FIG. The etching barrier pattern 116 is formed of a nitride film. The etch barrier pattern 116 may be formed in the peripheral area during a subsequent dip-out process for removing the first and second sacrificial layers 108 and 110 of the cell region C. It serves to protect the first and second sacrificial films 108 and 110 of P) from being removed, and when viewed in cross section, has a columnar shape.

한편, 도시하지 않았지만, 상기 주변 영역(P)의 제2홀(H2)을 매립하기 위한 상기 절연막 형성시, 상기 셀 영역(C)에 형성된 제1홀(H1) 표면 상에 얇은 두께로 상기 절연막이 형성될 수 있다. 그런데, 상기 제1홀(H1) 표면 상에 얇은 두께로 형성된 절연막(도시안됨)은 후속 공정에서 영향을 끼치지 않기 때문에, 상기 주변 영역(P)의 제2홀(H2)을 매립하기 위한 상기 절연막 형성시, 상기 절연막이 상기 셀 영역(C)의 제1홀(H1) 표면 상에 얇게 형성되어도 무방하다. On the other hand, although not shown, when forming the insulating film for filling the second hole (H2) of the peripheral region (P), the insulating film with a thin thickness on the surface of the first hole (H1) formed in the cell region (C) This can be formed. However, since an insulating film (not shown) formed on the surface of the first hole H1 with a thin thickness does not affect in a subsequent process, the second hole H2 in the peripheral area P is filled. When the insulating film is formed, the insulating film may be thinly formed on the surface of the first hole H1 of the cell region C.

도 1e를 참조하면, 상기 제1홀(H1) 표면 상에 스토리지 노드용 도전막을 형성한다. 상기 스토리지 노드용 도전막은, 예를 들어, TiN막으로 형성하며, 상기 TiN막은 소오스 가스로서, 예컨대, TiCl4 가스를 사용하여 형성한다. 그런 다음, 상기 제3희생막(114) 상면에 형성된 스토리지 노드용 도전막 부분을 제거하여 상기 제1홀(H1) 표면 상에 실린더형의 스토리지 노드(SN)를 형성한다. Referring to FIG. 1E, a conductive film for a storage node is formed on the surface of the first hole H1. The storage node conductive film is formed of, for example, a TiN film, and the TiN film is formed using, for example, TiCl 4 gas as a source gas. Then, the conductive node portion for the storage node formed on the upper surface of the third sacrificial layer 114 is removed to form a cylindrical storage node SN on the surface of the first hole H1.

이어서, 상기 셀 영역(C)에 형성된 스토리지 노드(SN) 및 제1홀(H1) 상부, 그리고, 상기 제3희생막(114) 상에 산화막으로 이루어진 보조 희생막(118)을 형성한다. 여기서, 상기 보조 희생막(118)은 후속의 딥-아웃 공정 수행시, 상기 스토리지 노드(SN)의 쓰러짐을 방지하고자 상기 스토리지 노드(SN)를 지지해주는 역할을 수행하여 상기 스토리지 노드(SN)를 지지하는 지지막(112)의 특성을 향상시키기 위해 형성한다.Subsequently, an auxiliary sacrificial layer 118 formed of an oxide layer is formed on the storage node SN and the first hole H1 formed in the cell region C and on the third sacrificial layer 114. In this case, the auxiliary sacrificial layer 118 supports the storage node SN to prevent the storage node SN from falling over during the subsequent deep-out process. It is formed to improve the characteristics of the supporting film 112 to support.

도 1f를 참조하면, 상기 제3희생막(114) 및 지지막 부분을 식각하여 상기 셀 영역(C)에 인접한 스토리지 노드(SN)들을 지지하는 지지 패턴(112a)을 형성한다. 여기서, 상기 지지 패턴(112a)은 상기 제1, 제2, 제3희생막(108, 110, 114) 및 보조 희생막(118)들을 제거하기 위한 후속의 딥-아웃 공정시, 상기 스토리지 노드(SN)가 기울어지는 리닝(Leaning) 현상을 방지하기 위해서 상기 스토리지 노드(SN)를 지지하는 역할을 한다. Referring to FIG. 1F, the third sacrificial layer 114 and the support layer may be etched to form a support pattern 112a supporting the storage nodes SN adjacent to the cell region C. Referring to FIG. The support pattern 112a may be formed in the storage node during a subsequent dip-out process for removing the first, second, and third sacrificial layers 108, 110, and 114 and the auxiliary sacrificial layers 118. The storage node SN may be supported to prevent a leaning phenomenon in which the SN is inclined.

그런 다음, 상기 지지 패턴(112a) 형성 후에 잔류하는 제1, 제2 및 제3절연막(108, 110, 114)들을, 예를 들어, 습식 딥-아웃 공정을 수행하여 제거한다. 예를 들어, 상기 습식 딥-아웃 공정은 희석된 HF 용액, BOE 용액 및 HF 가스(Vapor HF gas) 중 어느 하나를 사용하여 수행할 수 있다. Then, the first, second, and third insulating layers 108, 110, and 114 remaining after the formation of the support pattern 112a are removed by, for example, a wet dip-out process. For example, the wet dip-out process may be performed using any one of diluted HF solution, BOE solution, and Vapor HF gas.

한편, 상기 습식 딥-아웃 공정은 산화막으로 이루어진 상기 제1, 제2 및 제3절연막(108, 110, 114)을 제거하기 위한 공정이기 때문에, 상기 주변 영역(P)에 형성된 제2홀(H2) 내에 매립되며, 지지막으로 이루어진 상기 식각 베리어 패턴(116) 및 지지 패턴(112a)들은 제거되지 않고 잔류하게 된다. On the other hand, since the wet dip-out process is a process for removing the first, second and third insulating films 108, 110 and 114 made of an oxide film, the second hole H2 formed in the peripheral region P. ), The etch barrier pattern 116 and the support pattern 112a formed of a support layer remain without being removed.

따라서, 본 발명은 상기 습식 딥-아웃 공정시, 상기 주변 영역(P)에 잔류하는 식각 베리어 패턴(116) 및 지지 패턴(112a)들로 인하여 상기 셀 영역(C)과 주변 영역(P)간에 단차가 발생하는 것을 미연에 방지할 수 있다. Therefore, in the wet dip-out process, the present invention provides a gap between the cell region C and the peripheral region P due to the etching barrier pattern 116 and the support patterns 112a remaining in the peripheral region P. FIG. It is possible to prevent the generation of steps.

도 1g를 참조하면, 상기 지지 패턴(112a)을 포함한 스토리지 노드(SN)가 형성된 반도체 기판(100) 상에 유전막(120) 및 플레이트 노드(122)를 차례로 형성하여 실린더형의 캐패시터(124) 형성을 완성한다. Referring to FIG. 1G, the dielectric layer 120 and the plate node 122 are sequentially formed on the semiconductor substrate 100 on which the storage node SN including the support pattern 112a is formed to form a cylindrical capacitor 124. To complete.

한편, 자세하게 도시하지 않았지만, 상기 주변 영역(P)의 지지 패턴(112a)을 포함한 식각 베리어 패턴(116)이 형성된 반도체 기판(100) 상에도 상기 유전 막(120) 및 플레이트 노드(122)가 형성된다. Although not shown in detail, the dielectric layer 120 and the plate node 122 are formed on the semiconductor substrate 100 on which the etch barrier pattern 116 including the support pattern 112a of the peripheral region P is formed. do.

도 1h를 참조하면, 상기 실린더형 캐패시터(124)가 형성된 반도체 기판(100)의 결과물 상에 산화막으로 이루어진 층간 절연막(126)을 형성한 후, 상기 층간 절연막(126)의 표면에 대해 CMP 공정을 수행한다. Referring to FIG. 1H, the CMP process is performed on the surface of the interlayer insulating layer 126 after forming the interlayer insulating layer 126 made of an oxide film on the resultant of the semiconductor substrate 100 on which the cylindrical capacitor 124 is formed. Perform.

한편, 자세하게 도시하지 않았지만, 상기 주변 영역(P)에 형성된 지지 패턴(112a)의 상면으로부터 튀어나온 모양을 갖는 상기 식각 베리어 패턴(116) 부분은 상기 층간 절연막(126)에 대한 CMP 공정시에 제거될 수 있다. Although not shown in detail, a portion of the etch barrier pattern 116 protruding from an upper surface of the support pattern 112a formed in the peripheral region P is removed during the CMP process with respect to the interlayer insulating layer 126. Can be.

여기서, 본 발명은 상기 주변 영역(P)의 제2홀(H2) 내에 형성된 상기 식각 베리어 패턴(116) 및 지지 패턴(112a)으로 인하여 상기 층간 절연막(126) 형성시 상기 캐패시터(124)가 형성된 셀 영역(C)과 상기 캐패시터(124)가 형성되지 않은 주변 영역(P)간의 단차 발생을 미연에 방지할 수 있다. Herein, the capacitor 124 is formed when the interlayer insulating layer 126 is formed due to the etching barrier pattern 116 and the support pattern 112a formed in the second hole H2 of the peripheral region P. The step difference between the cell region C and the peripheral region P in which the capacitor 124 is not formed can be prevented in advance.

따라서, 본 발명은 상기 셀 영역(C)과 주변 영역(P)들간의 단차 발생을 방지함으로써, 상기 층간 절연막(126) 형성시 후속하는 SCO 식각 공정 및 CMP 공정 후에 상기 층간 절연막(126)의 단차 및 막의 성장 방향의 차이로 인하여 상기 단차 경계부에서 유발되는 적층 결함을 방지할 수 있으며, 결과적으로, 후속되는 메탈 콘택 형성시 전기적인 단락을 방지하여 반도체 소자의 특성 및 제조 수율을 향상시킬 수 있다. Accordingly, the present invention prevents the step between the cell region C and the peripheral region P, thereby preventing the step between the interlayer insulating layer 126 after the subsequent SCO etching process and the CMP process during the formation of the interlayer insulating layer 126. And stacking defects caused at the stepped boundary due to the difference in the growth direction of the film, and as a result, it is possible to prevent electrical shorts during subsequent metal contact formation, thereby improving the characteristics and manufacturing yield of the semiconductor device.

이후, 공지된 일련의 후속 공정들을 차례로 수행하여 본 발명의 실시예에 따른 반도체 소자의 제조를 완성한다.Thereafter, a series of well-known subsequent steps are sequentially performed to complete the manufacture of the semiconductor device according to the embodiment of the present invention.

이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지 만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다. Hereinbefore, the present invention has been illustrated and described with reference to specific embodiments, but the present invention is not limited thereto, and the scope of the following claims is not limited to the spirit and scope of the present invention. It will be readily apparent to those skilled in the art that various modifications and variations can be made.

도 1a 내지 1h는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위해 도시한 공정별 단면도이다. 1A to 1H are cross-sectional views illustrating processes for manufacturing a semiconductor device in accordance with an embodiment of the present invention.

* 도면의 주요 부분에 대한 부호의 설명 *Explanation of symbols on the main parts of the drawings

C : 셀 영역 P : 주변 영역C: cell area P: surrounding area

100 : 반도체 기판 102 : 산화막100 semiconductor substrate 102 oxide film

104 : 콘택 플러그 106 : 식각 정지막104: contact plug 106: etch stop film

108 : 제1희생막 110 : 제2희생막108: first sacrificial membrane 110: second sacrificial membrane

112 : 지지막 112a: 지지 패턴112: support film 112a: support pattern

114 : 제3절연막 H1 : 제1홀114: third insulating film H1: first hole

H2 : 제2홀 116 : 식각 베리어 패턴H2: Second Hole 116: Etch Barrier Pattern

SN : 스토리지 노드 118 : 희생막SN: Storage Node 118: Sacrifice

120 : 유전막 122 : 플레이트 노드120: dielectric film 122: plate node

124 : 캐패시터 126 : 층간 절연막124: capacitor 126: interlayer insulating film

Claims (4)

셀 영역 및 주변 영역을 포함하는 반도체 기판 상부에 제1희생막, 제2희생막 및 지지막을 차례로 형성하는 단계; Sequentially forming a first sacrificial film, a second sacrificial film, and a supporting film on the semiconductor substrate including the cell region and the peripheral region; 상기 제1희생막, 제2희생막 및 지지막을 식각하여 상기 셀 영역에 다수의 제1홀을 형성함과 동시에 상기 주변 영역에 다수의 제2홀을 형성하는 단계; Etching the first sacrificial layer, the second sacrificial layer, and the support layer to form a plurality of first holes in the cell region and to form a plurality of second holes in the peripheral region; 상기 주변 영역의 제2홀 내에 식각 베리어 패턴이 형성되도록 절연막을 매립하는 단계; Filling an insulating layer to form an etch barrier pattern in the second hole of the peripheral region; 상기 셀 영역의 제1홀 표면 상에 각각 스토리지 노드들을 형성하는 단계; Forming storage nodes on the first hole surface of the cell area, respectively; 상기 지지막을 식각하여 상기 셀 영역에 형성된 스토리지 노드들을 지지하는 지지 패턴을 형성하는 단계; 및 Etching the support layer to form a support pattern supporting the storage nodes formed in the cell region; And 상기 셀 영역에 잔류하는 제1 및 제2희생막을 제거하는 단계;를 포함하며, Removing the first and second sacrificial films remaining in the cell region; 상기 식각 베리어 패턴은, The etching barrier pattern is, 상기 셀 영역에 잔류하는 제1 및 제2희생막 제거시 상기 주변 영역에 잔류하는 제1 및 제2희생막이 제거되지 않도록 보호해 주는 것을 특징으로 하는 반도체 소자의 제조방법. And removing the first and second sacrificial films remaining in the peripheral region when the first and second sacrificial films remaining in the cell region are removed. 제 1 항에 있어서, The method of claim 1, 상기 제1희생막은 PSG(Phospo silicate glass)막으로 형성하고, 상기 제2희생막은 TEOS(Tetra ethyl ortho silicate)막으로 형성하는 것을 특징으로 하는 반 도체 소자의 제조방법. The first sacrificial film is formed of a PSG (Phospo silicate glass) film, the second sacrificial film is a TEOS (Tetra ethyl ortho silicate) film manufacturing method of a semiconductor device. 제 1 항에 있어서, The method of claim 1, 상기 지지막은 질화막으로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법. The support film is a manufacturing method of a semiconductor device, characterized in that formed by a nitride film. 제 1 항에 있어서, The method of claim 1, 상기 식각 베리어 패턴은 질화막으로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법. The etching barrier pattern is a method of manufacturing a semiconductor device, characterized in that formed by the nitride film.
KR1020090027419A 2009-03-31 2009-03-31 Method of manufacturing semiconductor device KR20100109038A (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020090027419A KR20100109038A (en) 2009-03-31 2009-03-31 Method of manufacturing semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020090027419A KR20100109038A (en) 2009-03-31 2009-03-31 Method of manufacturing semiconductor device

Publications (1)

Publication Number Publication Date
KR20100109038A true KR20100109038A (en) 2010-10-08

Family

ID=43130213

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020090027419A KR20100109038A (en) 2009-03-31 2009-03-31 Method of manufacturing semiconductor device

Country Status (1)

Country Link
KR (1) KR20100109038A (en)

Similar Documents

Publication Publication Date Title
TWI384587B (en) Methods of forming a plurality of capacitors
KR100929642B1 (en) Semiconductor device and manufacturing method thereof
US8114733B2 (en) Semiconductor device for preventing the leaning of storage nodes and method for manufacturing the same
US7491606B2 (en) Semiconductor device and method for fabricating the same
KR20110001805A (en) Semiconductor device and method for fabricating the same
US20110129982A1 (en) Method for Forming a Capacitor of a Semiconductor Memory Device
US8728898B2 (en) Method for fabricating semiconductor device
KR20100086795A (en) Semiconductor device and method of manufacturing the same
KR20090068774A (en) Capacitor in semiconductor device and method for manufacturing the same
KR20100036006A (en) Method of manufacturing semiconductor device
KR20100109038A (en) Method of manufacturing semiconductor device
KR20110000144A (en) Method of manufacturing semiconductor device
KR100985408B1 (en) Method for fabricating capacitor
KR101044005B1 (en) Method for manufacturing capacitor of semiconductor device
KR20100138467A (en) Method for forming metal contact in semiconductor device
KR100678641B1 (en) Semiconductor integrated circuit device and fabrication method for the same
KR100913016B1 (en) The capacitor in semiconductor device and manufacturing method for thereof
KR20130023749A (en) Method for fabricating capacitor in semiconductor device
KR20120052504A (en) Capacitor with double cylinder type storage node and method for manufacturing capacitor
KR20070054933A (en) Method of manufacturing semiconductor device
KR20090016839A (en) Method for fabricating capacitor
KR20090111018A (en) Method for manufacturing capacitor with pillar storage node
KR20120005336A (en) Method for fabricating capacitor in semiconductor device
KR20090012408A (en) Method for forming cylinder type capacitor of semiconductor device
KR20080086681A (en) Method of forming capacitor in semiconductor device

Legal Events

Date Code Title Description
WITN Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid