KR20100108075A

KR20100108075A - Level shifter using bootstrap capacitor and latch signal, inverter having the same, and level shifting method thereof

Info

Publication number: KR20100108075A
Application number: KR1020090026543A
Authority: KR
Inventors: 박시홍; 김준식; 고민정
Original assignee: 단국대학교 산학협력단
Priority date: 2009-03-27
Filing date: 2009-03-27
Publication date: 2010-10-06
Also published as: KR101046570B1

Abstract

PURPOSE: A level shifter using a bootstrap capacitor and a latch signal, an inverter including the same, and a level shifting method are provided to integrate a circuit by using a BCDMOS(Bipolar CMOSDMOS) process. CONSTITUTION: A first output voltage generator(11) outputs a first voltage or second voltage as a first output voltage based on a first input signal. The first output voltage generator generates a latch signal based on a rise edge or fall edge of a second input signal. A second output voltage generator(22) charges electric charges based on the latch signal. The second output voltage generator outputs the voltage corresponding to the charge as the second output voltage.

Description

Level shifter using a bootstrap diode and a latch signal, an inverter including the level shifter, and a level shifting method.

본 발명은 레벨 쉬프터에 관한 것으로, 보다 상세하게는 부트스트랩 커패시터(Bootstrap capacitor)를 이용한 레벨 쉬프터, 상기 레벨 쉬프터를 포함하는 인버터, 및 레벨 쉬프팅 방법에 관한 것이다. The present invention relates to a level shifter, and more particularly, to a level shifter using a bootstrap capacitor, an inverter including the level shifter, and a level shifting method.

일반적으로 레벨 쉬프터는 접지 전원, 저전압 전원, 및 고전압 전원을 이용하여 저전압레벨의 신호를 고전압레벨로 바꿀 수 있다. In general, the level shifter uses a ground power supply, a low voltage power supply, and a high voltage power supply to convert a low voltage level signal into a high voltage level.

상기 레벨 쉬프터는 HVIC, Optocoupler, 또는 Transformer등을 사용할 수 있는데, 이들을 이용한 레벨 쉬프터의 제조 과정에 따른 제조 원가 및 차지하는 면적이 커질 수 있다.예컨대, 종래의 기술에 따른 레벨 쉬프터는 Optocoupler 또는 Transformer등의 IC를 별도로 추가하기 때문에 비용이 높고 IC또는 IC주변의 회로만큼 차지하는 면적이 커질 수 있는바, 이에 대한 방안이 필요한 실정이다.The level shifter may use an HVIC, an optocoupler, or a transformer, and the manufacturing cost and the area occupied by the manufacturing process of the level shifter may be increased. Since the IC is added separately, the cost is high and the area occupied by the IC or the circuit around the IC can be increased.

따라서 본 발명이 이루고자 하는 기술적인 과제는 회로의 집적화를 통하여 차지하는 면적을 줄일 수 있는 레벨 쉬프터, 상기 레벨 쉬프터를 포함하는 인버터, 및 레벨 쉬프팅 방법을 제공하는 것이다. Accordingly, the technical problem to be achieved by the present invention is to provide a level shifter, an inverter including the level shifter, and a level shifting method capable of reducing the area occupied by the integration of a circuit.

또한, 본 발명이 이루고자 하는 기술적인 과제는 부트스트랩 커패시터와 다이오드를 이용하여 비용과 면적을 감소 시킬 수 있는 레벨 쉬프터, 상기 레벨 쉬프터를 포함하는 인버터, 및 레벨 쉬프팅 방법을 제공하는 것이다. In addition, the technical problem to be achieved by the present invention is to provide a level shifter, an inverter including the level shifter, and a level shifting method that can reduce the cost and area by using a bootstrap capacitor and a diode.

상기 기술적 과제를 해결하기 위한레벨 쉬프터는, 제1 입력신호에 기초하여 제1 전압 또는 제2 전압을 제1 출력전압으로서 출력하고, 제2 입력신호의 상승에지 또는 하강에지에 기초하여 래치신호를 생성하는 제1 출력 전압발생부; 및 상기 래치신호에 기초하여 전하를 충전하고 충전된 전하와 상응하는 전압을 제2 출력전압으로서 출력하는 제2 출력 전압발생부를 포함할 수 있다.The level shifter for solving the above technical problem outputs a first voltage or a second voltage as a first output voltage based on a first input signal, and applies a latch signal based on a rising edge or a falling edge of the second input signal. Generating a first output voltage generator; And a second output voltage generator configured to charge a charge based on the latch signal and output a voltage corresponding to the charged charge as a second output voltage.

상기 제1 출력 전압발생부는, 상기 제1 입력신호에 기초하여 상기 제1 전압 또는 상기 제2 전압을 상기 제1 출력전압으로서 출력하고, 상기 제2 입력신호의 상기 상승에지 또는 상기 하강에지에 기초하여 상기 래치신호를 생성하는 제1 드라이버; 및 상기 래치신호에 응답하여 스위칭되는 제1 다이오드를 포함 할 수 있다.The first output voltage generator outputs the first voltage or the second voltage as the first output voltage based on the first input signal, and is based on the rising edge or the falling edge of the second input signal. A first driver to generate the latch signal; And a first diode switched in response to the latch signal.

상기 제1 드라이버는, 상기 제2 입력신호의 상기 상승에지 또는 상기 하강에지를 검출하고. 상기 상승에지 또는 상기 하강에지로부터 제1 구간동안 제1 논리레 벨을 갖는 상기 래치신호를 발생하는 래치신호 발생부; 및 상기 제1 입력신호에 기초하여 상기 제1 전압 또는 상기 제2 전압을 상기 제1 출력전압으로서 출력하는 출력 드라이버를 포함 할 수 있다.The first driver detects the rising edge or the falling edge of the second input signal. A latch signal generator configured to generate the latch signal having a first logic level during a first period from the rising edge or the falling edge; And an output driver configured to output the first voltage or the second voltage as the first output voltage based on the first input signal.

상기 래치신호 발생부는, 상기 제2 입력신호의 상기 상승에지를 검출하고 검출결과와 상응하는 제1 상승에지 검출신호를 출력하는 제1 상승 에지 검출부; 상기 제2 입력신호의 상기 하강에지를 검출하고 검출결과와 상응하는 제1 하강에지 검출신호를 출력하는 제1 하강 에지 검출부; 및 상기 제1 상승에지 검출신호와 상기 제1 하강에지 검출신호와의 논리연산을 수행하고 논리연산결과를 상기 래치신호로서 출력하는 논리연산부를 포함하며, 상기 상승에지 검출부는, 상기 제2 입력신호가 상기 상승에지를 갖는 경우 상기 제1 구간동안 상기 제1 논리레벨을 갖는 상기 제1 상승에지 검출신호를 출력하고, 상기 하강에지 검출부는, 상기 제2 입력신호가 상기 하강에지를 갖는 경우 상기 제1 구간동안 상기 제1 논리레벨을 갖는 상기 제1 하강에지 검출신호를 출력 할 수 있다.The latch signal generation unit may include: a first rising edge detector detecting the rising edge of the second input signal and outputting a first rising edge detection signal corresponding to the detection result; A first falling edge detector configured to detect the falling edge of the second input signal and output a first falling edge detection signal corresponding to the detection result; And a logic operation unit configured to perform a logic operation on the first rising edge detection signal and the first falling edge detection signal and output a logic operation result as the latch signal, wherein the rising edge detection unit comprises: the second input signal; Outputs the first rising edge detection signal having the first logic level during the first period when the rising edge has the rising edge, and the falling edge detecting unit outputs the falling edge when the second input signal has the falling edge. The first falling edge detection signal having the first logic level may be output for one period.

상기 제2 출력 전압발생부는, 상기 래치신호에 상응하는 전하를 충전하는 부트스트랩 커패시터; 및 상기 래치신호를 상기 부트스트랩 커패시터에 전송하고, 상기 래치신호의 신호레벨과 상응하는 래치신호 전압레벨에 기초하여 상기 래치신호의 상승에지 또는 하강에지에 기초하여 상기 부트스트랩 커패시터에 저장된 전하와 상응하는 전압을 상기 제2 출력전압으로서 출력하는 제2 드라이버를 포함 할 수 있다.The second output voltage generator may include: a bootstrap capacitor configured to charge a charge corresponding to the latch signal; And transmits the latch signal to the bootstrap capacitor and corresponds to the charge stored in the bootstrap capacitor based on the rising or falling edge of the latch signal based on the latch signal voltage level corresponding to the signal level of the latch signal. And a second driver for outputting the voltage as the second output voltage.

상기 제2 드라이버는, 상기 래치신호를 상기 부트스트랩 커패시터에 전송하 고, 상기 래치신호의 신호레벨과 상응하는 상기 래치신호 전압레벨을 생성하는 제1 출력블록; 및 상기 래치신호 전압레벨에 기초하여 상기 부트스트랩 커패시터에 충전된 전하와 상응하는 전압을 상기 제2 출력전압으로서 출력하는 제2 출력블록을 포함 할 수 있다.The second driver may include: a first output block configured to transmit the latch signal to the bootstrap capacitor and generate the latch signal voltage level corresponding to the signal level of the latch signal; And a second output block configured to output a voltage corresponding to the charge charged in the bootstrap capacitor as the second output voltage based on the latch signal voltage level.

상기 제2 출력블록은, 상기 래치신호의 하강에지로부터 상기 래치신호의 상승에지 구간동안 상기 부트스트랩 커패시터에 충전된 전하와 상응하는 전압을 상기 제2 출력전압으로서 출력 할 수 있다.The second output block may output, as the second output voltage, a voltage corresponding to the charge charged in the bootstrap capacitor during the rising edge of the latch signal from the falling edge of the latch signal.

상기 제2 출력블록은, 상기 래치신호의 하강에지로부터 소정 시간 동안 입력되는 상승에지 및 상승에지로부터 소정 시간 동안 입력되는 하강에지는 무시하고, 상기 하강에지에서 상기 소정 시간이후에 입력되는 상기 래치신호의 상승에지 구간동안 상기 부트스트랩 커패시터에 충전된 전하와 상응하는 전압을 상기 제2 출력전압으로서 출력 할 수 있다.The second output block ignores the rising edge input for the predetermined time from the falling edge of the latch signal and the falling edge input for the predetermined time from the rising edge, and the latch signal input after the predetermined time at the falling edge. During the rising edge of, the voltage corresponding to the charge charged in the bootstrap capacitor may be output as the second output voltage.

상기 제1 출력블록은, 상기 제1 출력 전압발생부와 상기 부트스트랩 커패시터의 제1 노드 사이에 접속되는 제2 다이오드; 상기 제2 노드와 공통노드 사이에 접속되는 제3 다이오드; 상기 제2 노드와 제3 노드 사이에 접속되는 제4 다이오드; 상기 제3 노드와 제4 노드 사이에 접속되는 제1 저항; 상기 제4 노드와 상기 공통노드 사이에 접속되는 제2 저항; 및 상기 제4 노드와 상기 공통노드 사이에 접속되는 커패시터를 포함 할 수 있다.The first output block may include a second diode connected between the first output voltage generator and a first node of the bootstrap capacitor; A third diode connected between the second node and a common node; A fourth diode connected between the second node and a third node; A first resistor connected between the third node and a fourth node; A second resistor connected between the fourth node and the common node; And a capacitor connected between the fourth node and the common node.

상기 제2 출력블록은, 상기 제3 노드의 전압레벨의 상기 상승에지를 검출하고 검출결과와 상응하는 제2 상승에지 검출신호를 출력하는 제2 상승 에지 검출부; 상기 제3 노드의 전압레벨의 상기 하강에지를 검출하고 검출결과와 상응하는 제2 하강에지 검출신호를 출력하는 제2 하강 에지 검출부; 상기 제2 상승에지 검출신호와 상기 제2 하강에지 검출신호와의 논리 연산을 수행하고 논리연산결과를 소정 시간 필터링하여 출력하는 필터부; 상기 제2 상승에지 검출신호와 상기 필터부의 출력신호와의 논리연산을 수행하는 제3 논리연산부; 상기 제2 하강에지 검출신호와 상기 필터부의 출력신호와의 논리연산을 수행하는 제4 논리연산부; 상기 제3 논리연산부의 출력신호에 기초하여 상기 제4 논리연산부의 출력신호를 래치하는 래치; 및 상기 래치의 출력신호를 순차적으로 인버팅하는 적어도 하나의 인버터를 포함 할 수 있다.The second output block may include: a second rising edge detector detecting the rising edge of the voltage level of the third node and outputting a second rising edge detection signal corresponding to the detection result; A second falling edge detector configured to detect the falling edge of the voltage level of the third node and output a second falling edge detection signal corresponding to the detection result; A filter unit configured to perform a logic operation on the second rising edge detection signal and the second falling edge detection signal, and to filter and output a logical operation result for a predetermined time; A third logic operation unit configured to perform logic operation on the second rising edge detection signal and the output signal of the filter unit; A fourth logic calculator configured to perform a logic operation on the second falling edge detection signal and an output signal of the filter unit; A latch for latching an output signal of the fourth logic operation unit based on the output signal of the third logic operation unit; And at least one inverter that sequentially inverts the output signal of the latch.

상기 필터부는, 상기 제2 상승에지 검출신호와 상기 제2 하강에지 검출신호와의 논리 연산을 수행하고 논리연산결과를 출력하는 제4 논리연산부; 및 상기 제4 논리연산부의 출력신호를 소정시간 필터링하여 출력하는 와치독 블록을 포함 할 수 있다.The filter unit may include: a fourth logic operation unit configured to perform a logic operation on the second rising edge detection signal and the second falling edge detection signal and output a logic operation result; And a watchdog block configured to filter and output an output signal of the fourth logic calculator.

상기 기술적 과제를 달성하기 위한 인버터는, 제1 입력신호에 기초하여 제1 전압 또는 제2 전압을 제1 출력전압으로서 출력하고, 제2 입력신호의 상승에지 또는 하강에지에 기초하여 래치신호를 생성하고 생성된 래치신호에 기초하여 전하를 충전하고 충전된 전하와 상응하는 전압을 제2 출력전압으로서 출력하는 레벨 쉬프터; 및 상기 레벨 쉬프터에서 출력된 상기 제1 출력전압 또는 상기 제2 출력전압의 레벨에 기초하여 제3 전압 또는 상기 제2 전압을 인버팅 신호로서 출력하는 출력부를 포함할 수 있다.An inverter for achieving the above technical problem outputs a first voltage or a second voltage as a first output voltage based on a first input signal, and generates a latch signal based on a rising edge or a falling edge of the second input signal. A level shifter which charges a charge based on the generated latch signal and outputs a voltage corresponding to the charged charge as a second output voltage; And an output unit configured to output a third voltage or the second voltage as an inverting signal based on the level of the first output voltage or the second output voltage output from the level shifter.

상기 레벨 쉬프터는, 상기 제1 입력신호에 기초하여 상기 제1 전압 또는 상기 제2 전압을 상기 제1 출력전압으로서 출력하고, 상기 제2 입력신호의 상기 상승에지 또는 상기 하강에지에 기초하여 상기 래치신호를 생성하는 제1 출력 전압발생부; 및 상기 래치신호에 기초하여 전하를 충전하고 충전된 전하와 상응하는 전압을 제2 출력전압으로서 출력하는 제2 출력 전압발생부를 포함 할 수 있다.The level shifter outputs the first voltage or the second voltage as the first output voltage based on the first input signal, and the latch based on the rising edge or the falling edge of the second input signal. A first output voltage generator configured to generate a signal; And a second output voltage generator configured to charge a charge based on the latch signal and output a voltage corresponding to the charged charge as a second output voltage.

상기 제2 출력 전압발생부는, 상기 래치신호에 상응하는 전하를 충전하는 부트스트랩 커패시터; 및 상기 래치신호를 상기 부트스트랩 커패시터에 전송하고, 상기 래치신호의 신호레벨과 상응하는 래치신호 전압레벨에 기초하여 상기 래치신호의 상승에지 또는 하강에지에 기초하여 상기 부트스트랩 커패시터에 저장된 전하와 상응하는 전압을 상기 제2 출력전압으로서 출력하는 출력부를 포함 할 수 있다.The second output voltage generator may include: a bootstrap capacitor configured to charge a charge corresponding to the latch signal; And transmits the latch signal to the bootstrap capacitor and corresponds to the charge stored in the bootstrap capacitor based on the rising or falling edge of the latch signal based on the latch signal voltage level corresponding to the signal level of the latch signal. And an output unit configured to output the voltage as the second output voltage.

상기 기술적 과제를 달성하기 위한 레벨 쉬프팅 방법은, 제1 입력신호에 기초하여 제1 전압 또는 제2 전압을 제1 출력전압으로서 출력하고, 제2 입력신호의 상승에지 또는 하강에지에 기초하여 래치신호를 생성하는 단계; 및 상기 래치신호에 기초하여 전하를 충전하고 충전된 전하와 상응하는 전압을 제2 출력전압으로서 출력하는 단계를 포함할 수 있다. In order to achieve the above technical problem, a level shifting method outputs a first voltage or a second voltage as a first output voltage based on a first input signal, and a latch signal based on a rising edge or a falling edge of the second input signal. Generating a; And charging a charge based on the latch signal and outputting a voltage corresponding to the charged charge as a second output voltage.

상술한 바와 같이 본 발명에 따른 레벨 쉬프터, 상기 레벨 쉬프터를 포함하는 인버터, 및 레벨 쉬프팅 방법은 부트스트랩 커패시터와 다이오드를 이용하여 입력신호를 적응적으로 레벨 시프트 시킬 수 있는 효과가 있다. As described above, the level shifter, the inverter including the level shifter, and the level shifting method of the present invention have an effect of adaptively level shifting an input signal using a bootstrap capacitor and a diode.

또한, 본 발명에 따른 레벨 쉬프터, 상기 레벨 쉬프터를 포함하는 인버터, 및 레벨 쉬프팅 방법은 BCDMOS공정을 이용하여 집적화함으로써 차지하는 면적을 줄일 수 있는 효과가 있다. In addition, the level shifter, the inverter including the level shifter, and the level shifting method according to the present invention have an effect of reducing the area occupied by integration using a BCDMOS process.

본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 아니 된다. With respect to the embodiments of the present invention disclosed in the text, specific structural to functional descriptions are merely illustrated for the purpose of describing embodiments of the present invention, embodiments of the present invention may be implemented in various forms and It should not be construed as limited to the embodiments described in.

본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. As the inventive concept allows for various changes and numerous embodiments, particular embodiments will be illustrated in the drawings and described in detail in the text. However, this is not intended to limit the present invention to the specific disclosed form, it should be understood to include all modifications, equivalents, and substitutes included in the spirit and scope of the present invention.

제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만, 예컨대 본 발명의 권리 범위로부터 이탈되지 않은 채 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유 사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다. Terms such as first and second may be used to describe various components, but the components should not be limited by the terms. The terms are used only for the purpose of distinguishing one component from another, for example, without departing from the scope of the present invention, the first component may be referred to as a second component, and similarly the second component. The element may also be named the first component.

어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다. When a component is referred to as being "connected" or "connected" to another component, it may be directly connected to or connected to that other component, but it may be understood that other components may be present in between. Should be. On the other hand, when a component is said to be "directly connected" or "directly connected" to another component, it should be understood that there is no other component in between. Other expressions describing the relationship between components, such as "between" and "immediately between," or "neighboring to," and "directly neighboring to" should be interpreted as well.

본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다. The terminology used herein is for the purpose of describing particular example embodiments only and is not intended to be limiting of the present invention. Singular expressions include plural expressions unless the context clearly indicates otherwise. In this application, the terms "comprise" or "having" are intended to indicate that there is a feature, number, step, action, component, part, or combination thereof that is described, and that one or more other features or numbers are present. It should be understood that it does not exclude in advance the possibility of the presence or addition of steps, actions, components, parts or combinations thereof.

다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일 치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적 인 의미로 해석되지 않는다. Unless defined otherwise, all terms used herein, including technical or scientific terms, have the same meaning as commonly understood by one of ordinary skill in the art. Terms such as those defined in the commonly used dictionaries should be construed as having meanings consistent with the meanings in the context of the related art, and, unless expressly defined in this application, are construed in ideal or excessively formal meanings. It doesn't work.

이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시 예를 설명함으로써, 본 발명을 상세히 설명한다. Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도 1은 본 발명의 실시 예에 따른 레벨 쉬프터의 회로도이고, 도 2는 도 1의 제1 드라이버의 회로도이다. 도 3은 도 1의 제2 드라이버의 회로도이다. 1 is a circuit diagram of a level shifter according to an exemplary embodiment of the present invention, and FIG. 2 is a circuit diagram of a first driver of FIG. 1. 3 is a circuit diagram of the second driver of FIG. 1.

도 1 내지 도 4을 참조하면, 산업용 인버터(예컨대, 하프 브리지 인버터(halfbridge inverter) 또는 풀 브리지 인버터(fullbridge inverter)) 또는 컨버터(예컨대, 벅 컨버터 등)에 이용될 수 있으며, BCDMOS(BipolarCMOSDMOS)공정을 이용하여 하나의 집적회로로 구현될 수 있는 레벨 쉬프터(10)는 제1 출력 전압발생부(11) 및 제2 출력 전압발생부(22)를 포함할 수 있다. 1 to 4, it may be used in an industrial inverter (eg, a half bridge inverter or a full bridge inverter) or a converter (eg, a buck converter), and a BCDMOS (BipolarCMOSDMOS) process. The level shifter 10, which may be implemented as a single integrated circuit, may include a first output voltage generator 11 and a second output voltage generator 22.

제1 출력 전압발생부(11)는 제1 입력신호(V_{IN_L1})에 기초하여 제1 전압(V_L) 또는 제2 전압(Gnd)을 제1 출력전압(V_{OUT_L1})으로서 출력하고, 제2 입력신호(V_{IN_L2})의 상승에지(rising edge) 또는 하강에지(falling edge)에 기초하여 래치신호(V_{OUT_L2})를 생성할 수 있다. The first output voltage generator 11 outputs the first voltage V _L or the second voltage Gnd as the first output voltage V _{OUT_L1} based on the first input signal V _{IN_L1} , and the second output voltage generator 11 outputs the second voltage Gnd as the first output voltage V _{OUT_L1} . The latch signal V _{OUT_L2} may be generated based on a rising edge or a falling edge of the input signal V _{IN_L2} .

제1 출력 전압발생부(11)는 제1 드라이버(15) 및 제1 다이오드(D1)를 포함할 수 있다. 상기 제1 드라이버(15)는 제1 입력신호(V_{IN_L1})에 기초하여 제1 전압(V_L) 또는 제2 전압(Gnd)을 제1 출력전압(V_{OUT_L1})으로서 출력하고, 제2 입력신호(V_{IN_L2})의 상승에지 또는 하강에지에 기초하여 상기 래치신호(V_{OUT_L2})를 생성할 수 있다. The first output voltage generator 11 may include a first driver 15 and a first diode D1. The first driver 15 outputs a first input signal (V _{IN_L1)} the first voltage (V _L) or a second voltage (Gnd) first output voltage (V _{OUT_L1)} on the basis of a second input signal and it may generate the latch signal (V _{OUT_L2)} based on a rising or falling edge of the (V _{IN_L2).}

제1 드라이버(15)는 래치신호 발생부(16) 및 출력 드라이버(20)를 포함할 수 있다. 래치신호 발생부(16)는 제2 입력신호(V_{IN_L2})의 상승에지 또는 하강에지를 검출하고, 상승에지 또는 하강에지로부터 제1 구간 동안 제1 논리레벨(예컨대, 로우(또는, “0”) 레벨)을 갖는 상기 래치신호(V_{OUT_L2})를 발생할 수 있다. The first driver 15 may include a latch signal generator 16 and an output driver 20. The latch signal generator 16 detects a rising edge or a falling edge of the second input signal V _{IN_L2} , and generates a first logic level (eg, low (or “0”) during the first period from the rising edge or the falling edge. The latch signal V _{OUT_L2} having the

예컨대, 래치신호 발생부(16)는 도 5와 같이 제2 입력신호(V_{IN_L2})의 하강에지(FE1)를 검출하고, 검출된 하강에지(FE1)로부터 소정구간(예컨대, td1) 동안 제1 논리레벨(예컨대, 로우(또는, “0”) 레벨)을 갖는 래치신호(V_{OUT_L2})를 발생할 수 있다. For example, the latch signal generator 16 detects the falling edge FE1 of the second input signal V _{IN_L2} as shown in FIG. 5, and detects the falling edge FE1 from the detected falling edge FE1 for a predetermined period (eg, td1). The latch signal V _{OUT_L2} having a logic level (eg, a low (or “0”) level) may be generated.

또한, 래치신호 발생부(16)는 제2 입력신호(V_{IN_L2})의 상승에지(RE1)를 검출하고, 검출된 상승에지(RE1)로부터 소정구간(예컨대, td2) 동안 제1 논리레벨(예컨대, 로우(또는, “0”) 레벨)을 갖는 래치신호(V_{OUT_L2})를 발생할 수 있다. In addition, the latch signal generator 16 detects the rising edge RE1 of the second input signal V _{IN_L2} , and the first logic level (for example, td2) is detected from the detected rising edge RE1. , A latch signal V _{OUT_L2} having a low (or “0”) level may be generated.

래치신호 발생부(16)는 제1 상승 에지 검출부(17), 제1 하강 에지 검출부(19), 및 제1 논리연산부(21)를 포함할 수 있다. The latch signal generator 16 may include a first rising edge detector 17, a first falling edge detector 19, and a first logic operator 21.

제1 상승 에지 검출부(17)는 제2 입력신호(V_{IN_L2})가 상승에지를 갖는 경우 제1 구간 동안 제1 논리레벨(예컨대, 로우(또는, “0”) 레벨)을 갖는 제1 상승에지 검출신호(RS1)를 출력할 수 있고, 제1 하강 에지 검출부(19)는 제2 입력신호(V_{IN_L2}) 가 상기 하강에지를 갖는 경우 제1 구간 동안 상기 제1 논리레벨(예컨대, 로우(또는, “0”) 레벨)을 갖는 상기 제1 하강에지 검출신호(FS1)를 출력할 수 있다. The first rising edge detector 17 may have a first rising edge having a first logic level (eg, a low (or “0”) level) during the first period when the second input signal V _{IN_L2} has a rising edge. The first falling edge detector 19 may output the detection signal RS1, and the first falling edge detector 19 may output the first logic level (eg, low (or low) during the first period when the second input signal V _{IN_L2} has the falling _edge . , The first falling edge detection signal FS1 having a level of “0”) may be output.

제1 논리연산부(21)는 제1 상승에지 검출신호(RS1)와 제1 하강에지 검출신호(FS1)와의 논리연산(예컨대, AND 연산)을 수행하고 논리연산결과를 상기 래치신호(V_{OUT_L2})로서 출력할 수 있다. The first logic operator 21 performs a logic operation (eg, an AND operation) between the first rising edge detection signal RS1 and the first falling edge detection signal FS1, and outputs a logic operation result to the latch signal V _{OUT_L2} . Can be output as

출력 드라이버(20)는 제1 입력신호(V_{IN_L1})에 기초하여 제1 전압(VL) 또는 제2 전압(Gnd)을 제1 출력전압(V_{OUT_L1})으로서 출력할 수 있다. The output driver 20 may output the first voltage VL or the second voltage Gnd as the first output voltage V _{OUT_L1} based on the first input signal V _{IN_L1} .

제1 다이오드(D1)는 제1 논리연산부(21)의 출력단자(Out2)와 제2 드라이버(23) 사이에 접속되어 상기 제1 논리연산부(21)에서 출력되는 래치신호(V_{OUT_L2})를 제2 드라이버(23)로 전송할 수 있다. 이때, 상기 제1 다이오드(D1)는 고전압 다이오드 일 수 있다. The first diode D1 is connected between the output terminal Out2 of the first logic operation unit 21 and the second driver 23 to output the latch signal V _{OUT_L2} output from the first logic operation unit 21. 2 can be sent to the driver (23). In this case, the first diode D1 may be a high voltage diode.

제2 출력 전압발생부(22)는 래치신호(V_{OUT_L2})에 기초하여 전하를 부트스트랩하고 부트스트랩된 전하와 상응하는 전압을 제2 출력전압(V_{OUT_H})으로서 출력할 수 있다. 상기 제2 출력 전압발생부(22)는 부트스트랩 커패시터(C_H) 및 제2 드라이버(23)를 포함할 수 있다. The second output voltage generator 22 may bootstrap a charge based on the latch signal V _{OUT_L2} and output a voltage corresponding to the bootstrap charged charge as the second output voltage V _{OUT_H} . The second output voltage generator 22 may include a bootstrap capacitor C _H and a second driver 23.

부트스트랩 커패시터(C_H)는 공통단자(com)와 제1 노드(N1) 사이에 접속되어 래치신호(V_{OUT_L2})에 상응하는 전하를 충전할 수 있다. The bootstrap capacitor C _H may be connected between the common terminal com and the first node N1 to charge a charge corresponding to the latch signal V _{OUT_L2} .

보다 상세하게는, 부트스트랩 커패시터(CH)는 제1 다이오드(D1) 및 제2 다이오드(도 3의D2)를 통하여 전송된 래치신호(V_{OUT_L2})와 상응하는 전압을 부트스트랩하여 충전할 수 있다. More specifically, the bootstrap capacitor CH may bootstrap and charge a voltage corresponding to the latch signal V _{OUT_L2} transmitted through the first diode D1 and the second diode D2 of FIG. 3. .

예컨대, 래치신호(V_{OUT_L2})의 레벨이 제1 다이오드(D1) 및 제2 다이오드(D2)의 문턱전압(threshold voltage) 보다 큰 레벨을 갖는 경우, 상기 제1 다이오드(D1) 및 상기 제2 다이오드(D2)는 각각 턴 온된다. For example, when the level of the latch signal V _{OUT_L2} has a level greater than the threshold voltages of the first diode D1 and the second diode D2, the first diode D1 and the second diode. D2 is turned on, respectively.

따라서, 래치신호(V_{OUT_L2})는 제1 다이오드(D1) 및 제2 다이오드(D2)를 통하여 부트스트랩 커패시터(C_H)로 인가되고, 상기 부트스트랩 커패시터(C_H)는 인가된 신호와 상응하는 전하를 부트스트랩할 수 있다. Accordingly, the latch signal V _{OUT_L2} is applied to the bootstrap capacitor C _H through the first diode D1 and the second diode D2, and the bootstrap capacitor C _H corresponds to the applied signal. The charge can be bootstrapd.

제2 드라이버(23)는 래치신호(V_{OUT_L2})를 부트스트랩 커패시터(C_H)에 전송하고, 상기 래치신호(V_{OUT_L2})의 신호레벨과 상응하는 래치신호 전압레벨(즉, 도 3의 제4 노드(N4)의 전압)에 기초하여 상기 부트스트랩 커패시터(C_H)에 저장된 전압을 상기 제2 출력전압(V_{OUT_H})으로서 출력할 수 있다. The second driver 23 transmits the latch signal V _{OUT_L2} to the bootstrap capacitor C _H , and the latch signal voltage level corresponding to the signal level of the latch signal V _{OUT_L2} (ie, the fourth of FIG. 3). The voltage stored in the bootstrap capacitor C _H may be output as the second output voltage V _{OUT_H} based on the voltage of the node N4.

도 3을 통하여 상기 제2 출력 전압발생부(23)의 구성을 보다 상세히 설명하면, 제2 드라이버(23)는 제1 출력블록(25) 및 제2 출력블록(26)을 포함할 수 있다. 상기 제1 출력블록(25)은 래치신호(V_{OUT_L2})를 부트스트랩 커패시터(C_H)에 전송하고, 상기 래치신호(V_{OUT_L2})의 신호레벨과 상응하는 래치신호 전압레벨(즉, 제4 노드(N4) 의 전압)을 생성할 수 있다. 3, the configuration of the second output voltage generator 23 may be described in detail. The second driver 23 may include a first output block 25 and a second output block 26. The first output block 25 transmits the latch signal V _{OUT_L2} to the bootstrap capacitor C _H , and the latch signal voltage level corresponding to the signal level of the latch signal V _{OUT_L2} (ie, the fourth node). Voltage of N4) can be generated.

제1 출력블록(25)은 제2 다이오드(D2), 제3 다이오드(D3), 제4 다이오드(D4), 제1 저항(R1), 제2 저항(R2), 및 커패시터(C1)를 포함할 수 있다. 상기 제2 다이오드(D2)는 제1 노드(N1)와 제2 노드(N2) 사이에 접속되고, 상기 제2 노드(N2)에 흐르는 전류를 상기 제1 노드(N1)로 스위칭할 수 있다. The first output block 25 includes a second diode D2, a third diode D3, a fourth diode D4, a first resistor R1, a second resistor R2, and a capacitor C1. can do. The second diode D2 may be connected between the first node N1 and the second node N2, and may switch a current flowing through the second node N2 to the first node N1.

제3 다이오드(D3)는 공통단자(com)와 제2 노드(N2) 사이에 접속되어 상기 제 2 노드(N2)의 전압레벨을 제어할 수 있다. 예컨대, 공통단자(com)의 전압레벨(Vcom)은 제2 노드(N2)의 전압레벨보다 상승하더라도 상기 제2 다이오드(D2)의 문턱전압보다 상승할 수 없다. The third diode D3 may be connected between the common terminal com and the second node N2 to control the voltage level of the second node N2. For example, the voltage level Vcom of the common terminal com may not rise above the threshold voltage of the second diode D2 even if it rises above the voltage level of the second node N2.

제4 다이오드(D4)는 제2 노드(N2)와 제3 노드(N3) 사이에 접속되어 상기 제2 노드(N2)에 흐르는 전류를 상기 제3 노드(N3)로 스위칭할 수 있고, 제1 저항(R1)은 제3 노드(N3)와 제4 노드(N4) 사이에 접속되고, 제2 저항(R2)은 제4 노드(N4)와 공통노드(com) 사이에 접속될 수 있다. The fourth diode D4 is connected between the second node N2 and the third node N3 to switch the current flowing through the second node N2 to the third node N3, and the first node The resistor R1 may be connected between the third node N3 and the fourth node N4, and the second resistor R2 may be connected between the fourth node N4 and the common node com.

커패시터(C1)는 제4 노드(N4)와 공통노드(com) 사이에 접속되어, 상기 제4 노드(N4)의 전압과 상기 공통노드(com)의 전압차에 상응하는 전압을 충전할 수 있다. The capacitor C1 may be connected between the fourth node N4 and the common node com to charge a voltage corresponding to the voltage difference between the voltage of the fourth node N4 and the common node com. .

제2 출력블록(26)은 래치신호 전압레벨(즉, 제4 노드(N4)의 전압레벨)에 기초하여 부트스트랩 커패시터(C_H)에 충전된 전하와 상응하는 전압을 제2 출력전압(V_{OUT_H})으로서 출력할 수 있다. The second output block 26 receives a voltage corresponding to the charge charged in the bootstrap capacitor C _H based on the latch signal voltage level (ie, the voltage level of the fourth node N4). _{OUT_H} ) can be output.

제2 출력블록(26)은 래치신호(V_{OUT_L2})의 하강에지로부터 래치신호(V_{OUT_L2})의 상승에지 구간 동안 부트스트랩 커패시터(C_H)에 충전된 전하와 상응하는 전압을 제2 출력전압(V_{OUT_H})으로서 출력할 수 있다. A second output block 26 is rising section bootstrap capacitor voltage to the second output voltage corresponding to the electric charge charged in the (C _H) for the latch signal (V _{OUT_L2)} the falling edge of the latch signal (V _{OUT_L2)} ( V _{OUT_H} ).

또는, 제2 출력블록(26)은 래치신호(V_{OUT_L2})의 하강에지로부터 소정 시간 동안 입력되는 상승에지는 무시하고, 상기 소정 시간이후에 입력되는 래치신호(V_{OUT_L2})의 상승에지까지 부트스트랩 커패시터(C_H)에 충전된 전하와 상응하는 전압을 제2 출력전압(V_{OUT_H})으로서 출력할 수 있다. Alternatively, the second output block 26 ignores the rising edge input from the falling edge of the latch signal V _{OUT_L2 for a} predetermined time and bootstraps the rising edge of the latch signal V _{OUT_L2} input after the predetermined time. The voltage corresponding to the charge charged in the capacitor C _H may be output as the second output voltage V _{OUT_H} .

예컨대, 제2 출력블록(26)은 도 5와 같이 래치신호(V_{OUT_L2})의 하강에지(FL1)로부터 소정 시간 동안(td3) 입력되는 상승에지(RL1) 및 상승에지(RL1)로부터 소정 시간 동안(td3) 입력되는 하강에지(FL1)는 무시하고, 상기 소정 시간(td3) 이후에 입력되는 래치신호(V_{OUT_L2})의 상승에지(RL2)까지 부트스트랩 커패시터(C_H)에 충전된 전하와 상응하는 전압(VHVcom)을 제2 출력전압(V_{OUT_H})으로서 출력할 수 있다. For example, as shown in FIG. 5, the second output block 26 has the rising edge RL1 and the rising edge RL1 inputted from the falling edge FL1 of the latch signal V _{OUT_L2} for a predetermined time td3 for a predetermined time. (td3) The falling edge FL1 is ignored and corresponds to the charge charged in the bootstrap capacitor C _H until the rising edge RL2 of the latch signal V _{OUT_L2} input after the predetermined time td3. The voltage VHVcom can be output as the second output voltage V _{OUT_H} .

제2 출력블록(26)은 제2 상승 에지 검출부(27), 제2 하강 에지 검출부(29), 필터부(40), 제3 논리연산부(33), 제4 논리연산부(31), 래치(35), 및 적어도 하나의 인버터(37 및 38)를 포함할 수 있다. The second output block 26 includes a second rising edge detector 27, a second falling edge detector 29, a filter unit 40, a third logic operation unit 33, a fourth logic operation unit 31, and a latch ( 35, and at least one inverter 37 and 38.

제2 상승 에지 검출부(27)는 제4 노드(N4)의 전압레벨의 상승에지를 검출하고 검출결과와 상응하는 제2 상승에지 검출신호(RS2)를 출력할 수 있다. The second rising edge detector 27 may detect a rising edge of the voltage level of the fourth node N4 and output a second rising edge detection signal RS2 corresponding to the detection result.

제2 하강 에지 검출부(29)는 제4 노드(N4)의 전압레벨의 하강에지를 검출하고 검출결과와 상응하는 제2 하강에지 검출신호(FS2)를 출력할 수 있다. The second falling edge detector 29 may detect the falling edge of the voltage level of the fourth node N4 and output the second falling edge detection signal FS2 corresponding to the detection result.

필터부(40)는 제2 상승에지 검출신호(RS2)와 제2 하강에지 검출신호(FS2)와의 논리 연산을 수행하고 논리연산결과를 소정 시간 필터링하여 출력할 수 있다. 상기 필터부(40)는 제4 논리연산부(41) 및 와치독 블록(watchdog block, 43)을 포함할 수 있다. The filter unit 40 may perform a logic operation between the second rising edge detection signal RS2 and the second falling edge detection signal FS2, and may filter and output a logical operation result for a predetermined time. The filter unit 40 may include a fourth logical operation unit 41 and a watchdog block 43.

제4 논리연산부(41)는 제2 상승에지 검출신호(RS2)와 제2 하강에지 검출신호(FS2)와의 논리 연산(예컨대, AND 연산)을 수행하고 논리연산결과를 출력할 수 있다. The fourth logic operator 41 may perform a logic operation (eg, an AND operation) between the second rising edge detection signal RS2 and the second falling edge detection signal FS2 and output a logical operation result.

와치독 블록(43)은 제4 논리연산부(41)의 출력신호를 소정시간 필터링하여 출력할 수 있다. 예컨대, 와치독 블록(43)은 제4 논리연산부(41)의 출력신호를 소정시간(예컨대, 도 5의 td3)만큼 필터링 시킴으로써, 래치신호(V_{OUT_L2})의 하강에지(FL1)로부터 소정 시간 동안(td3) 입력되는 상승에지(RL1) 및 상승에지(RL1)로부터 소정 시간 동안(td3) 입력되는 하강에지(FL1)를 제거하는 역할을 한다. 따라서, 상기 소정 시간 동안(td3) 노이즈로 작용할 수 있는 상승에지(RL1)는 무시될 수 있다. The watchdog block 43 may filter and output the output signal of the fourth logic operator 41 for a predetermined time. For example, the watchdog block 43 filters the output signal of the fourth logic operation unit 41 by a predetermined time (for example, td3 of FIG. 5), and thus, for a predetermined time from the falling edge FL1 of the latch signal V _{OUT_L2} . (td3) It serves to remove the rising edge RL1 and the falling edge FL1 input for a predetermined time (td3) from the rising edge RL1 and the rising edge RL1. Therefore, the rising edge RL1 that may act as noise for the predetermined time td3 may be ignored.

제3 논리연산부(33) 는 제2 상승에지 검출신호(RS2)와 필터부(40)의 출력신호와의 논리연산(예컨대, OR 연산)을 수행할 수 있고, 제4 논리연산부(31) 는 제2 하강에지 검출신호(FS2)와 상기 필터부(40)의 출력신호와의 논리연산(예컨대, OR 연산)을 수행할 수 있다. The third logic operation unit 33 may perform a logic operation (eg, an OR operation) between the second rising edge detection signal RS2 and the output signal of the filter unit 40, and the fourth logic operation unit 31 may be A logic operation (eg, an OR operation) between the second falling edge detection signal FS2 and the output signal of the filter unit 40 may be performed.

래치(35)는 제3 논리연산부(31)의 출력신호에 기초하여 제4 논리연산부(33)의 출력신호를 래치(35)할 수 있다. 상기 래치(35)는 RS 래치일 수 있으며, 바람직하게는 제3 논리연산부(31)의 출력신호의 출력신호가 셋(SET)신호로서, 상기 제4 논리연산부(33)의 출력신호가 리셋(RESET) 신호로서 상기 래치(35)에 입력될 수 있다. The latch 35 may latch 35 the output signal of the fourth logic operator 33 based on the output signal of the third logic operator 31. The latch 35 may be an RS latch. Preferably, the output signal of the output signal of the third logic operation unit 31 is a SET signal, and the output signal of the fourth logic operation unit 33 is reset. It may be input to the latch 35 as a RESET) signal.

적어도 하나의 인버터(37, 38)는 래치(35)의 출력신호를 순차적으로 인버팅하고 인버팅 결과를 출력할 수 있다. 예컨대, 제1 인버터(37)는 래치(35)의 출력신호에 응답하여 부트스트랩된 전압(VHVcom) 또는 공통전압(Vcom)을 인버팅 결과로서 출력할 수 있다. The at least one inverter 37, 38 may invert the output signal of the latch 35 sequentially and output the inverting result. For example, the first inverter 37 may output the bootstrap voltage VHVcom or the common voltage Vcom in response to the output signal of the latch 35 as an inverting result.

또한, 제2 인버터(38)는 제1 인버터(37)의 출력신호에 응답하여 부트스트랩된 전압(VHVcom) 또는 공통전압(Vcom)을 인버팅 결과로서 출력할 수 있다. In addition, the second inverter 38 may output the bootstrap voltage VHVcom or the common voltage Vcom in response to the output signal of the first inverter 37 as an inverting result.

도 4는 본 발명의 실시 예에 따른 인버터의 회로도이다. 도 1내지 도 4를 참조하면, 인버터(100)는 레벨 쉬프터(10) 및 출력부(50)를 포함할 수 있다. 4 is a circuit diagram of an inverter according to an embodiment of the present invention. 1 to 4, the inverter 100 may include a level shifter 10 and an output unit 50.

레벨 쉬프터(10)는 제1 입력신호(V_{IN_L1})에 기초하여 제1 전압(VL) 또는 제2 전압(Gnd)을 제1 출력전압(V_{OUT_L1})으로서 출력하고, 제2 입력신호(V_{IN_L2})의 상승에지 또는 하강에지에 기초하여 래치신호(V_{OUT_L2})를 생성하고 생성된 래치신호(V_{OUT_L2})에 기초하여 전하를 충전하고 충전된 전하와 상응하는 전압을 제2 출력전압(V_{OUT_H})으로서 출력할 수 있다. Level shifter 10 has a first input signal and outputting a first voltage (VL) or a second voltage (Gnd), based on (V _{IN_L1)} as the first output voltage (V _{OUT_L1)} and a second input signal (V _{IN_L2} ) rising or latch signal (V _{OUT_L2)} to charge the charge and a second output voltage (V _{OUT_H} a voltage corresponding to the charge charged) on the basis of the generation and the latch signal (V _{OUT_L2)} generated on the basis of the falling edge of the Can be output as

상기 레벨 쉬프터(10)의 구성 및 동작에 대한 상세한 설명은 이미 도 1을 통하여 상술하였으므로 생략하도록 한다. A detailed description of the configuration and operation of the level shifter 10 has already been described above with reference to FIG. 1 and will be omitted.

출력부(50)는 레벨 쉬프터(10)에서 출력된 제1 출력전압(V_{OUT_L1}) 또는 제2 출력전압(V_{OUT_H})의 레벨에 기초하여 제3 전압(V_DC) 또는 제2 전압(Gnd)을 인버팅 신호(V_OUT)로서 출력할 수 있다. Output unit 50 is a level shifter 10, a first output voltage (V _{OUT_L1)} or the second output voltages a third voltage (V _DC) or the second voltage (Gnd) on the basis of the level of (V _{OUT_H)} output from the May be output as an inverting signal V _OUT .

출력부(50)는 출력단자(A'')로 인버팅 신호(V_OUT)를 출력할 수 있으며, 상기 출력단자(A'')와 공통단자(Com)는 상호 접속될 수 있다. 또한, 상기 출력부(50)은 제1 스위치(S_L) 및 제2 스위치(S_H)를 포함할 수 있다. 상기 제1 스위치(S_L)는 제1 출력전압(V_{OUT_L1})에 응답하여 게이팅되어 출력단자(A'')와 제2 전압(Gnd) 사이의 전기적 경로를 형성할 수 있다. The output unit 50 may output the inverting signal V _OUT to the output terminal A ″, and the output terminal A ″ and the common terminal Com may be connected to each other. In addition, the output unit 50 may include a first switch S _L and a second switch S _H. The first switch S _L may be gated in response to the first output voltage V _{OUT_L1} to form an electrical path between the output terminal A ″ and the second voltage Gnd.

이때, 제1 스위치(S_L)는 트랜지스터로 구현될 수 있으며, 레벨 쉬프터(10)의 제1 드라이버(15)의 출력단자(A)와 상기 제1 스위치(S_L)의 게이팅 단자 사이에는 소정의 저항값을 갖는 제4 저항(R_GL)이 접속될 수 있다. 이때, 제4 저항(R_GL)의 저항 값은 제1 스위치(S_L)의 스위칭 속도에 기초하여 가변 될 수 있다. In this case, the first switch S _L may be implemented as a transistor, and is predetermined between the output terminal A of the first driver 15 of the level shifter 10 and the gating terminal of the first switch S _L. The fourth resistor R _GL having a resistance value of may be connected. In this case, the resistance value of the fourth resistor R _GL may be changed based on the switching speed of the first switch S _L.

제2 스위치(S_H)는 제2 출력전압(V_{OUT_H})에 응답하여 게이팅되어 제3 전압(V_DC) 과 출력단자(A'') 사이의 전기적 경로를 형성할 수 있다. The second switch S _H may be gated in response to the second output voltage V _{OUT_H} to form an electrical path between the third voltage V _DC and the output terminal A ″.

이때, 제2 스위치(S_H)는 트랜지스터로 구현될 수 있으며, 레벨 쉬프터(10)의 제2 드라이버(23)의 출력단자(A')와 상기 제2 스위치(S_H)의 게이팅 단자 사이에는 소정의 저항값을 갖는 제5 저항(R_GH)이 접속될 수 있다. 이때, 상기 제5 저항(R_GH)의 저항 값은 제2 스위치(S_H)의 스위칭 속도에 기초하여 가변 될 수 있다. In this case, the second switch S _H may be implemented as a transistor, and between the output terminal A ′ of the second driver 23 of the level shifter 10 and the gating terminal of the second switch S _H. The fifth resistor R _GH having a predetermined resistance value may be connected. In this case, the resistance value of the fifth resistor R _GH may be changed based on the switching speed of the second switch S _H.

또한, 출력부(50)는 제4 다이오드(D_L)와 제5 다이오드(D_H)를 더 포함할 수 있다. 상기 제4 다이오드(D_L)는 제2 전압(Gnd)과 출력단자(A'') 사이에 접속되어 제2 전압(Gnd)과 출력단자(A'') 사이에 흐르는 전류를 환류(free wheeling)할 수 있다. In addition, the output unit 50 may further include a fourth diode D _L and a fifth diode D _H. The fourth diode D _L is connected between the second voltage Gnd and the output terminal A ″ to freewheel the current flowing between the second voltage Gnd and the output terminal A ″. )can do.

제5 다이오드(D_H)는 제3 전압(V_DC)과 출력단자(A'') 사이에 접속되어 상기 출력단자(A'')에 흐르는 전류를 환류할 수 있다. 이때, 제4 다이오드(D_L) 및 제5 다이오드(D_H)는 환류 다이오드(freewheeling diode)일 수 있다. The fifth diode D _H may be connected between the third voltage V _DC and the output terminal A ″ to reflux a current flowing through the output terminal A ″. In this case, the fourth diode D _L and the fifth diode D _H may be freewheeling diodes.

도 5는 도 1의 인버터의 동작을 설명하기 위한 타이밍도이다. 도 1 내지 도 5를 참조하여, 인버터(100)의 동작을 상세히 설명하면 다음과 같다. FIG. 5 is a timing diagram for describing an operation of the inverter of FIG. 1. 1 to 5, the operation of the inverter 100 will be described in detail as follows.

제1 구간(interval 1)에서 제1 입력신호(V_{IN_L1})과 제2 입력신호(V_{IN_L2})은 각각 제2 논리레벨(예컨대, 하이(또는, “1”) 레벨)을 갖는다. 이 경우, 제1 스위치(S_L)는 턴온 상태가 되어 인버터(100)의 출력전압은 저전위(예컨대, 그라운드 전압 레벨)를 가질 수 있다. In the first interval 1, the first input signal V _{IN_L1} and the second input signal V _{IN_L2} each have a second logic level (eg, a high (or “1”) level). In this case, the first switch S _L may be turned on so that the output voltage of the inverter 100 may have a low potential (eg, a ground voltage level).

또한, 제1 구간(interval 1)에서 고전압을 갖는 래치신호(V_{OUT_L2})는 제1 다이오드(D1) 및 제2 다이오드(D2)를 통하여 부트스트랩 커패시터(CH)(C_H)에 충전될 수 있다. In addition, the latch signal V _{OUT_L2} having a high voltage in the first interval 1 may be charged in the bootstrap capacitor CH _H through the first diode D1 and the second diode D2. .

제2 구간(interval 2)에서 제1 입력신호(V_{IN_L1})이 하강하면, 제1 스위치(S_l(S_L는 턴 오프 상태가 된다. 여기서, V_{OUT_L1} 및 V_{OUT_H} 각각이 제1 논리레벨(예컨대, 로우(또는, “0”) 레벨)을 갖게되어 제1 스위치(S_L) 및 제2 스위치(S_H)이 모두 턴 오프되는 데드타임(DEAD TIME) 구간(Deadtime1)은 조절될 수 있다. When the first input signal V _{IN_L1} falls in the second interval 2, the first switch S ₁ (S _L is turned off. Here, each of V _{OUT_L1} and V _{OUT_H} has a first logic level ( For example, the dead time interval Deadtime1 at which the first switch S _L and the second switch S _H are both turned off due to a low (or “0”) level may be adjusted. .

이후에 제2 입력신호(V_{IN_L2})이 하강하면 제1 출력 전압발생부(11)는 제2 입력신호(V_{IN_L2})의 하강에지(FE1)에서 소정시간(td1) 동안 제1 논리레벨(예컨대, 로우(또는, “0”) 레벨)을 갖는 래치신호(V_{OUT_L2})를 출력한다. Subsequently, when the second input signal V _{IN_L2} falls, the first output voltage generator 11 performs a first logic level (for example, for a predetermined time td1 at the falling edge FE1 of the second input signal V _{IN_L2} ). Outputs a latch signal V _{OUT_L2} having a low (or “0”) level.

이어서, 제1 다이오드(D1)는 오프 되고, 도 3의 제2 저항(또는, 풀 다운(Pulldown) 저항)에 의하여 커패시터(C1)의 전압(V_C1)은 하강하게 된다. 이 경우, 제2 출력 전압발생부(22)는 제2 스위치(S_H)를 턴 온시키고, 인버터(100)의 출력 전압(V_out)은 고전위(즉, 제3 전압(V_DC))이 된다. Subsequently, the first diode D1 is turned off, and the voltage V _C1 of the capacitor _C1 is lowered by the second resistor (or pulldown resistor) of FIG. 3. In this case, the second output voltage generator 22 turns on the second switch S _H , and the output voltage V _out of the inverter 100 has a high potential (that is, a third voltage V _DC ). Becomes

이어서, 도 3의 제2 저항(또는, 풀 다운(Pulldown) 저항)에 의하여 커패시터(C1)의 전압(V_C1)은 하강하게 된다. 이 경우, 제2 출력 전압발생부(22)는 제2 스 위치(S_H)를 턴 온시키고, 인버터(100)의 출력 전압(V_out)은 고전위(즉, 제3 전압(V_DC))가 되고, 제 1다이오드(D1)는 오프된다.Subsequently, the voltage V _C1 of the capacitor _C1 is lowered by the second resistor (or pulldown resistor) of FIG. 3. In this case, the second output voltage generator 22 turns on the second switch S _H , and the output voltage V _out of the inverter 100 has a high potential (that is, a third voltage V _DC ). ), And the first diode D1 is turned off.

제3 구간(interval 3)에서 제1 출력 전압발생부(11)는 소정시간(td1) 이후에 제2 논리레벨(예컨대, 하이(또는, “1”) 레벨)을 갖는 래치신호(V_{OUT_L2})를 출력할 수 있다. In a third interval 3, the first output voltage generator 11 has a latch signal V _{OUT_L2} having a second logic level (eg, a high (or “1”) level) after a predetermined time td1. You can output

이때, 제2 출력 전압발생부(22)는 와치독 블록(43)을 이용하여 소정시간(td3, 예컨대, td1보다 긴 소정시간) 동안에 발생되는 래치신호(V_{OUT_L2})의 상승에지(RL1)를 무시할 수 있다. At this time, the second output voltage generator 22 uses the watchdog block 43 to raise the rising edge RL1 of the latch signal V _{OUT_L2} generated during a predetermined time td3 (eg, a predetermined time longer than td1). Can be ignored.

제4 구간(interval 4)에서 제2 입력신호(V_{IN_L2})이 상승하는 경우, 제1 출력 전압발생부(11)는 소정시간(td2, 예컨대, 500ns) 동안 제1 논리레벨(예컨대, 로우(또는, “0”) 레벨)을 갖는 래치신호(V_{OUT_L2})를 출력한다. When the second input signal V _{IN_L2} rises in the fourth interval 4, the first output voltage generator 11 may generate a first logic level (eg, low during a predetermined time td2 (eg, 500 ns). Or a latch signal V _{OUT_L2} having a level of " 0 "

제4 구간(interval 4)에서, 제2 스위치(S_H)는 여전히 턴 온 상태이므로 인버터(10)의 출력전압(VOUT)은 여전히 고전위(예컨대, 제3 전압(V_DC)에 머물러 있으며, 제1 다이오드(D1)에는 역전압(예컨대, 제3 전압(V_DC))이 걸릴 수 있다. In the fourth interval (interval 4), since the second switch (S _H ) is still turned on, the output voltage (VOUT) of the inverter 10 is still at a high potential (eg, the third voltage (V _DC ), The first diode D1 may receive a reverse voltage (eg, a third voltage V _DC ).

제5 구간(interval 5)에서, 제1 출력 전압발생부(11)는 상승에지가 발생하고 소정시간이(td2) 흘러 제2 논리레벨(예컨대, 하이(또는, “1”) 레벨)을 갖는 래치신호(V_{OUT_L2})를 출력한다. 이 경우, 제2 스위치(S_H)는 턴 오프될 수 있다. In the fifth interval 5, the first output voltage generator 11 has a second logic level (eg, a high (or “1”) level) after a rising edge occurs and a predetermined time td2 has elapsed. The latch signal V _{OUT_L2} is output. In this case, the second switch S _H may be turned off.

보다 상세하게는, 제5 구간(interval 5)에서 제1 다이오드(D1)에 걸려있던 역전압(예컨대, 제3 전압(V_DC))이 다이오드의 커패시터 특성에 의하여 순간 펌핑되고, 그 결과 제4 노드(N4)의 전압은 잠시 상승할 수 있다. 이때, 제2 출력블록(26)은 상승된 전압(즉, 상승에지)을 검출하게 되고, 제2 스위치(S_H)는 턴 오프된다. More specifically, the reverse voltage (eg, the third voltage V _DC ) applied to the first diode D1 in the fifth interval 5 is instantaneously pumped by the capacitor characteristic of the diode, and as a result, the fourth voltage. The voltage at the node N4 may rise for a while. At this time, the second output block 26 detects the increased voltage (ie, the rising edge), and the second switch S _H is turned off.

이때, 제2 출력 전압발생부(22)는 와치독 블록(43)을 이용하여 소정시간(td3, 예컨대, td1보다 긴 소정시간) 동안에 발생되는 래치신호(V_{OUT_L2})의 하상에지(FL1)를 무시할 수 있다. At this time, the second output voltage generator 22 uses the watchdog block 43 to _apply the lower edge FL1 of the latch signal V _{OUT_L2} generated during a predetermined time td3 (eg, a predetermined time longer than td1). Can be ignored.

이때, 제2 출력 전압발생부(22)는 와치독 블록(43)을 이용하여 소정시간(td3, 예컨대, td1보다 긴 소정시간) 동안에 발생되는 제 2노드의 하강에지(FL1)를 무시할 수 있다.In this case, the second output voltage generator 22 may ignore the falling edge FL1 of the second node generated for a predetermined time td3 (eg, a predetermined time longer than td1) using the watchdog block 43. .

한편, 제2 스위치(S_H)의 턴 오프 후, 제1 스위치(S_L)의 턴 온 될 수 있으며, V_{OUT_L1} 및 V_{OUT_H} 각각이 제1 논리레벨(예컨대, 로우(또는, “0”) 레벨)을 갖게되어 제1 스위치(S_L) 및 제2 스위치(S_H)이 모두 턴 오프되는 데드타임(DEAD TIME) 구간(Deadtime2)은 조절될 수 있다. Meanwhile, after the second switch S _H is turned off, the first switch S _L may be turned on, and each of V _{OUT_L1} and V _{OUT_H} has a first logic level (eg, low (or “0”)). Level) so that the dead time section Deadtime2 at which both the first switch S _L and the second switch S _H are turned off can be adjusted.

도 6은 본 발명의 실시 예에 따른 레벨 쉬프팅 방법의 흐름도이다. 도 1과 도 6을 참조하면, 제1 출력 전압발생부(11)는 제1 입력신호(V_{IN_L1})에 기초하여 제1 전압(V_L) 또는 제2 전압(Gnd)을 제1 출력전압(V_{OUT_L1})으로서 출력한다(S10). 6 is a flowchart illustrating a level shifting method according to an embodiment of the present invention. 1 and 6, the first output voltage generator 11 may _convert the first voltage V _L or the second voltage Gnd based on the first input signal V _{IN_L1} . V _{OUT_L1} ) is output (S10).

제1 출력 전압발생부(11)는 제2 입력신호(V_{IN_L2})가 상승에지를 갖는 경우 제1 구간 동안 제1 논리레벨(예컨대, 로우(또는, “0”) 레벨)을 갖는 제1 상승에지 검출신호(RS1)를 출력할 수 있고, 제2 입력신호(V_{IN_L2})가 하강에지를 갖는 경우 제1 구간 동안 상기 제1 논리레벨(예컨대, 로우(또는, “0”) 레벨)을 갖는 상기 제1 하강에지 검출신호(FS1)를 출력한다(S12). When the second input signal V _{IN_L2} has a rising _edge , the first output voltage generator 11 may have a first rise having a first logic level (eg, a low (or “0”) level) during the first period. The edge detection signal RS1 may be output, and when the second input signal V _{IN_L2} has the falling edge, the edge detection signal RS1 may have the first logic level (eg, a low (or “0”) level) during the first period. The first falling edge detection signal FS1 is output (S12).

제1 출력 전압발생부(11)는 제1 상승에지 검출신호(RS1)와 제1 하강에지 검출신호(FS1)와의 논리연산을 수행하고 논리연산결과를 상기 래치신호(V_{OUT_L2})로서 출력한다(S14). The first output voltage generator 11 performs a logic operation between the first rising edge detection signal RS1 and the first falling edge detection signal FS1 and outputs a logic operation result as the latch signal V _{OUT_L2} ( S14).

제1 출력 전압발생부(23)는 래치신호(V_{OUT_L2})에 기초하여 부트스트랩 커패시터(C_H)에 전하를 충전하고 충전된 전하와 상응하는 전압을 제2 출력전압(V_{OUT_L2}) (V_{OUT_H})으로서 출력한다(S16). First output voltage generating section 23 is the voltage that is based on a latch signal (V _{OUT_L2)} to charge the charge on the bootstrap capacitor (C _H) and corresponds to the electric charge charged second output voltage (V _{OUT_L2)} (V _{OUT_H} (S16).

본 발명은 도면에 도시된 일 실시 예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다. Although the present invention has been described with reference to one embodiment shown in the drawings, this is merely exemplary, and those skilled in the art will understand that various modifications and equivalent other embodiments are possible therefrom. Therefore, the true technical protection scope of the present invention will be defined by the technical spirit of the appended claims.

본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다. BRIEF DESCRIPTION OF THE DRAWINGS In order to better understand the drawings cited in the detailed description of the invention, a brief description of each drawing is provided.

도 1은 본 발명의 실시 예에 따른 레벨 쉬프터의 회로도이다. 1 is a circuit diagram of a level shifter according to an embodiment of the present invention.

도 2는 도 1의 제1 드라이버의 회로도이다. FIG. 2 is a circuit diagram of the first driver of FIG. 1.

도 3은 도 1의 제2 드라이버의 회로도이다. 3 is a circuit diagram of the second driver of FIG. 1.

도 4는 본 발명의 실시 예에 따른 인버터의 회로도이다. 4 is a circuit diagram of an inverter according to an embodiment of the present invention.

도 5는 도 1의 레벨 쉬프터의 동작을 설명하기 위한 타이밍도이다. 5 is a timing diagram for describing an operation of the level shifter of FIG. 1.

도 6은 본 발명의 실시 예에 따른 레벨 쉬프팅 방법의 흐름도이다. 6 is a flowchart illustrating a level shifting method according to an embodiment of the present invention.

Claims

A first output voltage generator configured to output a first voltage or a second voltage as a first output voltage based on the first input signal, and generate a latch signal based on a rising edge or a falling edge of the second input signal; And

And a second output voltage generator configured to charge electric charges based on the latch signal, and output a voltage corresponding to the charged electric charges as a second output voltage.

The method of claim 1, wherein the first output voltage generating unit,

Outputting the first voltage or the second voltage as the first output voltage based on the first input signal, and generating the latch signal based on the rising edge or the falling edge of the second input signal. 1 screwdriver; And

And a first diode switched in response to the latch signal.

The method of claim 2, wherein the first driver,

Detecting the rising edge or the falling edge of the second input signal; A latch signal generator for generating the latch signal having a first logic level during the first period from the rising edge or the falling edge; And

And an output driver for outputting the first voltage or the second voltage as the first output voltage based on the first input signal.

The method of claim 3, wherein the latch signal generation unit,

A first rising edge detector detecting the rising edge of the second input signal and outputting a first rising edge detection signal corresponding to the detection result;

A first falling edge detector configured to detect the falling edge of the second input signal and output a first falling edge detection signal corresponding to the detection result; And

A logic operation unit configured to perform a logic operation on the first rising edge detection signal and the first falling edge detection signal and output a logic operation result as the latch signal,

The rising edge detector,

Outputting the first rising edge detection signal having the first logic level during the first period when the second input signal has the rising edge;

The falling edge detector,

And a level shifter outputting the first falling edge detection signal having the first logic level during the first period when the second input signal has the falling edge.

The method of claim 1, wherein the second output voltage generating unit,

A bootstrap capacitor configured to charge a charge corresponding to the latch signal; And

Transmits the latch signal to the bootstrap capacitor and corresponds to the charge stored in the bootstrap capacitor based on the rising or falling edge of the latch signal based on the latch signal voltage level corresponding to the signal level of the latch signal. And a second driver for outputting a voltage as the second output voltage.

The method of claim 5, wherein the second driver,

A first output block for transmitting the latch signal to the bootstrap capacitor and generating the latch signal voltage level corresponding to the signal level of the latch signal; And

And a second output block outputting a voltage corresponding to the charge charged in the bootstrap capacitor as the second output voltage based on the latch signal voltage level.

7. The voltage output circuit of claim 6, wherein the second output block outputs a voltage corresponding to the charge charged in the bootstrap capacitor during the rising edge of the latch signal from the falling edge of the latch signal as the second output voltage. Shifter.

The method of claim 6, wherein the second output block ignores the rising edge input for the predetermined time from the falling edge of the latch signal and the falling edge input for the predetermined time from the rising edge, and after the predetermined time at the falling edge. And a level shifter outputting a voltage corresponding to the charge charged in the bootstrap capacitor during the rising edge of the latch signal input to the second output voltage.

The method of claim 6, wherein the first output block,

A second diode connected between the first output voltage generator and a first node of the bootstrap capacitor;

A third diode connected between the second node and a common node;

A fourth diode connected between the second node and a third node;

A first resistor connected between the third node and a fourth node;

A second resistor connected between the fourth node and the common node; And

And a capacitor connected between the fourth node and the common node.

The method of claim 6, wherein the second output block,

A second rising edge detector detecting the rising edge of the voltage level of the third node and outputting a second rising edge detection signal corresponding to the detection result;

A second falling edge detector configured to detect the falling edge of the voltage level of the third node and output a second falling edge detection signal corresponding to the detection result;

A filter unit configured to perform a logic operation on the second rising edge detection signal and the second falling edge detection signal, and to filter and output a logical operation result for a predetermined time;

A third logic operation unit configured to perform logic operation on the second rising edge detection signal and the output signal of the filter unit;

A fourth logic operation unit configured to perform a logic operation on the second falling edge detection signal and an output signal of the filter unit;

A latch for latching an output signal of the fourth logic operation unit based on the output signal of the third logic operation unit; And

And at least one inverter for sequentially inverting the output signal of the latch.

The method of claim 10, wherein the filter unit,

A fourth logic calculator configured to perform a logic operation on the second rising edge detection signal and the second falling edge detection signal and output a logic operation result; And

And a watchdog block configured to filter and output the output signal of the fourth logic operation unit.

Outputs a first voltage or a second voltage as a first output voltage based on the first input signal, generates a latch signal based on the rising edge or the falling edge of the second input signal, and generates charge based on the generated latch signal; A level shifter that charges and outputs a voltage corresponding to the charged charge as a second output voltage; And

And an output unit configured to output a third voltage or the second voltage as an inverting signal based on the level of the first output voltage or the second output voltage output from the level shifter.

The method of claim 12, wherein the level shifter,

Outputting the first voltage or the second voltage as the first output voltage based on the first input signal, and generating the latch signal based on the rising edge or the falling edge of the second input signal. 1 output voltage generator; And

And a second output voltage generator configured to charge a charge based on the latch signal and output a voltage corresponding to the charged charge as a second output voltage.

The method of claim 13, wherein the first output voltage generating unit,

And a first diode switched in response to the latch signal.

The method of claim 12, wherein the second output voltage generating unit,

Transmits the latch signal to the bootstrap capacitor and corresponds to the charge stored in the bootstrap capacitor based on the rising or falling edge of the latch signal based on a latch signal voltage level corresponding to the signal level of the latch signal. And an output unit for outputting a voltage as the second output voltage.

Outputting a first voltage or a second voltage as a first output voltage based on the first input signal, and generating a latch signal based on a rising edge or a falling edge of the second input signal; And

Charging a charge based on the latch signal and outputting a voltage corresponding to the charged charge as a second output voltage.