KR20100093357A - Wafer level chip scale package - Google Patents
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Abstract
Description
본 발명은 웨이퍼 레벨 칩스케일 패키지에 관한 것으로, 보다 자세하게는 솔더 접합 부분에서의 스트레스를 감소시킬 수 있도록 구조가 개선된 웨이퍼 레벨 칩 스케일 패키지에 관한 것이다.TECHNICAL FIELD The present invention relates to a wafer level chip scale package, and more particularly, to a wafer level chip scale package having an improved structure to reduce stress at a solder joint.
전자 제품은 끊임없이 경박단소화 및 고속화 요구에 직면하고 있다. 이러한 요구에 부응하기 위하여 반도체 칩 패키지 또한 소형화 및 경량화되고 있다.Electronic products are constantly faced with the demand for lighter and shorter and faster products. In order to meet these demands, semiconductor chip packages have also been miniaturized and lightweight.
이와 같은 추세에 따라 개발된 패키지의 한 형태가 웨이퍼 레벨 칩 스케일 패키지(Wafer Level Chip Scale Package; WLCSP)이다.One type of package developed according to this trend is a wafer level chip scale package (WLCSP).
웨이퍼 레벨 칩 스케일 패키지는 기존의 플라스틱 패키지를 대체하기 위하여 근래에 소개된 패키지 기술로서, 이에 대한 관심과 연구개발이 갈수록 증가하는 추세에 있다.Wafer level chip scale package is a package technology recently introduced to replace a conventional plastic package, and interest and research and development thereof are increasing.
일반적인 웨이퍼 레벨 칩 스케일 패키지는 외부로 노출된 재배선의 볼 랜드(ball land) 위에 솔더 볼(solder ball)이 형성된 구조로, 반도체 칩의 전극패드와 외부 접속 단자인 솔더 볼 사이의 전기적 연결이 재배선을 통하여 이루어진다.A typical wafer level chip scale package is a structure in which solder balls are formed on a ball land of an externally exposed redistribution, and electrical connections between the electrode pads of the semiconductor chip and the solder balls, which are external connection terminals, are rewired. It is through.
이와 같은 구조의 웨이퍼 레벨 칩 스케일 패키지는 패키지 제조 과정을 웨이 퍼 상태에서 일괄적으로 진행할 수 있고 칩 크기의 패키지를 구현할 수 있다는 장점이 있으나, 반도체 칩이 실장되는 기판을 포함하는 일반적인 볼 그리드 어레이(Ball Grid Array) 패키지와 달리 반도체 칩과 솔더 볼 사이에 기판이 존재하지 않기 때문에 주기판 또는 모듈 기판에 실장된 상태에서 열팽창계수(CTE; Coefficient of Thermal Expansion) 차이에 의한 스트레스(stress)로 인하여 솔더 조인트 크랙(crack)이 발생하는 등 솔더 접합 신뢰성(solder joint Reliability)이 취약하다는 문제점이 있다.The wafer-level chip scale package having such a structure has the advantage that the package manufacturing process can be performed in a wafer state and a chip size package can be implemented, but a general ball grid array including a substrate on which semiconductor chips are mounted ( Unlike a ball grid array package, there is no substrate between the semiconductor chip and the solder ball, so the solder joint is caused by stress due to the difference in coefficient of thermal expansion (CTE) in the state of being mounted on the main board or the module substrate. There is a problem in that solder joint reliability is weak, such as cracks.
따라서, 본 발명은 솔더 접합 신뢰성을 보다 향상시킬 수 있는 웨이퍼 레벨 칩 스케일 패키지를 제공하는 것을 목적으로 한다.Accordingly, an object of the present invention is to provide a wafer level chip scale package which can further improve solder joint reliability.
본 발명은 전극패드를 포함하는 반도체 칩; 상기 반도체 칩의 상부면에 형성되고, 상기 전극패드를 노출시키는 제1절연층; 상기 노출된 전극패드 및 상기 제1절연층 상에 형성되는 제 1 시드 금속층; 상기 제 1 시드 금속층 상에 형성되고, 볼 랜드 예정영역에 제1홀을 구비하는 제 1 재배선; 상기 제 1 재배선 및 상기 제1절연층 상에 형성되고, 상기 제 1 재배선을 노출시켜 상기 볼 랜드 예정영역에 볼 랜드 영역을 형성하는 제2절연층; 및 상기 볼 랜드 영역 상에 형성되는 솔더볼을 포함하며, 상기 제 1 시드 금속층은 상기 제 1 재배선의 제1홀과 연결되는 제 1 개방영역을 포함하는 것을 특징으로 하는 웨이퍼 레벨 칩 스케일 패키지를 제공한다.The present invention provides a semiconductor chip including an electrode pad; A first insulating layer formed on an upper surface of the semiconductor chip and exposing the electrode pads; A first seed metal layer formed on the exposed electrode pads and the first insulating layer; A first redistribution line formed on the first seed metal layer and having a first hole in a predetermined ball land region; A second insulating layer formed on the first redistribution line and the first insulating layer and exposing the first redistribution line to form a ball land region in the ball land predetermined region; And a solder ball formed on the ball land area, wherein the first seed metal layer includes a first open area connected to the first hole of the first redistribution line. .
또한, 본 발명은 상기 제 1 시드 금속층의 제 1 개방영역은 에어 쿠션 역할을 하는 에어 갭인 것을 특징으로 하는 웨이퍼 레벨 칩 스케일 패키지를 제공한다.In another aspect, the present invention provides a wafer level chip scale package, characterized in that the first open region of the first seed metal layer is an air gap serving as an air cushion.
또한, 본 발명은 상기 제 1 재배선 상에 형성된 도금층을 더 포함하며, 상기 도금층은 상기 제 1 재배선에 형성된 제1홀과 대응되는 영역에 홀을 구비하는 것을 특징으로 하는 웨이퍼 레벨 칩 스케일 패키지를 제공한다.In addition, the present invention further comprises a plating layer formed on the first redistribution, wherein the plating layer has a wafer level chip scale package, characterized in that the hole is provided in a region corresponding to the first hole formed in the first redistribution. To provide.
또한, 본 발명은 상기 제 1 재배선 상에 형성된 제 2 시드 금속층 및 상기 제 2 시드 금속층 상에 형성된 제 2 재배선을 더 포함하는 것을 특징으로 하는 웨 이퍼 레벨 칩 스케일 패키지를 제공한다.The present invention also provides a wafer level chip scale package, further comprising a second seed metal layer formed on the first redistribution layer and a second redistribution formed on the second seed metal layer.
또한, 본 발명은 제 2 시드 금속층은 제 2 개방영역을 포함하고, 상기 제 2 재배선은 제2홀을 포함하는 것을 특징으로 하는 웨이퍼 레벨 칩 스케일 패키지를 제공한다.In another aspect, the present invention provides a wafer level chip scale package, characterized in that the second seed metal layer includes a second open region, and the second redistribution includes a second hole.
또한, 본 발명은 전극패드를 포함하는 반도체 칩; 상기 반도체 칩의 상부면에 형성되고, 상기 전극패드를 노출시키는 제1절연층; 상기 노출된 전극패드 및 상기 제1절연층 상에 형성되는 시드 금속층; 상기 시드 금속층 상에 형성되고, 볼 랜드 예정영역을 포함하는 재배선; 상기 재배선 및 상기 제1절연층 상에 형성되는 제2절연층; 및 상기 볼 랜드 영역 상에 형성되는 솔더볼을 포함하며, 상기 제2절연층은 상기 재배선을 노출시켜 상기 볼 랜드 예정영역에 볼 랜드 영역을 형성하는 제1개구부 및 상기 재배선의 하부에 형성된 시드 금속층을 일부를 노출시키는 제2개구부를 포함하는 것을 특징으로 하는 웨이퍼 레벨 칩 스케일 패키지를 제공한다.In addition, the present invention is a semiconductor chip including an electrode pad; A first insulating layer formed on an upper surface of the semiconductor chip and exposing the electrode pads; A seed metal layer formed on the exposed electrode pads and the first insulating layer; A redistribution line formed on the seed metal layer and including a ball land predetermined region; A second insulating layer formed on the redistribution line and the first insulating layer; And a solder ball formed on the ball land region, wherein the second insulating layer exposes the redistribution line to form a ball land region in the ball land predetermined region and a seed metal layer formed under the redistribution line. It provides a wafer-level chip scale package comprising a second opening for exposing a portion.
또한, 본 발명은 상기 일부 노출된 시드 금속층은 상기 볼 랜드 예정영역의 외측에 위치하는 것을 특징으로 하는 웨이퍼 레벨 칩 스케일 패키지를 제공한다.The present invention also provides a wafer level chip scale package, wherein the partially exposed seed metal layer is positioned outside the ball land predetermined region.
또한, 본 발명은 상기 제2절연층은 상기 볼 랜드 예정영역의 일부 가장자리를 노출시키는 제3개구부를 더 포함하는 것을 특징으로 하는 웨이퍼 레벨 칩 스케일 패키지를 제공한다.The present invention also provides a wafer level chip scale package, wherein the second insulating layer further includes a third opening exposing a portion edge of the ball land predetermined region.
따라서, 본 발명은 에어 갭을 포함하는 구성에 의해 솔더 접합 부분에서의 스트레스가 완화될 수 있어 물리적 충격이나 열팽창 계수 차이 등으로 인한 크랙 발생을 방지하여 솔더 접합 신뢰성을 향상시킬 수 있는 웨이퍼 레벨 칩 스케일 패키지를 제공할 수 있는 효과가 있다.Therefore, in the present invention, the stress at the solder joint may be alleviated by the configuration including the air gap so that crack generation due to physical shock or thermal expansion coefficient difference may be prevented, thereby improving solder joint reliability. This has the effect of providing a package.
첨부한 도면들을 참조하여 본 발명의 실시 예들을 상세히 설명하기로 한다. 그러나 본 발명은 여기서 설명되는 실시 예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시 예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장된 것이다. 또한, 층이 다른 층 또는 기판 "상"에 있다고 언급되는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 층이 개재될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 의미한다.Embodiments of the present invention will be described in detail with reference to the accompanying drawings. However, the present invention is not limited to the embodiments described herein and may be embodied in other forms. Rather, the embodiments introduced herein are provided so that the disclosure may be made thorough and complete, and to fully convey the spirit of the present invention to those skilled in the art. In the drawings, the thicknesses of layers and regions are exaggerated for clarity. In addition, where a layer is said to be "on" another layer or substrate, it may be formed directly on the other layer or substrate, or a third layer may be interposed therebetween. Portions denoted by like reference numerals denote like elements throughout the specification.
도 1은 본 발명의 제1실시예에 따른 웨이퍼 레벨 칩 스케일 패키지를 나타내는 단면도이다.1 is a cross-sectional view illustrating a wafer level chip scale package according to a first embodiment of the present invention.
도 1을 참조하면, 본 발명의 제1실시예에 따른 웨이퍼 레벨 칩 스케일 패키지(10)는 통상의 웨이퍼 제조 공정을 통하여 형성된 다수의 전극패드(12)와 패시베이션층(13)이 형성된 반도체 칩(11)을 포함한다.Referring to FIG. 1, a wafer level
상기 패시베이션층(13)은 반도체 칩(11)의 내부에 형성된 집적회로를 보호하 기 위하여 전극패드(12)를 제외한 반도체 칩 상부면 전체를 덮는다.The
상기 패시베이션층(13) 상에는 제1절연층(15)이 형성되어 있다.The first
상기 제1절연층(15)은 전기적인 절연 기능과 함께 열 응력을 완화시키는 완충 역할을 하는 것으로, 예를 들어, 예컨대, 감광성 폴리이미드(PSPI; Photosensitive Polyimide), 벤조사이클로부텐(benzo-cyclo-butene; BCB) 또는 에폭시(epoxy)와 같은 폴리머(polymer) 물질로 형성될 수 있다.The first
제1절연층(15)의 표면과 전극패드(12) 상에는 시드 금속층(17)이 형성되어 있고, 그 시드 금속층(17) 상에는 재배선(23)이 형성되어 있다.The
상기 시드 금속층(17)은 복수 개의 층으로 이루어질 수 있으며, 제1절연층(15) 상에 재배선을 형성할 수 있도록 접착층, 확산 방지층, 도금 전극 등의 역할을 담당한다. 이때, 상기 시드 금속층(17)은 티타늄(Ti)/구리(Cu), 크롬(Cr)/구리(Cu), 크롬(Cr)/니켈(Ni), 크롬(Cr)/바나듐(V), 티타늄(Ti)/구리(Cu)/니켈(Ni), 크롬(Cr)/니켈(Ni)/금(Au) 등의 합금이 사용될 수 있다.The
또한, 재배선(23)은 전기전도성이 우수한 물질로 형성되며, 구리를 포함하는 금속막, 예를 들어, 구리(Cu) 또는 구리(Cu)/티타늄(Ti)로 형성될수 있다.In addition, the
이때, 상기 재배선은 전극패드와 연결되는 소정의 패턴으로 형성되며, 솔더 볼(29)이 부착되는 볼 랜드(ball land:) 예정 영역(B)에 소정 폭으로 재배선(23)을 관통하는 홀(23a)을 갖는다.In this case, the redistribution lines are formed in a predetermined pattern connected to the electrode pads, and penetrate the
상기 재배선(23)의 홀(23a)은 원형이나 사각형 또는 격자 형상 등으로 형성될 수 있으며, 이는 재배선 형성 과정에서 사용되는 마스크 패턴(mask pattern) 내 에 원형이나 사각형 또는 격자 형상의 영역을 마련함으로써 형성될 수 있다.The
또한, 상기 시드 금속층(17)은 재배선(23)의 홀(23a)과 연결되는 시드 금속층의 개방영역(17a)이 시드 금속층(17)을 관통하여 형성되어 있다. 이때, 상기 시드 금속층의 개방 영역(17a)은 후술되는 에어 갭의 역할을 하게 된다.In addition, the
계속해서, 제1절연층(15) 상에는 재배선(23)을 덮는 제2절연층(25)이 형성되어 있다. 이때, 상기 제2절연층(25)은 상기 재배선의 일부를 노출시켜 상기 볼 랜드 예정영역(B)에 볼 랜드 영역(A)를 형성하게 된다.Subsequently, a second insulating
상기 제2절연층(25)은 제1절연층(15)과 마찬가지로 각종 폴리머 물질로 형성될 수 있으며, 또한, 상술한 바와 같이, 재배선(23)의 일부분, 구체적으로는 볼 랜드 예정영역(B)이 제2절연층(25)으로부터 노출되어 솔더 볼(29)이 부착되는 볼 랜드 영역(A)으로 제공된다.Like the first
상술한 바와 같이, 상기 시드 금속층은 개방 영역(17a)을 가지며, 상기 개방 영역은 볼 랜드 상에 에어 쿠션 역할을 하는 에어 갭에 해당한다.As described above, the seed metal layer has an
즉, 상기 에어 갭이 열팽창계수 차이나 물리적인 충격 등에 대한 에어 쿠션 역할을 하여 스트레스를 완화시키며, 또한, 공기가 유전율이 낮기 때문에 패드 정전용량을 감소시키고 신호전달속도를 향상시키는 역할도 한다.That is, the air gap acts as an air cushion for thermal expansion coefficient difference or physical impact, and thus alleviates stress. In addition, air gap has a low dielectric constant, thereby reducing pad capacitance and improving signal transmission speed.
도 2a 내지 도 2f는 본 발명의 제1실시예에 따른 웨이퍼 레벨 칩 스케일 패키지를 제조하는 방법을 설명하기 위한 단면도이다.2A to 2F are cross-sectional views illustrating a method of manufacturing a wafer level chip scale package according to a first embodiment of the present invention.
먼저 도 2a를 참조하면, 반도체 칩(11) 상에 전극패드(12)가 노출되도록 하 여 제1절연층(15)을 형성한다. 이때, 상기 반도체 칩(11)은 상부면에 전극패드(12)와 그 전극패드(12)를 개방시키도록 덮여져 있는 패시베이션층(13)을 포함한다.First, referring to FIG. 2A, the first
상기 제1절연층(15)은 반도체 칩(11)의 전면에 예컨대 스핀 코팅(spin coating)법으로 형성할 수 있으며, 포토(photo) 공정을 진행하여 전극 패드(12)를 노출시킬 수 있다.The first insulating
다음으로 도 2b를 참조하면, 제1절연층(15) 상에 전극패드(12)와 연결되는 시드 금속층(17)을 형성한다.Next, referring to FIG. 2B, a
상기 시드 금속층(17)의 형성에는 증착 방법, 스퍼터링(sputtering)이 사용될 수 있으며, 상기 시드 금속층(17)은 전술한 바와 같이 다양한 금속의 합금으로 이루어진 복수 개의 층으로 형성할 수 있다.A deposition method and sputtering may be used to form the
다음으로, 도 2c를 참조하면, 시드 금속층(17)의 형성이 완료되면, 시드 금속층(17) 상에 소정 패턴의 감광막(photoresist layer; 21)을 형성한다.Next, referring to FIG. 2C, when the
상기 감광막(21)은 감광 물질을 전면에 도포한 후 노광 및 현상하여 형성하며, 재배선이 형성될 시드 금속층(17)을 외부로 노출시키는 개구부를 포함한다. 상기 개구부에는 볼 랜드 예정영역(도 1의 B)을 형성하기 위한 개구부(21c)가 포함되어 있다.The photoresist film 21 is formed by applying a photosensitive material to the entire surface, and then exposing and developing the photoresist, and includes an opening that exposes the
또한, 상기 감광막(21)은 시드 금속층(17)을 외부로 노출시키지 않는 제 1 미개구부(21a) 및 제 2 미개구부(21b)를 포함하며, 이때, 상기 제 2 미개구부(21b)는 이후 형성될 재배선의 전체적인 형상을 결정지으며, 특히 상기 제 1 미개구부(21a)는 후술하는 공정에 의하여 재배선의 볼 랜드 예정영역에 홀을 형성하기 위 하여 시드 금속층을 외부로 노출시키지 않고 있다.In addition, the photoresist layer 21 may include a first
다음으로, 도 2d를 참조하면, 감광막(21)에 의하여 노출된 시드 금속층(17) 상에 재배선(23)을 형성한다.Next, referring to FIG. 2D, the
상기 재배선(23)은 시드 금속층(17)을 도금 전극으로 이용하여 전해도금(electroplating)을 진행함으로써 형성될 수 있다.The
이때, 상기 재배선(23)은 상술한 바와 같이, 감광막의 제 1 미개구부(21a)로 인하여, 상기 제 1 미개구부(21a)와 대응하는 영역에는 재배선이 형성되지 않으므로, 재배선(23)의 볼 랜드 예정영역(도 1의 B)에 홀(23a)을 구비할 수 있다.At this time, since the
또한, 재배선(23)의 형성 후에 감광막(21)은 제거되어 도 2d와 같은 상태가 된다. In addition, after the
이때, 상기 홀(23a)의 형상은 상기 감광막의 제 1 미개구부(21a)의 형상에 따라 원형 또는 다각형의 형상으로 이루어질 수 있으며, 또한, 상기 홀(23a)의 개수는 상기 감광막의 제 1 미개구부(21a)의 개수에 따라 1 또는 다수개가 형성될 수 있으며, 본 발명에서 상기 홀의 형상 및 개수를 한정하는 것은 아니다.In this case, the
계속해서 도 2e를 참조하면, 홀(23a)을 구비하는 재배선(23)을 형성한 후에, 상기 재배선(23)을 마스크로 이용하여 외부로 노출된 시드 금속층(17)을 식각한다.2E, after the
즉, 일반적인 식각공정에 의하여, 상기 재배선을 마스크로 하여, 예를 들어, 이방성 식각을 진행함으로써, 외부로 노출된 시드 금속층(17)을 식각한다.That is, by the general etching process, the
이때, 상술한 바와 같이, 상기 재배선은 볼 랜드(ball land) 예정 영역(도 1의 B)에 소정 폭으로 재배선(23)을 관통하는 홀(23a)을 구비하는데, 상기 홀(23a) 을 통하여, 상기 시드 금속층을 식각하는 공정에서 식각액이 시드 금속층 상으로 유입되게 된다.In this case, as described above, the redistribution line includes a
따라서, 상기 시드 금속층(17)은 재배선(23)의 홀(23a)과 연결되는 시드 금속층의 개방영역(17a)이 시드 금속층(17)을 관통하여 형성되게 되고, 이때, 상기 시드 금속층의 개방 영역(17a)은 에어 갭의 역할을 하게 된다.Accordingly, in the
다음으로, 도 2f를 참조하면, 시드 금속층(17)의 식각이 완료되면 재배선(23)을 덮으며, 재배선(23)의 볼 랜드 예정영역(도 1의 B)을 노출시키는 영역(도 1의 A에 대응)을 포함하는 제2절연층(25)을 제1절연층(15) 상에 형성한다.Next, referring to FIG. 2F, when etching of the
즉, 제2절연층에 볼 랜드 예정영역을 노출시키는 영역을 형성하여 볼랜드 영역(도 1의 A)을 한정한다. In other words, the ballland region (A in FIG. 1) is defined by forming a region exposing the ballland predetermined region in the second insulating layer.
상기 제2절연층(25)를 형성하는 것은 절연 물질을 도포하여 절연층을 형성하는 단계, 그 절연층을 베이킹(bake)시키는 단계, 볼 랜드 예정영역(도 1의 B)을 노출시키는 절연층 패터닝 단계 및 절연층을 경화시키는 단계로 이루어질 수 있다.The second insulating
이때, 상술한 바와 같이, 홀(23a)을 구비하는 재배선(23)을 형성한 후에, 상기 재배선(23)을 마스크로 이용하여 외부로 노출된 시드 금속층(17)을 식각하는 공정에서, 재배선(23)을 관통하는 홀(23a)을 통하여 식각액이 시드 금속층 상으로 유입됨으로써, 시드 금속층상에 개방영역(17a)을 형성할 수 있는데, 이와는 달리, 시드 금속층 상에 개방영역(17a)을 형성하는 것은 상술한 바와 같은 재배선(23)의 볼 랜드 예정영역(도 1의 B)을 노출시키는 제2절연층(25)을 형성한 후에 별도의 식각 공정에 의하여 형성할 수 있다.At this time, as described above, in the process of etching the
또한, 시드 금속층 상에 개방영역(17a)을 형성하는 것은 재배선(23)을 마스크로 이용하여 외부로 노출된 시드 금속층(17)을 식각하는 공정에서 1차적으로 형성한 후, 재배선(23)의 볼 랜드 예정영역(도 1의 B)를 노출시키는 제2절연층(25)을 형성한 후에 추가적인 식각 공정에 의하여 2차적으로 형성할 수 있다.In addition, the forming of the
이때, 본 발명의 제1실시예에 따른 웨이퍼 레벨 칩 스케일 패키지는 볼 랜드 예정영역(도 1의 B)이 제2절연층(25)의 볼 랜드 예정영역을 노출시키는 영역(도 1의 A) 보다 넓게 형성되어 있고, 즉, 볼 랜드 예정영역(도 1의 B)의 가장자리 영역이 제2절연층에 의해 도포되어, 볼 랜드 영역이 제2절연층에 의하여 한정되어 있으므로, SMD(solder mask defined type : 솔더 마스크 한정형)에 해당함을 알 수 있다.In this case, in the wafer level chip scale package according to the first embodiment of the present invention, the ball land predetermined region (B of FIG. 1) exposes the ball land predetermined region of the second insulating layer 25 (A of FIG. 1). It is formed wider, that is, the edge region of the ball land predetermined region (B of FIG. 1) is applied by the second insulating layer, and the ball land region is defined by the second insulating layer, so that solder mask defined type: solder mask limited type).
도 3a는 본 발명의 제1실시예에 따른 웨이퍼 레벨 칩 스케일 패키지의 제1변형예 및 도 3b는 본 발명의 제1실시예에 따른 웨이퍼 레벨 칩 스케일 패키지의 제2변형예이다.3A is a first modified example of the wafer level chip scale package according to the first embodiment of the present invention, and FIG. 3B is a second modified example of the wafer level chip scale package according to the first embodiment of the present invention.
상기 제1변형예 및 제2변형예는 후술하는 것을 제외하고는 본 발명의 제1실시예에 따른 웨이퍼 레벨 칩 스케일 패키지와 동일할 수 있다.The first modification and the second modification may be the same as the wafer level chip scale package according to the first embodiment of the present invention except as described below.
먼저 도 3a를 참조하면, 본 발명의 제1실시예에 따른 웨이퍼 레벨 칩 스케일 패키지의 제1변형예는 재배선(23) 상에 도금층(24)이 형성되어 있다.Referring first to FIG. 3A, in the first modified example of the wafer level chip scale package according to the first embodiment of the present invention, the plating layer 24 is formed on the
상기 도금층은 금(Au)을 사용하여 형성할 수 있으며, 이때, 상기 도금층은 재배선(23)에 형성된 홀(23a)과 대응되는 영역에 동일한 크기 및 형상의 홀(24a)을 포함하고 있다.The plating layer may be formed using gold (Au), wherein the plating layer includes
상기 도금층(24)는 재배선을 마스크로 하여 시드 금속층을 식각하는 공정에서 재배선이 식각되는 것을 방지하는 식각저지층으로 작용할 수 있으며, 상술한 바와 같은, 재배선을 관통하는 홀을 통하여 시드 금속층을 식각하는 공정에서 식각액이 시드 금속층 상으로 유입되는 공정에서, 도금층(24)에 형성된 홀(24a)을 구비함으로써, 도금층(24)에 형성된 홀(24a) 및 재배선(23)을 관통하는 홀(23a)을 통하여 식각액이 시드 금속층 상에 유입되어 시드 금속층의 개방영역(17a)이 도금층(24)의 홀(24a) 및 재배선(23)의 홀(23a)과 연결되어 형성될 수 있다.The plating layer 24 may act as an etch stop layer to prevent the redistribution of the redistribution in the process of etching the seed metal layer using the redistribution as a mask, as described above, the seed metal layer through the hole through the redistribution In the process of etching the etching solution flows into the seed metal layer, by having a
다음으로 도 3b를 참조하면, 본 발명의 제1실시예에 따른 웨이퍼 레벨 칩 스케일 패키지의 제2변형예는 제 1 시드 금속층(17) 상에 제 1 재배선(23)이 형성되어 있고, 상기 제 1 재배선 상에는 제 2 시드 금속층(17')이 형성되어 있으며, 상기 제 2 시드 금속층(17') 상에는 제 2 재배선(24')이 형성되어 있다.Next, referring to FIG. 3B, in the second modified example of the wafer level chip scale package according to the first embodiment of the present invention, a
이때, 제 1 시드 금속층(17)은 제 1 개방영역(17a)을 포함하고 있고, 제 1 재배선(23)은 제1홀(23a)을 포함하고 있으며, 제 2 시드 금속층(17')은 제 2 개방영역(17a')을 포함하고 있고, 제 2 재배선(23')은 제2홀(23a')을 포함하고 있다.In this case, the first
즉, 제2변형예는 본 발명의 제1실시예와는 달리, 시드 금속층 및 재배선층이 복수로 적층된 구조에 해당하며, 따라서, 적층된 제 1 시드 금속층(17)의 제 1 개방영역(17a) 및 제 2 시드 금속층(17')의 제 2 개방영역(17a')이 에어 쿠션 역할을 하는 에어 갭에 해당한다.That is, unlike the first embodiment of the present invention, the second modification corresponds to a structure in which the seed metal layer and the redistribution layer are stacked in plurality, and thus, the first open region (1) of the stacked first
도 4a는 본 발명의 제2실시예에 따른 웨이퍼 레벨 칩 스케일 패키지의 볼 랜드 영역을 나타내는 평면도이고, 도 4b는 본 발명의 제2실시예에 따른 웨이퍼 레벨 칩 스케일 패키지의 단면도이다.4A is a plan view illustrating a ball land region of a wafer level chip scale package according to a second embodiment of the present invention, and FIG. 4B is a cross-sectional view of a wafer level chip scale package according to a second embodiment of the present invention.
본 발명의 제2실시예에 따른 웨이퍼 레벨 칩 스케일 패키지는 후술하는 것을 제외하고는 본 발명의 제1실시예에 따른 웨이퍼 레벨 칩 스케일 패키지와 동일할 수 있다.The wafer level chip scale package according to the second embodiment of the present invention may be the same as the wafer level chip scale package according to the first embodiment of the present invention except as described below.
먼저, 도 4b를 참조하면, 본 발명의 제2실시예에 따른 웨이퍼 레벨 칩 스케일 패키지는 제1실시예와는 달리 식각액이 시드 금속층 상에 유입되어 시드 금속층의 개방영역(17a)을 형성하기 위한 홀이 재배선(23)에 형성되어 있지 않다.First, referring to FIG. 4B, in the wafer level chip scale package according to the second embodiment of the present invention, an etchant is introduced into the seed metal layer to form the
즉, 제1실시예의 경우, 재배선(23)에 홀(23a)이 형성되고, 상기 홀을 통하여 식각액이 시드 금속층 상에 유입되어 시드 금속층의 개방영역(17a)을 형성하였으나, 제2실시예의 경우 재배선에 홀이 형성되어 있지 않다.That is, in the case of the first embodiment, a
또한, 도 4a를 참조하면, 본 발명의 제2실시예에서의 제2절연층(25)은 제1실시예와는 달리 제1개구부(25a), 제3개구부(25b) 및 제2개구부(25c)를 포함하여 이루어져 있다.Referring to FIG. 4A, unlike the first embodiment, the second insulating
즉, 제1실시예의 경우, 제2절연층(25)은 제2실시예의 제1개구부(25a)에 해당하는 영역만이 형성되어 볼 랜드 예정영역을 노출시켜 볼 랜드 영역을 형성하였으나, 제2실시예의 경우 제3개구부(25b) 및 제2개구부(25c)를 더 포함하여 이루어져 있다.That is, in the case of the first embodiment, only the region corresponding to the
이때, 상기 제3개구부(25b)는 볼 랜드 예정영역의 일부 가장자리를 노출시키 고 있으며, 상기 제2개구부(25c)는 재배선의 하부에 형성된 시드 금속층을 일부 노출시키고 있다.In this case, the
한편, 제2개구부(25c)가 시드금속층의 일부를 노출시킬 수 있는 것은 도 4a의 대략 점선으로 도시된 영역이 재배선에 해당하여, 즉, 제2개구부(25c)와 대응되는 영역에는 재배선이 형성되어 있지 않은 영역이기 때문으로, 제2개구부는 볼 랜드 예정영역(도 4a의 B)의 외측에 위치하는 시드 금속층의 일부를 노출시키게 된다.On the other hand, the
따라서, 본 발명의 제2실시예에 따른 웨이퍼 레벨 칩 스케일 패키지는 시드 금속층의 일부를 노출시키는 제2개구부(25c)를 포함하도록 제2절연층(25)이 형성되어 있으며, 상기 제2개구부(25c)를 통하여 식각액이 시드 금속층 상으로 유입됨으로써, 시드 금속층상에 개방영역(17a)을 형성할 수 있다.Accordingly, in the wafer level chip scale package according to the second embodiment of the present invention, the second insulating
이때, 본 발명의 제2실시예에서는 제1실시예와는 달리 제2절연층(25)을 형성한 후에 별도의 식각 공정에 의하여 시드 금속층에 개방영역(17a)을 형성한다.At this time, in the second embodiment of the present invention, unlike the first embodiment, after forming the second insulating
즉, 제1실시예에서는 재배선(23)에 홀(23a)이 형성되어 있으므로, 홀(23a)을 구비하는 재배선(23)을 형성한 후에, 상기 재배선(23)을 마스크로 이용하여 외부로 노출된 시드 금속층(17)을 식각하는 공정에서, 동시에 시드 금속층에 개방영역을 형성할 수 있었으나, 제 2 실시예의 경우, 시드 금속층상에 개방영역(17a)을 형성하는 것은 제2절연층(25)에 형성된 제2개구부(25c)를 통하여 식각액이 시드 금속층 상으로 유입됨으로써 형성되는 것이므로, 상기 재배선(23)을 마스크로 이용하여 외부로 노출된 시드 금속층(17)을 식각하는 공정과는 별도의 식각공정에 의하여 개방 영역(17a)을 형성하게 되는 것이다.That is, in the first embodiment, since the
이때, 본 발명의 제2실시예에 따른 웨이퍼 레벨 칩 스케일 패키지는 전체적으로 볼 랜드 예정영역(도 4a의 B)이 제2절연층(25)의 볼 랜드 예정영역을 노출시키는 영역(도 4a 의 A) 보다 넓게 형성되어 있으나, 하지만 상술한 바와 같이, 제2절연층(25)의 제3개구부(25b)는 볼 랜드 예정영역의 일부 가장자리를 노출시키고 있으므로, 즉, 볼 랜드 예정영역(도 4a의 B)의 일부 가장자리에 제2절연층이 도포되지 않아, 볼 랜드 영역이 제2절연층에 의하여 한정되지 않는 영역이 포함되어 있으므로, SMD(solder mask defined type : 솔더 마스크 한정형)구조에 NSMD(non-solder mask defined type : 솔더 마스크 비한정형)을 일부 결합한 구조임을 알 수 있다.At this time, in the wafer level chip scale package according to the second embodiment of the present invention, the ball land predetermined region (B of FIG. 4A) exposes the ball land predetermined region of the second insulating
본 발명은 이상에서 살펴본 바와 같이 바람직한 실시예를 들어 도시하고 설명하였으나, 상기한 실시 예에 한정되지 아니하며 본 발명의 정신을 벗어나지 않는 범위 내에서 당해 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 다양한 변경과 수정이 가능할 것이다.The present invention has been shown and described with reference to the preferred embodiments as described above, but is not limited to the above embodiments and those skilled in the art without departing from the spirit of the present invention. Various changes and modifications will be possible.
도 1은 본 발명의 제1실시예에 따른 웨이퍼 레벨 칩 스케일 패키지를 나타내는 단면도,1 is a cross-sectional view showing a wafer level chip scale package according to a first embodiment of the present invention;
도 2a 내지 도 2f는 본 발명의 제1실시예에 따른 웨이퍼 레벨 칩 스케일 패키지를 제조하는 방법을 설명하기 위한 단면도,2A to 2F are cross-sectional views illustrating a method of manufacturing a wafer level chip scale package according to a first embodiment of the present invention;
도 3a는 본 발명의 제1실시예에 따른 웨이퍼 레벨 칩 스케일 패키지의 제1변형예,3A illustrates a first variation of a wafer level chip scale package according to a first embodiment of the present invention;
도 3b는 본 발명의 제1실시예에 따른 웨이퍼 레벨 칩 스케일 패키지의 제2변형예,3B is a second variation of a wafer level chip scale package according to the first embodiment of the present invention;
도 4a는 본 발명의 제2실시예에 따른 웨이퍼 레벨 칩 스케일 패키지의 볼 랜드 영역을 나타내는 평면도,4A is a plan view showing a ball land region of a wafer level chip scale package according to a second embodiment of the present invention;
도 4b는 본 발명의 제2실시예에 따른 웨이퍼 레벨 칩 스케일 패키지의 단면도이다.4B is a cross-sectional view of a wafer level chip scale package according to a second embodiment of the present invention.
<도면 주요부호에 대한 부호의 설명><Description of Symbols for Major Symbols in Drawings>
11 : 반도체 칩 12 : 전극패드11
15 : 제1절연층 17 : 시드 금속층15: first insulating layer 17: seed metal layer
23 : 재배선 23a, 23a' : 홀23:
17a, 17a' : 개방 영역 25 :제2절연층17a, 17a ': open area 25: second insulating layer
24 : 도금층24: plating layer
Claims (9)
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020090012506A KR20100093357A (en) | 2009-02-16 | 2009-02-16 | Wafer level chip scale package |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020090012506A KR20100093357A (en) | 2009-02-16 | 2009-02-16 | Wafer level chip scale package |
Publications (1)
Publication Number | Publication Date |
---|---|
KR20100093357A true KR20100093357A (en) | 2010-08-25 |
Family
ID=42757786
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR1020090012506A KR20100093357A (en) | 2009-02-16 | 2009-02-16 | Wafer level chip scale package |
Country Status (1)
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KR (1) | KR20100093357A (en) |
Cited By (4)
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-
2009
- 2009-02-16 KR KR1020090012506A patent/KR20100093357A/en not_active Application Discontinuation
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