KR20100085649A - Method of forming isolation layer for semiconductor device - Google Patents

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KR20100085649A
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장영근
김상덕
현찬순
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Abstract

PURPOSE: A method of forming an isolation layer for a semiconductor device is provided to suppress loss in etching by forming an insulting layer having high intensity after forming a liquid insulating layer. CONSTITUTION: A semiconductor substrate(200) has a trench. A first insulating layer(214) is formed on the bottom of a trench with a liquid insulating material. A second insulating layer(216) is formed on the first insulating layer by a higher density than that of the first insulating layer.

Description

반도체 소자의 소자 분리막 형성 방법{Method of forming isolation layer for semiconductor device}Method of forming isolation layer for semiconductor device

본 발명은 반도체 소자의 소자 분리막 형성 방법에 관한 것으로, 특히 신뢰성있는 소자 분리막을 형성하기 위한 반도체 소자의 소자 분리막 형성 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of forming a device isolation film of a semiconductor device, and more particularly, to a method of forming a device isolation film of a semiconductor device for forming a reliable device isolation film.

반도체 소자는 데이터가 저장되는 셀 영역(cell region)과 구동 전원을 전달하는 주변회로 영역(peri region)을 포함한다. 플래시 소자의 경우, 패턴의 크기와 패턴 간의 간격이 셀 영역보다 주변회로 영역에서 더 넓다. 특히, 반도체 소자의 집적도가 증가하면서, 갭필(gap-fill) 특성을 개선하기 위해 유동성 절연물질인 SOD(spin on dielectric)막을 사용하게 되었다. 하지만, SOD막은 유동성 물질이기 때문에 밀도가 치밀하지 못하여, 형성(deposition) 후에는 열처리 공정을 실시하여 밀도를 치밀화 해야 한다.The semiconductor device includes a cell region in which data is stored and a peripheral circuit region in which driving power is transmitted. In the case of a flash device, the size of the pattern and the spacing between the patterns are wider in the peripheral circuit area than in the cell area. In particular, as the degree of integration of semiconductor devices increases, a spin on dielectric (SOD) film, which is a flowable insulating material, is used to improve a gap-fill property. However, since the SOD film is a flowable material, the density is not dense, and after the deposition, a heat treatment process must be performed to densify the density.

한편, SOD막에 대한 열처리 공정 시 SOD막으로부터 부산물(예컨대, N 또는 H)이 발생하는데, 부산물이 빠져나가면서 SOD막의 부피가 수축될 수 있고, 이로 인해 반도체 기판(특히, 활성영역) 과의 접합력이 저하될 수 있다.On the other hand, by-products (eg, N or H) are generated from the SOD film during the heat treatment process for the SOD film, and the volume of the SOD film may shrink as the by-product escapes, which causes the SOD film to shrink with the semiconductor substrate (particularly, the active region). Adhesion may be lowered.

도 1a 및 도 1b는 종래 기술에 따른 소자 분리막의 결함을 설명하기 위한 사진이다. 도 1a는 결함(A)이 발생한 영역의 평면 사진이며, 도 1b는 결함이 발생한 영역의 단면 사진이다.1A and 1B are photographs for describing defects of a device isolation layer according to the related art. 1A is a planar photograph of a region where a defect A has occurred, and FIG. 1B is a sectional photograph of a region where a defect has occurred.

도 1a 및 도 1b를 참조하면, 소자 분리막(12)과 활성영역(10)의 경계면을 따라 함몰성 결함(A)이 발생하는 것을 알 수 있다. 이때, 소자 분리막(12)은 유동성 물질인 SOD막을 형성한 경우이며, 밀도의 치밀화를 위하여 열처리 공정을 수행하고, 후속 공정으로 평탄화 및 식각 공정을 수행한 이후의 사진이다.1A and 1B, it can be seen that recessive defects A occur along the interface between the device isolation layer 12 and the active region 10. In this case, the device isolation layer 12 is a case in which the SOD film, which is a fluid material, is formed, and is a photograph after performing a heat treatment process for densification of density and a planarization and etching process in a subsequent process.

함몰성 결함(A)은 식각 공정 중, 특히 습식 식각 공정 시에 발생하기가 쉽다. 이는, 접합력이 저하된 부분으로 식각액이 침투하면서 발생하는 것으로, 자체적으로도 반도체 소자의 전기적 특성을 열화시킬 수 있지만, 후속 공정으로 결함(A) 발생 영역 내에 형성하는 도전막이 채워지는 경우, 브릿지(bridge)가 발생하면서 반도체 소자의 신뢰도를 저하시킬 수도 있다. The recessed defect (A) is likely to occur during the etching process, particularly during the wet etching process. This occurs when the etching solution penetrates into the portion where the bonding force is lowered, which may deteriorate the electrical characteristics of the semiconductor element by itself, but when the conductive film formed in the defect (A) generation region is filled in a subsequent step, the bridge ( While the bridge is generated, the reliability of the semiconductor device may be lowered.

본 발명이 해결하고자 하는 과제는, 유동절 절연막을 형성한 후에, 유동성 절연막의 상부에 밀도가 치밀한 절연막을 더 형성함으로써 식각 공정에 의한 식각 손상을 억제할 수 있다. The problem to be solved by the present invention, after forming the fluid insulation insulating film, by forming a dense insulating film on top of the fluid insulating film can be suppressed the etching damage by the etching process.

또한, 트렌치 갭 필(Gap-Fill) 공정 중 라이너 절연막 상부에 단일막의 PSZ(Polysilazane)를 사용함으로써 발생하는 플로팅 게이트용 도전막 측벽에서의 모트(Moat)를 개선하여 컨트롤 게이트와 반도체 기판의 활성 영역 간 쇼트(Short)를 방지할 수 있다.In addition, by using a polysilazane (PSZ) of a single layer on the liner insulating layer during the trench gap fill process, a moat at the sidewall of the conductive layer for floating gates is improved to improve the active area of the control gate and the semiconductor substrate. Liver short can be prevented.

그리고, 유동성이 우수한 SOD 절연막으로 트렌치를 매립하되, SOD 절연막을 형성하는 두께를 최소화하고 이에 대해 열처리 공정을 실시함으로써 SOD 절연막 전체에 대해 충분히 막질을 치밀하게 형성한 뒤, SOD 절연막 상에 또 다른 절연막을 형성하여 후속하는 평탄화 공정시 필요한 최소한의 절연막 두께를 확보할 수 있다.Then, the trench is filled with an SOD insulating film having excellent fluidity, but the thickness of the SOD insulating film is minimized and a heat treatment process is performed to form a sufficient film quality for the entire SOD insulating film, and then another insulating film on the SOD insulating film. It is possible to ensure the minimum insulating film thickness required for the subsequent planarization process.

본 발명의 제1 측면에 따른 반도체 소자의 소자 분리막 형성 방법은, 트렌치가 형성된 반도체 기판이 제공된다. 트렌치의 저면에 유동성 절연물질인 제1 절연막을 형성한다. 제1 절연막의 상부에 제1 절연막보다 밀도가 더 치밀한 제2 절연막을 형성하는 단계를 포함하는 반도체 소자의 소자 분리막 형성 방법으로 이루어진다.In the device isolation film forming method of the semiconductor device according to the first aspect of the present invention, a semiconductor substrate having a trench is provided. A first insulating film, which is a flowable insulating material, is formed on the bottom of the trench. And forming a second insulating film having a higher density than the first insulating film on the first insulating film.

본 발명의 제2 측면에 따른 반도체 소자의 소자 분리막 형성 방법은, 트렌치 가 형성된 반도체 기판이 제공된다. 트렌치의 내부가 완전히 채워지지 않도록, 트렌치를 포함한 반도체 기판의 상부에 제1 절연막을 형성한다. 제1 절연막 중에서, 트렌치의 상부 측벽에 형성된 제1 절연막을 제거한다. 제1 절연막의 상부에 제1 절연막보다 밀도가 더 치밀한 제2 절연막을 형성하는 단계를 포함하는 반도체 소자의 소자 분리막 형성 방법으로 이루어진다.In the method of forming a device isolation film of a semiconductor device according to the second aspect of the present invention, a semiconductor substrate having a trench is provided. The first insulating film is formed on the semiconductor substrate including the trench so that the inside of the trench is not completely filled. The first insulating film formed on the upper sidewall of the trench is removed from the first insulating film. And forming a second insulating film having a higher density than the first insulating film on the first insulating film.

제1 절연막은 SOD(spin on dielectric)막으로 형성하며, 제2 절연막은 HDP(high density plasma)막으로 형성한다. The first insulating film is formed of a spin on dielectric (SOD) film, and the second insulating film is formed of a high density plasma (HDP) film.

트렌치를 포함한 반도체 기판의 표면을 따라 라이너 절연막을 형성하는 단계를 더 포함한다.And forming a liner insulating film along the surface of the semiconductor substrate including the trench.

트렌치의 상부 측벽에 형성된 제1 절연막을 제거하는 단계는 습식 또는 건식 식각 공정으로 실시하며, 습식 식각 공정은 BOE(Buffer Oxide Etchant) 또는 HF 희석액을 사용하여 실시한다.Removing the first insulating layer formed on the upper sidewall of the trench is performed by a wet or dry etching process, and the wet etching process is performed using a buffer oxide etchant (BOE) or dilute HF.

제1 절연막을 형성하는 단계에서, 제1 절연막은 1000Å 내지 2000Å의 두께로 형성한다. In the step of forming the first insulating film, the first insulating film is formed to a thickness of 1000 kPa to 2000 kPa.

제1 절연막을 형성하는 단계는, 반도체 기판 상에 유동설 절연막을 형성하고, 유동성 절연막의 밀도를 치밀화 하기 위한 열처리 공정을 실시하는 단계를 포함한다. Forming the first insulating film includes forming a fluid insulating film on a semiconductor substrate and performing a heat treatment process for densifying the density of the fluid insulating film.

본 발명의 제3 측면에 따른 반도체 소자의 소자 분리막 형성 방법은, 활성영역 상에는 도전막 및 소자분리 마스크막이 적층되고, 소자 분리 영역에는 트렌치가 형성된 반도체 기판이 제공된다. 트렌치의 저면에 제1 절연막을 형성한다. 제1 절 연막의 상부에 제1 절연막보다 더 치밀한 제2 절연막을 형성한다. 도전막이 드러나도록 평탄화 공정을 실시하는 단계를 포함하는 반도체 소자의 소자 분리막 형성 방법으로 이루어진다.In the method of forming a device isolation film of a semiconductor device according to the third aspect of the present invention, a semiconductor substrate having a conductive film and a device isolation mask film laminated on an active region and having a trench formed in the device isolation region is provided. A first insulating film is formed on the bottom of the trench. A second insulating film denser than the first insulating film is formed on the first insulating film. And a method of forming an isolation layer for a semiconductor device, the method including performing a planarization process so that the conductive film is exposed.

제1 절연막을 형성하는 단계에서, 제1 절연막의 상부면은 도전막의 상부면보다 낮도록 형성한다. In the step of forming the first insulating film, the upper surface of the first insulating film is formed to be lower than the upper surface of the conductive film.

제2 절연막을 형성하는 단계 이전에, 트렌치의 상부 측벽에 잔류하는 제1 절연막을 제거하는 단계를 더 포함한다.Prior to forming the second insulating film, the method may further include removing the first insulating film remaining on the upper sidewall of the trench.

본 발명의 제4 측면에 따른 반도체 소자의 소자 분리막 형성 방법은, 셀 영역에 제1 트렌치가 형성되고, 주변회로 영역에 제2 트렌치가 형성된 반도체 기판이 제공된다. 제1 및 제2 트렌치의 내부에 제1 절연막을 형성한다. 제2 트렌치에 형성된 상기 제1 절연막의 높이를 낮춘다. 제1 절연막의 상부에 제2 절연막을 형성하는 단계를 포함하는 반도체 소자의 소자 분리막 형성 방법으로 이루어진다.In the method of forming an isolation layer of a semiconductor device according to the fourth aspect of the present invention, a semiconductor substrate is provided in which a first trench is formed in a cell region and a second trench is formed in a peripheral circuit region. A first insulating layer is formed in the first and second trenches. The height of the first insulating film formed in the second trench is lowered. And forming a second insulating film on the first insulating film.

제2 트렌치는 제1 트렌치의 폭보다 더 넓게 형성되며, 제1 절연막은 SOD(spin on dielectric)막으로 형성하며, 제2 절연막은 HDP(high density plasma)막으로 형성한다. The second trench is formed to be wider than the width of the first trench, the first insulating film is formed of a spin on dielectric (SOD) film, and the second insulating film is formed of a high density plasma (HDP) film.

제1 절연막의 높이를 낮추는 단계에서, 제1 트렌치에 형성된 제1 절연막의 높이도 동시에 낮추되, 제2 트렌치에 형성된 제1 절연막의 식각 속도가 더 빠르게 실시된다.In the step of lowering the height of the first insulating film, the height of the first insulating film formed in the first trench is also simultaneously lowered, and the etching speed of the first insulating film formed in the second trench is faster.

본 발명의 제5 측면에 따른 반도체 소자의 제조 방법은, 소자 분리 마스크를 이용한 식각 공정으로 반도체 기판의 소자 분리 영역에 트렌치를 형성하는 단계, 트렌치가 채워지도록 트렌치를 포함한 소자 분리막 상에 라이너 절연막 및 PSZ막을 순차적으로 형성하는 단계, 소자 분리 마스크의 하드 마스크용 질화막이 노출되도록 PSZ(Polysilazane)막 및 라이너 절연막을 식각하여 소자 분리막을 형성하는 단계, 하드 마스크용 질화막 상부의 산화막을 제거하는 단계, 하드 마스크용 질화막을 제거하는 단계, 소자 분리막 가장자리의 모트(moat)가 채워지도록 절연막을 형성하는 단계 및 소자 분리막 상부의 절연막을 식각하여 모트에 절연막을 잔류시키는 단계를 포함한다.In accordance with another aspect of the present invention, a method of manufacturing a semiconductor device includes forming a trench in an element isolation region of a semiconductor substrate by an etching process using an element isolation mask, a liner insulating layer on a device isolation layer including a trench to fill the trench, and Forming a PSZ film sequentially; forming a device isolation film by etching a polysilazane (PSZ) film and a liner insulating film to expose the nitride film for the hard mask of the device isolation mask; and removing an oxide film on the nitride film for the hard mask. Removing the mask nitride film; forming an insulating film to fill a moat at the edge of the device isolation film; and etching the insulating film over the device isolation film to leave the insulating film on the mote.

상기에서, 트렌치를 형성하는 단계에 의해 반도체 기판의 활성 영역 상에 터널 절연막, 도전막 및 소자 분리 마스크의 적층 구조가 형성된다.In the above, by forming the trench, a laminated structure of the tunnel insulating film, the conductive film and the element isolation mask is formed on the active region of the semiconductor substrate.

라이너 절연막은 LP-TEOS(Low Pressure-Tetra Ethyl Ortho Silicate)막으로 형성된다.The liner insulating film is formed of a Low Pressure-Tetra Ethyl Ortho Silicate (LP-TEOS) film.

PSZ막은 PSZ 물질을 코팅(Coating)한 후 큐어링(Curing)하여 형성된다.The PSZ film is formed by coating a PSZ material and then curing.

하드 마스크용 질화막 상부의 산화막은 옥사이드 에천트(Oxide Etchant)를 사용하여 제거된다.The oxide film on the nitride film for the hard mask is removed using an oxide etchant.

절연막은 LP-TEOS막, HDP(High Density Plasma) 산화막, BPSG(Boron Phosphorus Silicate Glass)막 및 HTO(High Temperature Oxide)막 중 어느 하나를 이용하여 300 내지 700Å의 두께로 형성된다.The insulating film is formed to a thickness of 300 to 700 kW using any one of an LP-TEOS film, an HDP (High Density Plasma) oxide film, a Boron Phosphorus Silicate Glass (BPSG) film, and a High Temperature Oxide (HTO) film.

절연막은 플라즈마 에치백(Plasma Etch Back) 공정으로 식각되며, 이 경우 플라즈마 에치백 공정은 CxFy(1≤x≤6, 4≤y≤8) 계열의 가스 또는 CHxFy(1≤x≤4, 0≤y≤3) 계열의 가스를 반응 가스로 사용한다.The insulating film is etched by a plasma etch back process. In this case, the plasma etch back process is performed by CxFy (1≤x≤6, 4≤y≤8) -based gas or CHxFy (1≤x≤4, 0≤ y≤3) series gas is used as the reaction gas.

절연막은 습식 에치백(Wet Etch Back) 공정으로 식각되며, 이 경우 습식 에치백 공정은 HF 또는 BOE(Buffered Oxide Etchant)를 사용한다.The insulating layer is etched by a wet etch back process, in which case the wet etch back process uses HF or BOE (Buffered Oxide Etchant).

절연막은 목표 식각 두께를 550 내지 800Å으로 하여 식각된다.The insulating film is etched with a target etching thickness of 550 to 800 kPa.

본 발명의 제6 측면에 따른 반도체 소자의 소자 분리막 형성 방법은, 반도체 기판의 활성 영역에는 게이트 절연막, 도전막, 하드 마스크막이 형성되고 소자 분리 영역에는 트렌치가 형성되는 단계와, 상기 트렌치에 제1 절연막을 형성하는 단계와, 상기 제1 절연막의 막질을 치밀하게 하기 위하여 상기 제1 절연막에 대해 열처리 공정을 실시하는 단계와, 후속하는 평탄화 공정을 실시할 수 있는 절연막 두께를 확보하기 위하여 상기 제1 절연막 상에 제2 절연막을 형성하는 단계 및 상기 도전막이 노출될 때까지 상기 제2 절연막 및 상기 제1 절연막에 대해 평탄화 공정을 실시하는 단계를 포함하는 특징이 있다.A method of forming a device isolation film of a semiconductor device according to the sixth aspect of the present invention includes forming a gate insulating film, a conductive film, a hard mask film in an active region of a semiconductor substrate, and forming a trench in the device isolation region, and forming a first trench in the trench. Forming an insulating film, performing a heat treatment process on the first insulating film to densify the film quality of the first insulating film, and securing the insulating film thickness to ensure a subsequent planarization process. Forming a second insulating film on the insulating film and performing a planarization process on the second insulating film and the first insulating film until the conductive film is exposed.

상기 제1 절연막은 스핀 방식으로 형성한다. 상기 제1 절연막은 Si, O, N, H 원소를 포함하는 SOD(Spin On Dielectric) 절연막으로 형성한다. 상기 열처리 공정은 제1 열처리 단계 및 상기 제1 열처리 단계보다 높은 온도에서 실시하는 제2 열처리 단계를 포함한다. 상기 제1 열처리 단계는 300∼400℃의 온도에서 H2 가스와 H2O 분위기에서 실시한다. 제2 열처리 단계는 600∼800℃의 온도에서 O2 가스 분위기에서 실시한다. 상기 제2 절연막은 상기 제1 절연막보다 막질이 치밀하고 상기 제1 절연막이 가지고 있는 응력 특성과 반대되는 절연막으로 형성한다. 상기 제2 절연막은 플라즈마 화학 기상 증착(Plasma Enhanced Chemical Vapor Deposition; PECVD) 방법으로 형성된 절연막으로 형성한다. 상기 플라즈마 화학 기상 증착 방법으로 형성된 절연막은 TEOS 가스, O2 가스 및 O3 가스를 이용하여 350∼450℃의 온도와 1~10토르의 압력에서 형성한다.The first insulating film is formed by a spin method. The first insulating layer is formed of a SOD (Spin On Dielectric) insulating layer containing Si, O, N, and H elements. The heat treatment process includes a first heat treatment step and a second heat treatment step performed at a higher temperature than the first heat treatment step. The first heat treatment step is carried out in H 2 gas and H 2 O atmosphere at a temperature of 300 ~ 400 ℃. The second heat treatment step is performed in an O 2 gas atmosphere at a temperature of 600 to 800 ° C. The second insulating film is formed of an insulating film having a denser film quality than the first insulating film and opposite to the stress characteristic of the first insulating film. The second insulating film is formed of an insulating film formed by a plasma enhanced chemical vapor deposition (PECVD) method. The insulating film formed by the plasma chemical vapor deposition method is formed using a TEOS gas, O 2 gas and O 3 gas at a temperature of 350 to 450 ° C. and a pressure of 1 to 10 Torr.

본 발명은, 유동성 절연막을 형성한 후에 유동성 절연막의 상부에 밀도가 치밀한 절연막을 더 형성함으로써 식각 공정에 의한 식각 손상을 억제할 수 있다. 이에 따라, 절연막에 대한 열처리 공정을 안정적으로 수행할 수 있으며, 크랙(crack) 발생을 억제하여 반도체 소자의 스트레스를 감소시킬 수 있다.According to the present invention, by forming a dense insulating film on top of the fluid insulating film after forming the fluid insulating film, the etching damage caused by the etching process can be suppressed. Accordingly, the heat treatment process for the insulating film can be stably performed, and cracks can be suppressed to reduce stress of the semiconductor device.

또한, 하드 마스크용 질화막 제거 후 절연막 증착 및 식각 공정을 적용하여 트렌치 갭 필 공정 중 라이너 절연막 상부에 단일막의 PSZ(Polysilazane)막을 사용함으로 인해 플로팅 게이트용 도전막의 측벽에 발생하는 모트(Moat)를 절연막으로 채움으로써, 모트를 개선하여 컨트롤 게이트와 반도체 기판의 활성 영역 간 쇼트(Short)를 방지할 수 있다.In addition, after removing the nitride film for the hard mask and applying an insulating film deposition and etching process, a single film of PSZ (Polysilazane) film is used on the top of the liner insulating film during the trench gap fill process. By filling in, the mort can be improved to prevent short between the control gate and the active region of the semiconductor substrate.

그리고, 유동성이 우수한 SOD 절연막으로 트렌치를 매립하여 트렌치에 결함이 발생하지 않고 절연막으로 매립할 수 있으며, SOD 절연막이 형성되는 두께를 최소화하여 SOD절연막 전체의 막질을 균일하게 높일 수 있다. 그리고, SOD 절연막 상에 또 다른 절연막을 형성하여 후속하는 평탄화 공정이 가능하도록 한다. 이에 따라 더욱 신뢰성 있는 소자 분리막의 형성이 가능하다.In addition, the trench may be filled with an SOD insulating film having excellent fluidity, so that the trench may be filled with an insulating film without defects. The thickness of the SOD insulating film may be minimized to uniformly increase the film quality of the entire SOD insulating film. Then, another insulating film is formed on the SOD insulating film to enable the subsequent planarization process. Accordingly, a more reliable device isolation film can be formed.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.Hereinafter, with reference to the accompanying drawings will be described a preferred embodiment of the present invention. However, the present invention is not limited to the embodiments disclosed below, but can be implemented in various forms, and only the present embodiments are intended to complete the disclosure of the present invention and to those skilled in the art. It is provided for complete information.

도 2a 내지 도 2f는 본 발명의 제1 실시예에 따른 반도체 소자의 소자 분리막 형성 방법을 설명하기 위한 단면도이다.2A to 2F are cross-sectional views illustrating a method of forming a device isolation film of a semiconductor device in accordance with a first embodiment of the present invention.

도 2a를 참조하여 플래시 소자를 예를 들어 설명하면 다음과 같다.A flash device will be described with reference to FIG. 2A as an example.

반도체 기판(200)의 상부에 게이트 절연막(202), 플로팅 게이트(floating gate)용 도전막(204), 버퍼막(206), 소자분리 마스크막(208) 및 하드 마스크 패턴(210)을 형성한다. 게이트 절연막(202)은 산화공정을 수행하여 형성할 수 있고, 도전막(204)은 폴리실리콘막으로 형성할 수 있다. 예를 들면, 도전막(204)은 언도프트(undoped) 폴리실리콘막과 도프트(doped) 폴리실리콘막을 적층하여 형성할 수 있다. 버퍼막(206)은 산화막으로 형성할 수 있으며, 후속 소자분리 마스크막(208)을 제거하는 공정에서 도전막(204)의 표면을 보호하는 역할을 할 수 있다. 소자분리 마스크막(208)은 질화막을 형성할 수 있다. A gate insulating film 202, a floating film conductive film 204, a buffer film 206, a device isolation mask film 208, and a hard mask pattern 210 are formed on the semiconductor substrate 200. . The gate insulating film 202 may be formed by performing an oxidation process, and the conductive film 204 may be formed of a polysilicon film. For example, the conductive film 204 may be formed by stacking an undoped polysilicon film and a doped polysilicon film. The buffer film 206 may be formed of an oxide film, and may serve to protect the surface of the conductive film 204 in the process of removing the subsequent device isolation mask film 208. The device isolation mask layer 208 may form a nitride film.

이어서, 하드 마스크 패턴(210)에 따라 식각 공정을 실시하여 셀 영역에 포함되는 제1 트렌치(Tc) 및 주변회로 영역에 포함되는 제2 트렌치(Tp)를 형성할 수 있다. 주변회로 영역에서는 셀 영역보다 고전압을 사용하기 때문에 제2 트렌치(Tp)의 폭을 제1 트렌치(Tc)의 폭보다 넓게 형성하는 것이 바람직하다. Subsequently, an etching process may be performed according to the hard mask pattern 210 to form a first trench Tc included in the cell region and a second trench Tp included in the peripheral circuit region. Since the peripheral circuit region uses a higher voltage than the cell region, it is preferable to form the width of the second trench Tp wider than the width of the first trench Tc.

도 2b를 참조하면, 제1 및 제2 트렌치(Tc 및 Tp)로 노출된 반도체 기판(200)의 식각 손상을 보상하기 위하여, 제1 및 제2 트렌치(Tc 및 Tp)를 포함한 반도체 기판(200)의 표면을 따라 라이너 절연막(212)을 형성할 수 있다. 라이너 절연막(212)은 산화막으로 형성할 수 있다.Referring to FIG. 2B, the semiconductor substrate 200 including the first and second trenches Tc and Tp may be compensated for the etching damage of the semiconductor substrate 200 exposed by the first and second trenches Tc and Tp. A liner insulating film 212 may be formed along the surface of the substrate. The liner insulating film 212 may be formed of an oxide film.

도 2c를 참조하면, 제1 및 제2 트렌치(Tc 및 Tp)의 저면이 채워지도록 소자 분리막용 제1 절연막(214)을 형성한다. 제1 절연막(214)은 갭필(gap-fill)을 용이하게 수행하기 위하여 유동성 절연물질로 형성한다. 예를 들면, 제1 절연막(214)은 SOD(spin on dielectric)막으로 형성할 수 있으며, SOD막 중에서도 PSZ(polysilazane)막으로 형성할 수 있다. 제1 절연막(214)은 제1 및 제2 트렌치(Tc 및 Tp)의 저면이 채워질 정도로 형성하며, 예를 들면 1000Å 내지 2000Å의 두께로 형성한다. 이때, 제2 트렌치(Tp)의 폭이 제1 트렌치(Tc)의 폭보다 넓기 때문에, 제2 트렌치(Tp)의 내부에 제1 절연막(214)으로 완전히 채워지지 않더라도 제1 트렌치(Tc)의 내부는 제1 절연막(214)으로 모두 채워질 수 있다. 특히, 제1 절연막(214)이 유동성 절연물질이므로, 제2 트렌치(Tp)의 상부 측벽에서는 셀 영역의 상부에 형성된 두께보다 얇은 두께로 형성된다.Referring to FIG. 2C, the first insulating layer 214 for the isolation layer is formed to fill the bottom surfaces of the first and second trenches Tc and Tp. The first insulating layer 214 is formed of a flowable insulating material in order to easily perform a gap-fill. For example, the first insulating layer 214 may be formed of a spin on dielectric (SOD) film, and may be formed of a polysilazane (PSZ) film among the SOD films. The first insulating layer 214 is formed to the extent that bottom surfaces of the first and second trenches Tc and Tp are filled, for example, to have a thickness of 1000 kPa to 2000 kPa. At this time, since the width of the second trench Tp is wider than the width of the first trench Tc, the first trenches Tc may be formed even if the first trenches Tp are not completely filled with the first insulating layer 214. The inside may be filled with the first insulating film 214. In particular, since the first insulating layer 214 is a flowable insulating material, the upper sidewall of the second trench Tp is formed to be thinner than the thickness formed on the cell region.

이어서, 제2 절연막(214)의 치밀화를 위하여 열처리 공정을 실시한다. 열처리 공정은 H2, H2O, O2 또는 N2 분위기에서 300℃ 내지 1200℃의 온도를 가하여 실시할 수 있다. SOD막 중에서도 PSZ막은 Si, H 및 N으로 이루어져 있는데, 열처리 공정을 실시하면 N2, NH3 또는 NO의 부산물이 SOD막으로부터 빠져나가게 된다.Next, a heat treatment process is performed to densify the second insulating film 214. The heat treatment step can be performed by applying a temperature of 300 ° C to 1200 ° C in an H 2 , H 2 O, O 2 or N 2 atmosphere. Among the SOD films, the PSZ film is composed of Si, H, and N. By performing a heat treatment, by-products of N 2 , NH 3, or NO are released from the SOD film.

도 2d를 참조하면, 제2 트렌치(Tp)에 형성된 제1 절연막(214)의 높이를 낮추기 위한 식각 공정을 실시하며, 바람직하게는 제2 트렌치(Tp)에서 제1 절연막(214)의 상부면은 도전막(204)의 상부면보다 높이가 낮아지도록 한다. 예를 들면, 제1 절연막(214)의 100Å 내지 500Å 두께를 제거하는 것이 바람직하다. 식각 공정은 습식 또는 건식 식각 공정으로 실시할 수 있지만, 특히 제2 트렌치(Tp)의 상부 측벽에 제1 절연막(214)이 잔류하지 않도록 습식 식각 공정으로 실시하는 것이 바람직하다. 습식 식각 공정은 BOE(Buffer Oxide Etchant) 또는 HF 희석액을 사용하여 실시할 수 있다. Referring to FIG. 2D, an etching process for lowering the height of the first insulating layer 214 formed in the second trench Tp is performed. Preferably, the upper surface of the first insulating layer 214 is formed in the second trench Tp. The height is lower than the upper surface of the conductive film 204. For example, it is preferable to remove the thickness of 100 kV to 500 kV of the first insulating film 214. The etching process may be performed by a wet or dry etching process. In particular, the etching process may be performed by a wet etching process so that the first insulating layer 214 does not remain on the upper sidewall of the second trench Tp. The wet etching process can be carried out using BOE (Buffer Oxide Etchant) or HF diluent.

이때, 상술한 바와 같이, 제2 트렌치(Tp)의 상부 측벽에 형성된 제1 절연막(214)은 두께가 얇고, 제2 트렌치(Tp)의 중앙보다 가장자리에서 치밀화가 덜 이루어 지기 때문에 용이하게 제거할 수 있다. 만약, 제2 트렌치(Tp)의 상부 측벽에 제1 절연막(214)의 일부가 잔류하면 후속 실시하는 식각 공정 시에 식각 액이 침투할 수 있으므로, 제2 트렌치(Tp)의 내부에 형성된 제1 절연막(214)의 상부가 평탄해 지도록 식각 공정을 실시하는 것이 바람직하다.At this time, as described above, since the first insulating film 214 formed on the upper sidewall of the second trench Tp is thin and less densified at the edge than the center of the second trench Tp, the first insulating film 214 may be easily removed. Can be. If a part of the first insulating film 214 remains on the upper sidewall of the second trench Tp, the etchant may penetrate during the subsequent etching process, and thus, the first trench formed inside the second trench Tp. It is preferable to perform an etching process so that the upper part of the insulating film 214 becomes flat.

도 2e를 참조하면, 치밀화 공정을 실시하였더라도 유동성 물질로 형성한 제1 절연막(214)은 식각 공정(특히, 습식 식각 공정)에 취약할 수 있으므로, 제1 절연막(214)을 포함한 반도체 기판(200)의 상부에 제1 절연막(214)보다 밀도가 치밀한 제2 절연막(216)을 형성한다. 바람직하게는, 제1 절연막(214)이 형성된 제2 트렌치(Tp)의 상부를 완전히 채우기 위하여, 제2 절연막(216)은 제1 절연막(214) 및 라이너 절연막(212)이 모두 덮일 수 있도록 충분한 두께로 형성한다. 바람직하게는, 제2 절연막(212)은 HDP(high density plasma)막으로 형성할 수 있으며, 1000Å 내지 5000Å의 두께로 형성할 수 있다. 구체적으로, 제2 절연막(216)을 형성하는 공정은 SiH4, O2, Ar, He 및 H2 가스를 사용하며, 500W 내지 8000W의 파워(power)를 가하여 형성할 수 있다. Referring to FIG. 2E, even if the densification process is performed, the first insulating layer 214 formed of a fluid material may be vulnerable to an etching process (particularly, a wet etching process), and thus the semiconductor substrate 200 including the first insulating layer 214 may be vulnerable. ), A second insulating film 216 is denser than the first insulating film 214. Preferably, in order to completely fill the upper portion of the second trench Tp in which the first insulating film 214 is formed, the second insulating film 216 may be sufficient to cover both the first insulating film 214 and the liner insulating film 212. Form to thickness. Preferably, the second insulating film 212 may be formed of a high density plasma (HDP) film, and may be formed to have a thickness of 1000 mW to 5000 mW. Specifically, the process of forming the second insulating film 216 may be formed using SiH 4 , O 2 , Ar, He, and H 2 gases, and applying power of 500 W to 8000 W.

한편, 제2 절연막(212)은 HDP막 대신에 PE-TEOS막으로 형성할 수 있다. PE-TEOS막은 하부에 존재하는 제1 절연막(214)과 반대 성질의 스트레스를 가질 수 있기 때문에, 제1 절연막(214)과 제2 절연막(216)의 적층막은 서로 스트레스가 상쇄되어 반도체 기판(102)의 전체적인 스트레스가 감소될 수 있다.The second insulating film 212 may be formed of a PE-TEOS film instead of an HDP film. Since the PE-TEOS film may have a stress having a property opposite to that of the first insulating film 214, the stacked films of the first insulating film 214 and the second insulating film 216 cancel each other and thus the semiconductor substrate 102. Overall stress may be reduced.

도 2f를 참조하면, 도전막(204)이 드러나도록 평탄화 공정을 실시한다. 또는, 소자분리 마스크막(도 2e의 208)이 노출되도록 평탄화 공정을 실시한 후, 소자분리 마스크막(도 2e의 208)을 제거하고 소자 분리막의 EFH(effective field height)를 위한 식각 공정을 실시할 수도 있다. Referring to FIG. 2F, a planarization process is performed to expose the conductive film 204. Alternatively, the planarization process may be performed to expose the device isolation mask layer 208 of FIG. 2E, and then the device isolation mask layer 208 of FIG. 2E may be removed and an etching process may be performed for the effective field height (EFH) of the device isolation layer. It may be.

이때, 제2 트렌치(Tp)에 형성된 제1 절연막(214)의 상부는 제2 절연막(216)이 덮고 있으므로 후속 실시하는 식각 공정에 노출되지 않는다. 한편, 셀 영역의 제1 트렌치(Tc)에는 제1 절연막(214)이 잔류하게 되는데, 제1 절연막(214)의 상부에 제2 절연막(216)이 형성되어 있어도 무관하다. 이로써, 주변회로 영역에서는 제1 절연막(214)과 제2 절연막(216)이 적층된 소자 분리막(220)을 형성할 수 있다.  In this case, the upper portion of the first insulating layer 214 formed in the second trench Tp is covered by the second insulating layer 216 and thus, is not exposed to the subsequent etching process. On the other hand, the first insulating film 214 remains in the first trenches Tc in the cell region, although the second insulating film 216 may be formed on the first insulating film 214. As a result, in the peripheral circuit region, the device isolation layer 220 in which the first insulating layer 214 and the second insulating layer 216 are stacked may be formed.

이처럼, 제1 절연막(214)의 상부에 제1 절연막(214)보다 더 치밀한 제2 절연막(216)을 형성함으로써 제1 절연막(214)의 노출을 방지할 수 있으므로, 후속 실시 하는 식각 공정에 의한 식각 손상(예컨대, 구덩이성 결함)을 방지할 수 있다. As described above, since the second insulating film 216 that is denser than the first insulating film 214 is formed on the first insulating film 214, the exposure of the first insulating film 214 can be prevented. Etch damage (eg, pit defects) can be prevented.

도 3a 내지 도 3f는 본 발명의 제2 실시예에 따른 플래시 메모리 소자의 제조 방법을 설명하기 위한 공정 단면도들이다.3A to 3F are cross-sectional views illustrating a method of manufacturing a flash memory device according to a second embodiment of the present invention.

도 3a를 참조하면, 반도체 기판(300) 상에 터널 절연막(302), 플로팅 게이트용 도전막(304) 및 소자 분리 마스크(310)를 순차적으로 형성한다. 터널 절연막(302)은 실리콘 산화막(SiO2)으로 형성할 수 있으며, 이 경우 산화(Oxidation) 공정으로 형성할 수 있다. 플로팅 게이트용 도전막(304)은 플래시 메모리 소자의 플로팅 게이트(Folating Gate)로 사용하기 위한 것으로, 폴리실리콘막으로 형성할 수 있다. 소자 분리 마스크(310)는 후속한 트렌치 형성 시 식각 마스크로 사용하고, 플로팅 게이트용 도전막(304)의 상부 손실(loss)을 방지하기 위한 것으로, 하드 마스크용 질화막(306) 및 하드 마스크용 산화막(308)의 적층 구조로 형성할 수 있다. 하드 마스크용 질화막(308)은 후속한 소자 분리막 형성을 위한 화학적 기계적 연마(Chemical Mechanical Polishing; CMP) 공정 시 연마 정지막으로 사용된다.Referring to FIG. 3A, the tunnel insulating film 302, the floating film conductive film 304, and the device isolation mask 310 are sequentially formed on the semiconductor substrate 300. The tunnel insulating layer 302 may be formed of a silicon oxide layer (SiO 2 ), and in this case, may be formed by an oxidation process. The floating gate conductive film 304 is used as a floating gate of a flash memory device, and may be formed of a polysilicon film. The device isolation mask 310 is used as an etching mask in the subsequent trench formation, and is used to prevent the upper loss of the conductive film 304 for the floating gate. The device isolation mask 310 may be a nitride film 306 for hard mask and an oxide film for hard mask. It is possible to form a laminated structure of 308. The nitride film 308 for the hard mask is used as a polishing stop film in a chemical mechanical polishing (CMP) process for forming a device isolation film.

이후, 소자 분리 영역의 소자 분리 마스크(310), 플로팅 게이트용 도전막(304), 터널 절연막(302) 및 반도체 기판(300)의 일부를 식각하여 트렌치(312)를 형성한다. 보다 구체적으로 설명하면 다음과 같다. 소자 분리 마스크(310) 상에 포토레지스트(미도시)를 도포하고 노광 및 현상 공정을 실시하여 소자 분리 영역의 소자 분리 마스크(310)를 노출시키는 포토레지스트 패턴(미도시)을 형성한다. 이어서, 포토레지스트 패턴을 이용한 식각 공정으로 소자 분리 마스크(310)의 소자 분 리 영역을 식각한다. 이후, 포토레지스트 패턴을 제거한다. 계속해서, 소자 분리 마스크(310)를 이용한 식각 공정으로 플로팅 게이트용 도전막(304) 및 터널 절연막(302)을 식각한다. 이로써, 소자 분리 영역의 반도체 기판(300)이 노출된다. 소자 분리 마스크(310), 플로팅 게이트용 도전막(304) 및 터널 절연막(302)을 식각하는 과정에서 소자 분리 마스크(310)의 하드 마스크용 산화막(308)도 일정 두께만큼 식각된다. 이어서, 노출된 소자 분리 영역의 반도체 기판(300)을 일정 깊이 식각한다. 이로써, 반도체 기판의 소자 분리 영역에 트렌치(312)가 형성된다. 이렇게, 트렌치(312)는 반도체 기판(300)에 ASA-STI(Advanced Self Align-Shallow Trench Isolation) 공정을 실시하여 형성하는 것이 바람직하다.The trench 312 is formed by etching the device isolation mask 310, the floating gate conductive film 304, the tunnel insulating film 302, and the semiconductor substrate 300 in the device isolation region. More specifically described as follows. A photoresist (not shown) is applied on the device isolation mask 310 and an exposure and development process is performed to form a photoresist pattern (not shown) that exposes the device isolation mask 310 in the device isolation region. Subsequently, the device isolation region of the device isolation mask 310 is etched by an etching process using a photoresist pattern. Thereafter, the photoresist pattern is removed. Subsequently, the floating gate conductive film 304 and the tunnel insulating film 302 are etched by an etching process using the device isolation mask 310. As a result, the semiconductor substrate 300 in the device isolation region is exposed. In the process of etching the device isolation mask 310, the floating gate conductive film 304, and the tunnel insulating film 302, the oxide mask 308 for the hard mask of the device isolation mask 310 is also etched by a predetermined thickness. Subsequently, the semiconductor substrate 300 of the exposed device isolation region is etched to a predetermined depth. As a result, a trench 312 is formed in the device isolation region of the semiconductor substrate. As such, the trench 312 may be formed by performing an ASA-STI (Advanced Self Align-Shallow Trench Isolation) process on the semiconductor substrate 300.

이어서, 트렌치(312)를 형성하기 위한 식각 공정에 의해 발생된 데미지(Damage)를 보상하기 위하여 측벽 산화(Wall Oxidation) 공정을 실시한다. 이때, 측벽 산화 공정은 소자 분리 마스크(310)의 산화를 돕고 터널 절연막(302)의 양끝에서 발생하는 스마일링(Smiling) 현상을 최소화하기 위하여 래디컬 산화(Radical Oxidation) 공정으로 실시하는 것이 바람직하다. 이로써, 래디컬 산화 공정을 통해 트렌치(312)의 측벽 및 저면 뿐만 아니라 노출된 터널 절연막(302), 플로팅 게이트용 도전막(304) 및 소자 분리 마스크(310)의 표면이 소정의 두께만큼 산화되어 식각 손상층(미도시)이 측벽 산화막(314)으로 형성된다.Subsequently, a wall oxidization process is performed to compensate for damage caused by the etching process for forming the trench 312. At this time, the sidewall oxidation process is preferably performed by a radical oxidation process to help the oxidation of the device isolation mask 310 and to minimize the smiling phenomenon occurring at both ends of the tunnel insulating layer 302. As a result, the surface of the exposed tunnel insulating film 302, the floating gate conductive film 304, and the device isolation mask 310, as well as the sidewalls and the bottom surface of the trench 312, are oxidized to a predetermined thickness through a radical oxidation process. A damage layer (not shown) is formed of the sidewall oxide film 314.

그런 다음, 트렌치(312)의 일부가 채워지도록 트렌치(312)를 포함한 측벽 산화막(314) 상에 라이너 절연막(316)을 형성한다. 라이너 절연막(316)은 이후에 형성될 PSZ(Polysilazane)막의 큐어링(Curing) 공정 시 아웃 가싱(Out Gasing) 되는 H2 또는 SiH2의 침해 및 도즈 이온 이동(Dose Ion Moving) 등에 의해 터널 절연막(302)이 열화되는 것을 방지하기 위하여 신뢰성이 검증된 물질을 이용하여 형성해야 한다. 이를 만족시키기 위해, 라이너 절연막(316)은 LP-TEOS(Low Pressure-Tetra Ethyl Ortho Silicate)막을 이용하여 라이너 형태로 형성할 수 있다.A liner insulating film 316 is then formed on the sidewall oxide film 314 including the trench 312 so that a portion of the trench 312 is filled. The liner insulating layer 316 may be formed by a tunnel insulating layer due to infiltration of H 2 or SiH 2 that is out gased during the curing process of a polysilazane (PSZ) film to be formed later, and dose ion moving. In order to prevent 302 from deteriorating, it should be formed using a material whose reliability has been verified. To satisfy this, the liner insulating layer 316 may be formed in a liner form using a low pressure-tetra ethyl ortho silicate (LP-TEOS) film.

이어서, 트렌치(312)가 채워지도록 트렌치(312)를 포함한 라이너 절연막(316) 상에 단일막의 PSZ(polysilazane)막(318)을 형성한다. PSZ막(318)은 PSZ 물질을 코팅(Coating)한 후 큐어링(Curing)하여 형성할 수 있다. PSZ막(318)은 유동성이 있어 트렌치(312)를 보이드(Void) 없이 채울 수 있다. 큐어링을 완료하게 되면, Si, H 및 N으로 이루어진 PSZ 물질에서 N이 탈착되고, H가 O로 치환되어 SiO2막으로 이루어지는 PSZ막(318)이 형성된다. 이때, PSZ막(318)에는 인장 응력(Tensile Stress)이 발생되게 된다.Next, a single layer of polysilazane (PSZ) film 318 is formed on the liner insulating film 316 including the trench 312 to fill the trench 312. The PSZ film 318 may be formed by coating and then curing the PSZ material. The PSZ film 318 is fluid and can fill the trench 312 without voids. Upon completion of curing, N is desorbed from a PSZ material composed of Si, H and N, and H is substituted with O to form a PSZ film 318 made of a SiO 2 film. At this time, a tensile stress is generated in the PSZ film 318.

한편, PSZ막(318) 형성 시 아웃 가싱 되지 못한 수소(H2) 가스가 라이너 절연막(316)과 PSZ막(318)의 계면에 잔류하게 되는데, 이는 TEOS막으로 이루어진 라이너 절연막(316)을 다공성(Porous)으로 만들어 라이너 절연막(316)의 습식 식각 비(Wet Etch Rate)를 증가하게 만든다.Meanwhile, when the PSZ film 318 is formed, hydrogen (H 2 ) gas that has not been outgassed remains at the interface between the liner insulating film 316 and the PSZ film 318, which makes the liner insulating film 316 made of TEOS film porous. It is made of (Porous) to increase the wet etch rate (Wet Etch Rate) of the liner insulating film 316.

도 3b를 참조하면, 하드 마스크용 질화막(306)이 노출되는 시점까지 측벽 산화막(314), 라이너 절연막(316) 및 PSZ막(318)을 평탄화 식각한다. 평탄화 식각 공정은 화학적 기계적 연마(Chemical Mechanical Polishing; CMP) 공정으로 실시할 수 있다.Referring to FIG. 3B, the sidewall oxide film 314, the liner insulating film 316, and the PSZ film 318 are planarized and etched until the hard mask nitride film 306 is exposed. The planarization etching process may be performed by a chemical mechanical polishing (CMP) process.

이로써, 평탄화 식각 공정에 의해 트렌치(312)가 형성된 소자 분리 영역에만 측벽 산화막(314), 라이너 절연막(316) 및 PSZ막(318)이 잔류되어 소자 분리막(320)으로 형성된다.As a result, the sidewall oxide layer 314, the liner insulating layer 316, and the PSZ layer 318 remain in the device isolation region 320 only in the device isolation region where the trench 312 is formed by the planarization etching process.

도 3c를 참조하면, 하드 마스크용 질화막(306) 상부의 산화막을 제거하기 위한 식각 공정을 실시한다. 도시하지 않았으나, 하드 마스크용 질화막(306) 상부의 산화막은 자연 산화막(Natural Oxide)일 수도 있고, CMP 공정 후 하드 마스용 질화막(306) 상에 일부 잔류된 하드 마스크용 산화막(도 3a의 308)일 수도 있다.Referring to FIG. 3C, an etching process for removing an oxide film on the nitride film 306 for a hard mask is performed. Although not shown, the oxide film on the hard mask nitride film 306 may be a natural oxide film, and a hard mask oxide film 308 partially remaining on the hard mask nitride film 306 after the CMP process (308 in FIG. 3A). It may be.

하드 마스크용 질화막(306) 상부의 산화막 제거 공정은 옥사이드 에천트(Oxide Etchant)를 사용하여 실시한다. The oxide film removing process on the nitride film 306 for the hard mask is performed using an oxide etchant.

그러나, 하드 마스크용 질화막(306) 상부의 산화막 제거 시 PSZ막(318)에 발생된 인장 응력 및 라이너 절연막(316)과 PSZ막(318)의 계면에 축적된 수소(H2) 가스로 인해 플로팅 게이트용 도전막(304) 측벽의 라이너 절연막(316)이 소실되어 모트(Moat; 322) 현상이 발생하게 된다. 즉, 플로팅 게이트용 도전막(304) 측벽에서 소자 분리막(320)의 가장자리에 모트(322)가 발생된다. 이 경우, 플로팅 게이트용 도전막(304) 측벽에 상대적으로 얇은 두께로 형성된 측벽 산화막(314)도 함께 소실될 수 있다.However, due to the tensile stress generated in the PSZ film 318 when the oxide film on the hard mask nitride film 306 is removed, and the hydrogen (H 2 ) gas accumulated at the interface between the liner insulating film 316 and the PSZ film 318, the floating film is floated. The liner insulating layer 316 on the sidewall of the gate conductive layer 304 is lost to cause a moat 322 phenomenon. That is, the mort 322 is generated at the edge of the device isolation layer 320 on the sidewall of the floating gate conductive layer 304. In this case, the sidewall oxide film 314 formed to have a relatively thin thickness on the sidewall of the conductive film 304 for floating gate may also be lost.

이러한 모트(322)는 후속한 유전체막 증착 전 세정 공정에서 커지고 깊어짐에 따라 컨트롤 게이트용 도전막이 채워져 컨트롤 게이트와 활성 영역 간 쇼트(Short)를 발생시키는 원인으로 작용하므로 제거되어야 하며, 이에 대해서는 후 술하기로 한다.This mort 322 should be removed as it becomes a cause of generating a short between the control gate and the active region as the conductive film for the control gate is filled as it becomes larger and deeper in a subsequent pre-deposition of the dielectric film cleaning process. Let's do it.

한편, 하드 마스크용 질화막(306) 상부의 산화막 제거 시, 통상적으로 옥사이드 에천트에 대해 라이너 절연막(316)보다 식각비가 높은 PSZ막(318)도 함께 식각되어 PSZ막(318)의 두께가 낮아진다.On the other hand, when the oxide film on the hard mask nitride film 306 is removed, the PSZ film 318 having a higher etch ratio than the liner insulating film 316 is also etched with respect to the oxide etchant so that the thickness of the PSZ film 318 is lowered.

도 3d를 참조하면, 하드 마스크용 질화막(도 3c의 306)을 제거한다. 하드 마스크용 질화막(도 3c의 306)은 인산 용액(H3PO4)을 사용하여 제거할 수 있다. 이로써, 하드 마스크용 질화막(도 3c의 306)이 선택적으로 제거되어 플로팅 게이트용 도전막(304)의 표면이 노출된다.Referring to Fig. 3D, the nitride film for hard mask (306 in Fig. 3C) is removed. The nitride film for hard mask (306 of FIG. 3C) can be removed using a phosphoric acid solution (H 3 PO 4 ). Thereby, the nitride film for hard mask (306 of FIG. 3C) is selectively removed and the surface of the floating gate conductive film 304 is exposed.

도 3e를 참조하면, 모트(322)가 채워지도록 플로팅 게이트용 도전막(304) 및 모트(322)가 형성된 소자 분리막(320) 상에 절연막(324)을 형성한다. 절연막(324)은 산화막으로 형성할 수 있으며, 모트(322)를 채울 수 있을 정도로 충분히 두껍게 형성되어야 하며, 모트(322)를 채울 수 있을 정도의 스텝 커버리지(Step Coverage) 특성을 가지고 있어야 한다.Referring to FIG. 3E, an insulating layer 324 is formed on the conductive isolation layer 304 for floating gates and the device isolation layer 320 on which the mort 322 is formed to fill the mort 322. The insulating film 324 may be formed of an oxide film, and may be formed thick enough to fill the mote 322, and have a step coverage characteristic enough to fill the mote 322.

이를 만족시키기 위해, 절연막(324)은 LP-TEOS막, 고밀도 플라즈마(High Density Plasma; HDP) 산화막, BPSG(Boron Phosphorus Silicate Glass)막 또는 고온열산화(High Temperature Oxide; HTO)막 등을 이용하여 300 내지 700Å의 두께로 형성하는 것이 바람직하다. 이로써, 소자 분리막(320)의 모트(322)가 절연막(324)으로 채워진다.In order to satisfy this, the insulating film 324 may be formed by using an LP-TEOS film, a high density plasma (HDP) oxide film, a boron phosphorus silica glass (BPSG) film, or a high temperature oxide (HTO) film. It is preferable to form in thickness of 300-700 kPa. As a result, the mott 322 of the device isolation layer 320 is filled with the insulating layer 324.

도 3f를 참조하면, 소자 분리막(320)이 노출되는 시점까지 절연막(324)을 식 각하여 플로팅 게이트용 도전막(304)의 측벽에 발생된 모트(322)에만 절연막(324)을 잔류시킨다.Referring to FIG. 3F, the insulating layer 324 is etched until the device isolation layer 320 is exposed to leave the insulating layer 324 only on the mote 322 generated on the sidewall of the conductive gate 304 for floating gate.

여기서, 절연막(324)의 식각 공정은 건식 식각(Dry Etch) 공정 또는 습식 식각(Wet Etch) 공정으로 실시할 수 있다. 건식 식각 공정은 플라즈마(Plasma) 에치백(Etch Back) 공정으로 실시할 수 있으며, 폴리실리콘막에 대한 선택비를 얻기 위해 식각 가스로 CF4, C2F6, C3F8, C4F8, C5F8, C4F6, C6F6 등 CxFy(1≤x≤6, 4≤y≤8)와 같은 불소(F) 계열의 가스 또는 수소(H)가 포함된 CHF3, CH2F2, CH3F, CH4 등과 같은 CHxFy(1≤x≤4, 0≤y≤3) 계열의 가스를 사용한다. 플라즈마 에치백 공정 시, 주로 CF4 또는 CHF3를 식각 가스로 사용한다.The etching process of the insulating layer 324 may be performed by a dry etching process or a wet etching process. The dry etching process may be performed using a plasma etch back process, and CF 4 , C 2 F 6 , C 3 F 8 , C 4 F as an etching gas to obtain a selectivity for the polysilicon film. CHF 3 containing fluorine (F) -based gas or hydrogen (H) such as CxFy (1≤x≤6, 4≤y≤8), such as 8 , C 5 F 8 , C 4 F 6 , C 6 F 6 CHxFy (1 ≦ x ≦ 4 , 0 ≦ y ≦ 3) series gases such as, CH 2 F 2 , CH 3 F, CH 4 and the like are used. In the plasma etchback process, CF 4 or CHF 3 is mainly used as an etching gas.

반면, 습식 식각 공정은 습식 에치백(Wet Etch Back) 공정으로 실시할 수 있으며, 절연막(324)에 대한 선택비를 얻기 위해 HF 또는 BOE(Buffered Oxide Etchant)를 사용하여 실시한다. 이때, 플라즈마 에치백 공정 및 습식 에치백 공정은 목표 식각 두께를 550 내지 800Å으로 설정하여 실시한다.On the other hand, the wet etching process may be performed by a wet etch back process, and may be performed using HF or BOE (Buffered Oxide Etchant) to obtain a selectivity for the insulating film 324. At this time, the plasma etchback process and the wet etchback process are performed by setting the target etching thickness to 550 to 800 kPa.

이후, 도시하지 않았으나, 유전체막 증착 전 세정 공정을 실시한 후 유전체막 및 컨트롤 게이트용 도전막을 순차적으로 형성한 후 패터닝하여 터널 절연막, 플로팅 게이트, 유전체막 및 컨트롤 게이트가 적층된 구조의 게이트 패턴의 형성을 완료한다. 이때, 플로팅 게이트는 플로팅 게이트용 도전막(304)으로 이루어지고, 컨트롤 게이트는 컨트롤 게이트용 도전막으로 이루어진다.Subsequently, although not shown, a gate pattern having a structure in which a tunnel insulating film, a floating gate, a dielectric film, and a control gate are stacked is formed by performing a cleaning process before depositing a dielectric film, and then sequentially forming and patterning a dielectric film and a control film for control gate. To complete. At this time, the floating gate is made of a conductive film 304 for floating gate, and the control gate is made of a conductive film for control gate.

이렇듯, 본 발명의 일 실시 예에 따르면, 하드 마스크용 질화막 제거 후 절 연막 증착 및 식각 공정 적용을 통해 플로팅 게이트 측벽의 소자 분리막에 발생된 모트가 절연막으로 채워지므로, 후속한 유전체막 증착 전 세정 공정에서 모트가 커지고, 깊어지는 것을 막아 모트에 컨트롤 게이트용 도전막이 채워지지 않도록 하여 컨트롤 게이트와 활성 영역 간 쇼트(Short) 발생을 방지할 수 있다.As described above, according to an embodiment of the present invention, the mott generated in the device isolation layer on the sidewall of the floating gate is filled with an insulating layer by removing the nitride film for the hard mask and applying the insulating film deposition and etching process. This prevents the mort from becoming larger and deeper, thereby preventing the mort from filling the conductive film for the control gate, thereby preventing a short between the control gate and the active region.

또한, CMP 공정을 적용할 경우 스크래치(Scratch)가 발생되는데, 본 발명에서는 소자 분리막 형성을 위한 CMP 공정으로 인해 스크래치가 발생된 부위에 절연막 증착 후 식각 공정을 적용함으로써, CMP 공정에 따른 스크래치를 완화시킬 수도 있다.In addition, when the CMP process is applied, a scratch is generated. In the present invention, by applying an etching process after the deposition of an insulating film on a portion where a scratch is generated due to the CMP process for forming a device isolation layer, scratches according to the CMP process are alleviated. You can also

도 4a 내지 도 4e는 본 발명의 제3 실시예에 따른 반도체 소자의 소자 분리막 형성 방법을 설명하기 위하여 도시한 소자의 단면도이다. 이하에서는, 반도체 소자중 플래시 메모리 소자의 소자 분리막 형성 방법을 일실시예로써 설명한다.4A to 4E are cross-sectional views of a device for explaining a method of forming a device isolation film of a semiconductor device according to a third embodiment of the present invention. Hereinafter, a method of forming an isolation layer of a flash memory device among semiconductor devices will be described.

도 4a를 참조하면, 제1 영역(A)과 제2 영역(B)을 포함하는 반도체 기판(410)이 제공된다. 제1 영역(A)은 드레인 선택 라인, 소스 선택 라인 및 워드 라인을 포함하는 게이트들이 형성되는 메모리 셀 영역이며, 제2 영역(B)은 제1 영역(A)에 형성된 게이트들을 구동하는 주변 회로가 형성되는 주변 회로 영역이다, 이때, 제1 영역(A)에 형성되는 게이트들은 폭이 좁고 게이트들 사이의 간격이 좁게 형성되는 반면에, 제2 영역(B)에 형성되는 게이트들은 제1 영역(A)에 형성되는 게이트들에 비해 폭이 넓고 게이트들 사이의 간격이 넓게 형성된다.Referring to FIG. 4A, a semiconductor substrate 410 including a first region A and a second region B is provided. The first region A is a memory cell region in which gates including a drain select line, a source select line, and a word line are formed, and the second region B is a peripheral circuit driving the gates formed in the first region A. FIG. Is a peripheral circuit region in which the gates formed in the first region A have a narrow width and a narrow gap between the gates, whereas the gates formed in the second region B have a first region. Compared with the gates formed in (A), the width is wider and the gap between the gates is wider.

반도체 기판(410) 상에 스크린 산화막(screen oxide; 도시하지 않음)을 형성하고 반도체 기판(410)에 대해 웰(well) 이온 주입 공정 또는 문턱 전압 이온 주입 공정을 실시한다. 웰 이온 주입 공정은 반도체 기판(410)에 웰 영역을 형성하기 위해 실시하고 문턱 전압 이온 주입 공정은 트랜지스터와 같은 반도체 소자의 문턱 전압을 조절하기 위해 실시한다. 이때, 스크린 산화막(도시하지 않음)은 웰 이온 주입 공정 또는 문턱 전압 이온 주입 공정시 반도체 기판(410)의 계면이 손상되는 것을 방지한다.A screen oxide (not shown) is formed on the semiconductor substrate 410, and a well ion implantation process or a threshold voltage ion implantation process is performed on the semiconductor substrate 410. The well ion implantation process is performed to form a well region in the semiconductor substrate 410, and the threshold voltage ion implantation process is performed to adjust the threshold voltage of a semiconductor device such as a transistor. In this case, the screen oxide layer (not shown) prevents the interface of the semiconductor substrate 410 from being damaged during the well ion implantation process or the threshold voltage ion implantation process.

그리고, 스크린 산화막(도시하지 않음)을 제거한 후, 반도체 기판(410) 상에 게이트 절연막(420a, 420b)을 형성한다. 이때 제2 영역(B)에 형성된 게이트 절연막(420b)의 두께는 제1 영역(A)에 형성된 게이트 절연막(420a)의 두께보다 두껍다. 특히, 제1 영역(A)에 형성되는 게이트 절연막(420a)은 터널 절연막으로써, F/N 터널링(Fowler/Nordheim tunneling) 현상으로 전자를 통과시킬 수 있다. 게이트 절연막(420a, 420b)은 산화막으로 형성할 수 있다. After removing the screen oxide film (not shown), gate insulating films 420a and 420b are formed on the semiconductor substrate 410. In this case, the thickness of the gate insulating film 420b formed in the second region B is greater than the thickness of the gate insulating film 420a formed in the first region A. FIG. In particular, the gate insulating layer 420a formed in the first region A is a tunnel insulating layer, and electrons may pass through F / N tunneling. The gate insulating films 420a and 420b may be formed of oxide films.

게이트 절연막(420a, 420b) 상에는 도전막(430)을 형성한다. 특히 제1 영역(A)에 형성되는 도전막(430)은 플로팅 게이트로 형성되어, 프로그램 동작시 전자가 축적되거나 소거 동작시 저장된 전하가 방출될 수 있다. 이에 따라, 프로그램 동작시에는 게이트 절연막(420a) 하단의 채널 영역에서 도전막(430)으로 전자가 이동하고, 소거 동작시에는 도전막(430)에서 게이트 절연막(420a) 하단의 채널 영역으로 전자가 이동할 수 있다. 도전막(430)은 폴리 실리콘막으로 형성한다. The conductive film 430 is formed on the gate insulating films 420a and 420b. In particular, the conductive layer 430 formed in the first region A may be formed as a floating gate so that electrons may accumulate during a program operation or stored charges may be emitted during an erase operation. Accordingly, electrons move from the channel region under the gate insulating film 420a to the conductive film 430 during the program operation, and electrons move from the conductive film 430 to the channel region under the gate insulating film 420a during the erase operation. I can move it. The conductive film 430 is formed of a polysilicon film.

도전막(430) 상에는 제1 하드 마스크막(440)및 제2 하드 마스크막(450)이 형성된다. 제1 하드 마스크막(440)은 도전막(430), 게이트 절연막(420a, 420b) 및 반도체 기판(410)과 식각 선택비가 다른 물질막, 예를 들면 질화막으로 형성한다. 제 2 하드 마스크막(450)은 제1 하드 마스크막(440)과 식각 선택비가 다른 물질막, 예를 들면 산화막으로 형성한다.The first hard mask film 440 and the second hard mask film 450 are formed on the conductive film 430. The first hard mask layer 440 is formed of a conductive layer 430, gate insulating layers 420a and 420b, and a material layer having a different etching selectivity from the semiconductor substrate 410, for example, a nitride layer. The second hard mask layer 450 is formed of a material layer having a different etching selectivity from the first hard mask layer 440, for example, an oxide layer.

도 4b를 참조하면, 제2 하드 마스크막(450) 상에 포토 레지스트 패턴(도시하지 않음)을 형성한다. 포토 레지스트 패턴(도시하지 않음)은 반도체 기판(410)의 소자 분리 영역 상부가 오픈되도록 형성한다. 그리고, 포토 레지스트 패턴(도시하지 않음)을 이용한 식각 공정으로 제2 하드 마스크막(450), 제1 하드 마스크막(440), 도전막(430) 및 게이트 절연막(420a, 420b)을 식각하여 패터닝하고 반도체 기판(410)의 일부를 식각하여 트렌치를 형성한다. 이후에 포토 레지스트 패턴(도시하지 않음)은 제거된다.Referring to FIG. 4B, a photoresist pattern (not shown) is formed on the second hard mask film 450. A photoresist pattern (not shown) is formed so that the upper portion of the device isolation region of the semiconductor substrate 410 is opened. The second hard mask layer 450, the first hard mask layer 440, the conductive layer 430, and the gate insulating layers 420a and 420b are etched and patterned by an etching process using a photoresist pattern (not shown). A portion of the semiconductor substrate 410 is etched to form trenches. Thereafter, the photoresist pattern (not shown) is removed.

도 4c를 참조하면, 후속하는 공정에서 트렌치(T)에 절연막을 매립하기 용이하도록 트렌치(T)의 측벽을 따라 라이너 절연막(460)을 형성한다. 라이너 절연막(460)은 제2 하드 마스크막(450) 상에도 형성될 수 있다. Referring to FIG. 4C, a liner insulating layer 460 is formed along sidewalls of the trench T to facilitate filling of the insulating layer in the trench T in a subsequent process. The liner insulating layer 460 may also be formed on the second hard mask layer 450.

그리고, 트렌치를 포함하는 반도체 기판(410) 상에 제1 절연막(470)을 형성한다. 제1 절연막(470)은 높은 종횡비를 갖도록 형성된 트렌치(T)를 용이하게 매립할 수 있도록 유동성이 우수한 절연막을 스핀 방식으로 형성한다. 이를 위하여, 제1 절연막(470)은 Si, O, N, H 원소를 포함하는 SOD(Spin On Dielectric) 절연막으로 형성한다. The first insulating layer 470 is formed on the semiconductor substrate 410 including the trench. The first insulating film 470 forms an insulating film having excellent fluidity by a spin method so as to easily fill the trench T formed to have a high aspect ratio. To this end, the first insulating film 470 is formed of a SOD (Spin On Dielectric) insulating film containing Si, O, N, and H elements.

제1 절연막(470)이 형성되는 높이는 트렌치를 매립하 수 있는 최소한의 두께로 형성하는 것이 바람직하다. 제1 절연막(470)은 후속하는 열처리 공정을 통해 제1 절연막(470)에 포함된 불순물을 배출하여 막질을 치밀화시켜야 하는데, 제1 절연 막(470)이 두껍게 형성되면 제1 절연막(470)의 표면이 먼저 경화되어 제1 절연막(470)의 중심부 또는 저면부는 경화되지 못하기 때문이다.The height at which the first insulating layer 470 is formed is preferably formed to a minimum thickness to fill the trench. The first insulating film 470 must be densified by discharging impurities included in the first insulating film 470 through a subsequent heat treatment process. When the first insulating film 470 is formed thick, the first insulating film 470 This is because the surface is first hardened so that the central portion or the bottom of the first insulating layer 470 cannot be hardened.

이후에, 제1 절연막(470)에 대해 여러 단계의 열처리 공정을 실시하여 제1 절연막(470)의 막질을 치밀화한다. 이러한 열처리 공정은 비교적 저온에서 제1 절연막(470)의 치환을 최대화하는 제1 열처리 단계와, 비교적 고온에서 제1 절연막(470)의 막질을 치밀하게 하는 제2 열처리 단계를 포함한다. 제1 열처리 단계는 300∼400℃의 온도에서 H2 가스와 H2O 분위기에서 실시하며, 제2 열처리 단계는 600∼800℃의 온도에서 O2 가스 분위기에서 실시한다.Thereafter, the first insulating film 470 is subjected to various heat treatment processes to densify the film quality of the first insulating film 470. The heat treatment process includes a first heat treatment step of maximizing substitution of the first insulating film 470 at a relatively low temperature, and a second heat treatment step of densifying the film quality of the first insulating film 470 at a relatively high temperature. The first heat treatment step is carried out in a H 2 gas and H 2 O atmosphere at a temperature of 300 ~ 400 ℃, the second heat treatment step is carried out in an O 2 gas atmosphere at a temperature of 600 ~ 800 ℃.

이와 같이, 제1 절연막(470)은 형성되는 두께를 낮추고 여러 단계의 열처리 공정을 통해 충분하게 경화되어 소자 분리막으로 기능할 수 있도록 막질이 치밀하게 형성될 수 있다.As such, the first insulating layer 470 may be formed to have a high film quality such that the thickness of the first insulating layer 470 is lowered and sufficiently cured through various heat treatment processes to function as an isolation layer.

도 4d를 참조하면, 후속하는 평탄화 공정을 진행하기 위해서는 식각 대상막인 절연막이 소정 두께 이상으로 형성되어야 하는데, 전술한 공정에서 제1 절연막(470)에 대한 열처리 공정의 효율을 극대화시키기 위하여 제1 절연막(470)의 두께를 얇게 형성하였기 때문에, 제1 절연막(470)만으로는 평탄화 공정을 실시하는 것이 어렵다. 따라서, 평탄화 공정을 실시할 수 있는 절연막 두께를 확보하기 위하여 제1 절연막(470) 상에 제2 절연막(480)을 형성한다. Referring to FIG. 4D, in order to proceed with the subsequent planarization process, an insulating film, which is an etching target film, may be formed to have a predetermined thickness or more. In order to maximize the efficiency of the heat treatment process for the first insulating film 470 in the above-described process, Since the thickness of the insulating film 470 is formed thin, it is difficult to perform the planarization process with only the first insulating film 470. Accordingly, the second insulating film 480 is formed on the first insulating film 470 to secure the thickness of the insulating film capable of performing the planarization process.

제2 절연막(480)은 제1 절연막(470)보다 막질이 치밀하고, 제1 절연막(470)이 가지고 있는 응력 특성과 반대되는 절연막, 예를 들면 플라즈마 화학 기상 증 착(Plasma Enhanced Chemical Vapor Deposition; PECVD) 방법으로 형성된 절연막으로 형성한다. 플라즈마 화학 기상 증착 방법으로 형성된 절연막은 SOD 절연막에 비해 막질이 치밀하며, SOD절연막은 인장 응력을 가지고 있는데 반해 플라즈마 화학 기상 증착 방법으로 형성된 절연막은 압축 응력을 가지고 있다. 따라서, SOD 절연막상에 플라즈마 화학 기상 증착 방법으로 형성된 절연막을 형성하면 이들의 계면에서 응력이 상쇄될 수 있다. 플라즈마 화학 기상 증착 방법으로 절연막을 형성할 때에는 TEOS 가스, O2 가스 및 O3 가스를 이용하여 350∼450℃의 온도와 1~10토르의 압력에서 형성한다.The second insulating film 480 is denser than the first insulating film 470, and has an insulating film opposite to the stress characteristic of the first insulating film 470, for example, plasma enhanced chemical vapor deposition (PSA); It is formed by an insulating film formed by the PECVD method. The insulating film formed by the plasma chemical vapor deposition method is denser than the SOD insulating film, and the SOD insulating film has a tensile stress, whereas the insulating film formed by the plasma chemical vapor deposition method has a compressive stress. Therefore, the formation of an insulating film formed by the plasma chemical vapor deposition method on the SOD insulating film may cancel the stress at their interface. When the insulating film is formed by the plasma chemical vapor deposition method, TEOS gas, O 2 gas and O 3 gas are used at a temperature of 350 to 450 ° C. and a pressure of 1 to 10 Torr.

도 4e를 참조하면, 도전막(430)이 노출될 때까지 제2 절연막(480) 및 제1 절연막(470)에 대해 화학 기계적 연마(Chemical Mechanical Polishing; CMP) 방법과 같은 평탄화 공정을 실시한다. 그리고 제1 절연막(470)에 대해 습식 식각 공정을 실시하여 제1 절연막(470)의 높이를 낮춘다. 본 발명은 제1 절연막(470)의 전체 부분에 대해 막질이 치밀하게 형성되었기 때문에, 식각 공정중에 막질이 치밀하게 형성되지 못한 부분이 더욱 식각되어 모우트(moat)가 발생하는 문제점을 예방할 수 있다.Referring to FIG. 4E, a planarization process such as a chemical mechanical polishing (CMP) method is performed on the second insulating film 480 and the first insulating film 470 until the conductive film 430 is exposed. In addition, a wet etching process is performed on the first insulating layer 470 to lower the height of the first insulating layer 470. According to the present invention, since the film quality is densely formed over the entire portion of the first insulating film 470, a problem in which a moat is not generated due to the densely formed part during the etching process may be further etched. .

상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.Although the technical spirit of the present invention described above has been described in detail in a preferred embodiment, it should be noted that the above-described embodiment is for the purpose of description and not of limitation. In addition, the present invention will be understood by those skilled in the art that various embodiments are possible within the scope of the technical idea of the present invention.

도 1a 및 도 1b는 종래 기술에 따른 소자 분리막의 결함을 설명하기 위한 사진이다.1A and 1B are photographs for describing defects of a device isolation layer according to the related art.

도 2a 내지 도 2f는 본 발명의 제1 실시예에 따른 반도체 소자의 소자 분리막 형성 방법을 설명하기 위한 단면도이다.2A to 2F are cross-sectional views illustrating a method of forming a device isolation film of a semiconductor device in accordance with a first embodiment of the present invention.

도 3a 내지 도 3f는 본 발명의 제2 실시예에 따른 반도체 소자의 소자 분리막 형성 방법을 설명하기 위한 단면도이다.3A to 3F are cross-sectional views illustrating a method of forming a device isolation film of a semiconductor device in accordance with a second embodiment of the present invention.

도 4a 내지 도 4e는 본 발명의 제3 실시예에 따른 반도체 소자의 소자 분리막 형성 방법을 설명하기 위한 단면도이다.4A through 4E are cross-sectional views illustrating a method of forming an isolation layer in a semiconductor device in accordance with a third embodiment of the present invention.

<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for the main parts of the drawings>

200 : 반도체 기판 202 : 게이트 절연막200 semiconductor substrate 202 gate insulating film

204 : 도전막 206 : 버퍼막204: conductive film 206: buffer film

208 : 소자분리 마스크막 210 : 하드 마스크 패턴208: device isolation mask film 210: hard mask pattern

212 : 라이너 절연막 214 : 제1 절연막212: liner insulating film 214: first insulating film

216 : 제2 절연막 220 : 소자 분리막216: second insulating film 220: device isolation film

Claims (38)

트렌치가 형성된 반도체 기판이 제공되는 단계;Providing a semiconductor substrate having a trench formed therein; 상기 트렌치의 저면에 유동성 절연물질인 제1 절연막을 형성하는 단계; 및Forming a first insulating film, which is a flowable insulating material, on the bottom of the trench; And 상기 제1 절연막의 상부에 상기 제1 절연막보다 밀도가 더 치밀한 제2 절연막을 형성하는 단계를 포함하는 반도체 소자의 소자 분리막 형성 방법.Forming a second insulating film having a higher density than the first insulating film on the first insulating film. 트렌치가 형성된 반도체 기판이 제공되는 단계;Providing a semiconductor substrate having a trench formed therein; 상기 트렌치의 내부가 완전히 채워지지 않도록, 상기 트렌치를 포함한 상기 반도체 기판의 상부에 제1 절연막을 형성하는 단계;Forming a first insulating film on the semiconductor substrate including the trench so that the inside of the trench is not completely filled; 상기 제1 절연막 중에서, 상기 트렌치의 상부 측벽에 형성된 상기 제1 절연막을 제거하는 단계; 및Removing the first insulating film formed on the upper sidewall of the trench from the first insulating film; And 상기 제1 절연막의 상부에 상기 제1 절연막보다 밀도가 더 치밀한 제2 절연막을 형성하는 단계를 포함하는 반도체 소자의 소자 분리막 형성 방법.Forming a second insulating film having a higher density than the first insulating film on the first insulating film. 제 1 항 또는 제 2 항에 있어서,The method according to claim 1 or 2, 상기 제1 절연막은 SOD(spin on dielectric)막으로 형성하는 반도체 소자의 소자 분리막 형성 방법.And forming the first insulating film as a spin on dielectric (SOD) film. 제 1 항 또는 제 2 항에 있어서,The method according to claim 1 or 2, 상기 제2 절연막은 HDP(high density plasma)막으로 형성하는 반도체 소자의 소자 분리막 형성 방법.And forming the second insulating layer as a high density plasma (HDP) layer. 제 1 항 또는 제 2 항에 있어서,The method according to claim 1 or 2, 상기 트렌치를 포함한 상기 반도체 기판의 표면을 따라 라이너 절연막을 형성하는 단계를 더 포함하는 반도체 소자의 소자 분리막 형성 방법.And forming a liner insulating film along a surface of the semiconductor substrate including the trench. 제 2 항에 있어서, The method of claim 2, 상기 트렌치의 상부 측벽에 형성된 상기 제1 절연막을 제거하는 단계는 습식 또는 건식 식각 공정으로 실시하는 반도체 소자의 소자 분리막 형성 방법.And removing the first insulating layer formed on the upper sidewall of the trench by a wet or dry etching process. 제 6 항에 있어서,The method of claim 6, 상기 습식 식각 공정은 BOE(Buffer Oxide Etchant) 또는 HF 희석액을 사용하여 실시하는 반도체 소자의 소자 분리막 형성 방법.The wet etching process is a method of forming a device isolation layer of a semiconductor device using a buffer oxide etchant (BOE) or HF diluent. 제 2 항에 있어서,The method of claim 2, 제1 절연막을 형성하는 단계에서, 상기 제1 절연막은 1000Å 내지 2000Å의 두께로 형성하는 반도체 소자의 소자 분리막 형성 방법.In the forming of the first insulating film, the first insulating film is a device isolation film forming method of a semiconductor device to form a thickness of 1000 ~ 2000Å. 제 1 항 또는 제 2 항에 있어서, 상기 제1 절연막을 형성하는 단계는,The method of claim 1 or 2, wherein forming the first insulating film, 상기 반도체 기판 상에 유동설 절연막을 형성하는 단계; 및Forming a flow insulating film on the semiconductor substrate; And 상기 유동성 절연막의 밀도를 치밀화 하기 위한 열처리 공정을 실시하는 단계를 포함하는 반도체 소자의 소자 분리막 형성 방법.And performing a heat treatment process for densifying the density of the flowable insulating film. 활성영역 상에는 도전막 및 소자분리 마스크막이 적층되고, 소자 분리 영역에는 트렌치가 형성된 반도체 기판이 제공되는 단계;Providing a semiconductor substrate having a conductive film and a device isolation mask film stacked on the active region, and a trench formed in the device isolation region; 상기 트렌치의 저면에 제1 절연막을 형성하는 단계;Forming a first insulating film on the bottom of the trench; 상기 제1 절연막의 상부에 상기 제1 절연막보다 더 치밀한 제2 절연막을 형성하는 단계; 및Forming a second insulating film on the first insulating film, wherein the second insulating film is denser than the first insulating film; And 상기 도전막이 드러나도록 평탄화 공정을 실시하는 단계를 포함하는 반도체 소자의 소자 분리막 형성 방법.And forming a planarization process so that the conductive film is exposed. 제 10 항에 있어서,The method of claim 10, 상기 제1 절연막을 형성하는 단계에서, 상기 제1 절연막의 상부면은 상기 도전막의 상부면보다 낮도록 형성하는 반도체 소자의 소자 분리막 형성 방법.And forming a first insulating film so that an upper surface of the first insulating film is lower than an upper surface of the conductive film. 제 10 항에 있어서, 상기 제2 절연막을 형성하는 단계 이전에,The method of claim 10, before the forming of the second insulating film, 상기 트렌치의 상부 측벽에 잔류하는 상기 제1 절연막을 제거하는 단계를 더 포함하는 반도체 소자의 소자 분리막 형성 방법.And removing the first insulating film remaining on the upper sidewalls of the trench. 셀 영역에 제1 트렌치가 형성되고, 주변회로 영역에 제2 트렌치가 형성된 반도체 기판이 제공되는 단계;Providing a semiconductor substrate having a first trench formed in a cell region and a second trench formed in a peripheral circuit region; 상기 제1 및 제2 트렌치의 내부에 제1 절연막을 형성하는 단계;Forming a first insulating layer in the first and second trenches; 상기 제2 트렌치에 형성된 상기 제1 절연막의 높이를 낮추는 단계; 및Lowering the height of the first insulating film formed in the second trench; And 상기 제1 절연막의 상부에 제2 절연막을 형성하는 단계를 포함하는 반도체 소자의 소자 분리막 형성 방법.And forming a second insulating film on the first insulating film. 제 13 항에 있어서,The method of claim 13, 상기 제2 트렌치는 상기 제1 트렌치의 폭보다 더 넓게 형성된 반도체 소자의 소자 분리막 형성 방법.And the second trench is formed wider than the width of the first trench. 제 13 항에 있어서,The method of claim 13, 상기 제1 절연막은 SOD(spin on dielectric)막으로 형성하는 반도체 소자의 소자 분리막 형성 방법.And forming the first insulating film as a spin on dielectric (SOD) film. 제 13 항에 있어서,The method of claim 13, 상기 제2 절연막은 HDP(high density plasma)막으로 형성하는 반도체 소자의 소자 분리막 형성 방법.And forming the second insulating layer as a high density plasma (HDP) layer. 제 13 항에 있어서, 상기 제1 절연막의 높이를 낮추는 단계에서,The method of claim 13, wherein in the step of lowering the height of the first insulating film, 상기 제1 트렌치에 형성된 상기 제1 절연막의 높이도 동시에 낮추되, 상기 제2 트렌치에 형성된 상기 제1 절연막의 식각 속도가 더 빠르게 실시되는 반도체 소자의 소자 분리막 형성 방법.And simultaneously lowering the height of the first insulating film formed in the first trench, wherein the etching rate of the first insulating film formed in the second trench is faster. 소자 분리 마스크를 이용한 식각 공정으로 반도체 기판의 소자 분리 영역에 트렌치를 형성하는 단계;Forming a trench in an isolation region of the semiconductor substrate by an etching process using an isolation mask; 상기 트렌치가 채워지도록 상기 트렌치를 포함한 상기 소자 분리막 상에 라이너 절연막 및 PSZ막을 순차적으로 형성하는 단계;Sequentially forming a liner insulating film and a PSZ film on the device isolation layer including the trench to fill the trench; 상기 소자 분리 마스크의 하드 마스크용 질화막이 노출되도록 상기 PSZ(Polysilazane)막 및 상기 라이너 절연막을 식각하여 소자 분리막을 형성하는 단계;Forming a device isolation layer by etching the polysilazane (PSZ) layer and the liner insulating layer so that the nitride film for the hard mask of the device isolation mask is exposed; 상기 하드 마스크용 질화막 상부의 산화막을 제거하는 단계;Removing an oxide film on the nitride film for the hard mask; 상기 하드 마스크용 질화막을 제거하는 단계;Removing the nitride film for the hard mask; 상기 소자 분리막 가장자리의 모트(moat)가 채워지도록 절연막을 형성하는 단계; 및Forming an insulating layer to fill a moat of an edge of the device isolation layer; And 상기 소자 분리막 상부의 절연막을 식각하여 상기 모트에 상기 절연막을 잔류시키는 단계를 포함하는 반도체 소자의 제조 방법.Etching the insulating film on the device isolation layer to leave the insulating film in the mote. 제 18 항에 있어서, The method of claim 18, 상기 트렌치를 형성하는 단계에 의해 상기 반도체 기판의 활성 영역 상에 터널 절연막, 도전막 및 상기 소자 분리 마스크의 적층 구조가 형성되는 반도체 소자의 제조 방법.Forming a trench to form a stacked structure of a tunnel insulating film, a conductive film, and the device isolation mask on an active region of the semiconductor substrate. 제 18 항에 있어서,The method of claim 18, 상기 라이너 절연막은 LP-TEOS막으로 형성되는 반도체 소자의 제조 방법.The liner insulating film is a method of manufacturing a semiconductor device formed of an LP-TEOS film. 제 18 항에 있어서,The method of claim 18, 상기 PSZ막은 PSZ 물질을 코팅한 후 큐어링하여 형성되는 반도체 소자의 제조 방법.The PSZ film is a method of manufacturing a semiconductor device is formed by coating and curing the PSZ material. 제 18 항에 있어서,The method of claim 18, 상기 하드 마스크용 질화막 상부의 산화막은 옥사이드 에천트(Oxide Etchant)를 사용하여 제거되는 반도체 소자의 제조 방법.The oxide film on the nitride film for the hard mask is removed using an oxide etchant (Oxide Etchant). 제 18 항에 있어서,The method of claim 18, 상기 절연막은 LP-TEOS막, HDP 산화막, BPSG막 및 HTO막 중 어느 하나로 형성되는 반도체 소자의 제조 방법.And the insulating film is formed of any one of an LP-TEOS film, an HDP oxide film, a BPSG film, and an HTO film. 제 1 항에 있어서,The method of claim 1, 상기 절연막은 300 내지 700Å의 두께로 형성되는 반도체 소자의 제조 방법.The insulating film is a method of manufacturing a semiconductor device formed to a thickness of 300 to 700Å. 제 18 항에 있어서,The method of claim 18, 상기 절연막은 플라즈마 에치백 공정으로 식각되는 반도체 소자의 제조 방법.The insulating layer is a method of manufacturing a semiconductor device is etched by a plasma etch back process. 제 25 항에 있어서,The method of claim 25, 상기 플라즈마 에치백 공정은 CxFy(1≤x≤6, 4≤y≤8) 계열의 가스 또는 CHxFy(1≤x≤4, 0≤y≤3) 계열의 가스를 반응 가스로 사용하는 반도체 소자의 제조 방법.The plasma etchback process is a semiconductor device using a gas of CxFy (1≤x≤6, 4≤y≤8) or a CHxFy (1≤x≤4, 0≤y≤3) series as a reaction gas. Manufacturing method. 제 18 항에 있어서,The method of claim 18, 상기 절연막은 습식 에치백 공정으로 식각되는 반도체 소자의 제조 방법.The insulating layer is a method of manufacturing a semiconductor device is etched by a wet etch back process. 제 27 항에 있어서,28. The method of claim 27, 상기 습식 에치백 공정은 HF 또는 BOE를 사용하는 반도체 소자의 제조 방법.The wet etch back process is a method of manufacturing a semiconductor device using HF or BOE. 제 18 항에 있어서,The method of claim 18, 상기 절연막은 목표 식각 두께를 550 내지 800Å으로 하여 식각되는 반도체 소자의 제조 방법.And the insulating layer is etched using a target etching thickness of 550 to 800 kPa. 반도체 기판의 활성 영역에는 게이트 절연막, 도전막, 하드 마스크막이 형성되고 소자 분리 영역에는 트렌치가 형성되는 단계;Forming a gate insulating film, a conductive film, and a hard mask film in the active region of the semiconductor substrate, and forming a trench in the device isolation region; 상기 트렌치에 제1 절연막을 형성하는 단계;Forming a first insulating film in the trench; 상기 제1 절연막의 막질을 치밀하게 하기 위하여 상기 제1 절연막에 대해 열처리 공정을 실시하는 단계;Performing a heat treatment process on the first insulating film to densify the film quality of the first insulating film; 후속하는 평탄화 공정을 실시할 수 있는 절연막 두께를 확보하기 위하여 상기 제1 절연막 상에 제2 절연막을 형성하는 단계; 및Forming a second insulating film on the first insulating film to secure an insulating film thickness capable of performing a subsequent planarization process; And 상기 도전막이 노출될 때까지 상기 제2 절연막 및 상기 제1 절연막에 대해 평탄화 공정을 실시하는 단계를 포함하는 반도체 소자의 소자 분리막 형성 방법.And forming a planarization process on the second insulating film and the first insulating film until the conductive film is exposed. 제30항에 있어서,31. The method of claim 30, 상기 제1 절연막은 스핀 방식으로 형성하는 반도체 소자의 소자 분리막 형성 방법.And forming the first insulating layer in a spin manner. 제30항에 있어서,31. The method of claim 30, 상기 제1 절연막은 Si, O, N, H 원소를 포함하는 SOD(Spin On Dielectric) 절연막으로 형성하는 반도체 소자의 소자 분리막 형성 방법.And the first insulating film is a spin on dielectric (SOD) insulating film containing Si, O, N, and H elements. 제30항에 있어서,31. The method of claim 30, 상기 열처리 공정은 제1 열처리 단계 및 상기 제1 열처리 단계보다 높은 온도에서 실시하는 제2 열처리 단계를 포함하는 반도체 소자의 소자 분리막 형성 방법.The heat treatment process includes a first heat treatment step and a second heat treatment step performed at a higher temperature than the first heat treatment step device isolation film forming method of a semiconductor device. 제33항에 있어서,34. The method of claim 33, 상기 제1 열처리 단계는 300∼400℃의 온도에서 H2 가스와 H2O 분위기에서 실시하는 반도체 소자의 소자 분리막 형성 방법.The first heat treatment step is a device isolation film forming method of a semiconductor device performed in a H 2 gas and H 2 O atmosphere at a temperature of 300 ~ 400 ℃. 제33항에 있어서,34. The method of claim 33, 제2 열처리 단계는 600∼800℃의 온도에서 O2 가스 분위기에서 실시하는 반도체 소자의 소자 분리막 형성 방법.The second heat treatment step is a device isolation film forming method of a semiconductor device performed in an O 2 gas atmosphere at a temperature of 600 ~ 800 ℃. 제30항에 있어서,31. The method of claim 30, 상기 제2 절연막은 상기 제1 절연막보다 막질이 치밀하고 상기 제1 절연막이 가지고 있는 응력 특성과 반대되는 절연막으로 형성하는 반도체 소자의 소자 분리막 형성 방법.And the second insulating film is denser than the first insulating film and is formed of an insulating film that is opposite to the stress characteristic of the first insulating film. 제30항에 있어서,31. The method of claim 30, 상기 제2 절연막은 플라즈마 화학 기상 증착(Plasma Enhanced Chemical Vapor Deposition; PECVD) 방법으로 형성된 절연막으로 형성하는 반도체 소자의 소자 분리막 형성 방법.And the second insulating film is formed of an insulating film formed by a plasma enhanced chemical vapor deposition (PECVD) method. 제37항에 있어서,The method of claim 37, 상기 플라즈마 화학 기상 증착 방법으로 형성된 절연막은 TEOS 가스, O2 가스 및 O3 가스를 이용하여 350∼450℃의 온도와 1~10토르의 압력에서 형성하는 반도체 소자의 소자 분리막 형성 방법.The insulating film formed by the plasma chemical vapor deposition method is formed using a TEOS gas, O 2 gas and O 3 gas at a temperature of 350 ~ 450 ℃ and a pressure of 1 to 10 Torr.
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