KR20100080149A - 이미지센서 및 그 제조방법 - Google Patents

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KR20100080149A
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유재현
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Abstract

실시예는 이미지센서 및 그 제조 방법에 관한 것이다. 실시예에 따른 이미지 센서는, 전기접합영역, 플로팅디퓨젼영역 및 트랜지스터들을 포함하는 리드아웃 회로(Readout Circuitry)가 형성된 제1 기판 및 상기 리드아웃 회로 상측에서 상기 전기접합영역과 전기적으로 연결된 이미지감지부;를 포함하며, 상기 플로팅디퓨젼영역과 소자분리막 사이에 플로팅디퓨젼이온주입영역이 형성된 것을 특징으로 한다. 실시예는 플로팅확산영역과 소자분리막 사이에 저농도이온주입영역을 형성함으로써 다이나믹 레인지 특성을 개선할 수 있다.
플로팅디퓨젼

Description

이미지센서 및 그 제조방법{Method for Manufacturing an Image Sensor}
실시예는 이미지센서 및 그 제조 방법에 관한 것이다.
일반적으로, 이미지 센서(Image sensor)는 광학적 영상(optical image)을 전기적 신호로 변환시키는 반도체 소자로써, 크게 전하결합소자(charge coupled device: CCD)와 씨모스(CMOS; Complementary Metal Oxide Silicon) 이미지 센서(Image Sensor)(CIS)로 구분된다.
씨모스 이미지 센서는 단위 화소 내에 포토 다이오드와 모스 트랜지스터를 형성시킴으로써 스위칭 방식으로 각 단위 화소의 전기적 신호를 순차적으로 검출하여 영상을 구현한다.
종래의 기술에서는 기판에 포토다이오드(Photodiode)를 이온주입 방식으로 형성시킨다. 그런데, 칩사이즈(Chip Size) 증가 없이 픽셀(Pixel) 수 증가를 위한 목적으로 포토다이오드의 사이즈가 점점 감소함에 따라 수광부 면적 축소로 이미지 특성(Image Quality)이 감소하는 경향을 보이고 있다.
또한, 수광부 면적 축소만큼의 적층높이(Stack Height)의 감소가 이루어지지 못하여 에어리 디스크(Airy Disk)라 불리는 빛의 회절현상으로 수광부에 입사되는 포톤(Photon)의 수 역시 감소하는 경향을 보이고 있다.
이를 극복하기 위한 대안 중 하나로 포토다이오드를 비정질 실리콘(amorphous Si)으로 증착하거나, 웨이퍼 대 웨이퍼 본딩(Wafer-to-Wafer Bonding) 등의 방법으로 리드아웃 서킷(Readout Circuitry)은 실리콘 기판(Si Substrate)에 형성시키고, 포토다이오드는 리드아웃 서킷 상부에 형성시키는 시도(이하 "3차원 이미지센서"라고 칭함)가 이루어지고 있다. 포토다이오드와 리드아웃 서킷은 배선(Metal Line)을 통해 연결된다.
종래 이와 같은 3차원 이미지센서는 광감도를 향상시키고 레졸루션(resolution)을 향상시킬 뿐 아니라, 다이나믹 레인지를 향상시킴으로써 조도가 낮은 환경에서는 감도가 높고 조도가 높은 환경에서는 감도가 낮도록 하기 위한 추가적인 회로를 구성하였다. 그러나, 이와 같은 추가적인 회로의 구성은 칩 사이즈의 축소를 어렵게 하며 회로 자체의 특성으로 인하여 전체적인 신호에 노이즈가 발생되는 문제가 있다.
실시예는 회로(circuitry)와 포토다이오드의 새로운 집적을 제공할 수 있는 이미지센서 및 그 제조방법을 제공하고자 한다.
또한, 실시예는 레졀류션(Resolution)과 센서티버티(sensitivity)가 함께 개선될 수 있는 이미지센서 및 그 제조방법을 제공하고자 한다.
실시예는 플로팅확산영역과 소자분리막 사이에 저농도확산영역을 형성함으로써 다이나믹 레인지 특성을 개선할 수 있는 이미지 센서 및 그 제조 방법을 제공하고자 한다.
실시예는 포토 다이오드의 면적 증가나 회로의 추가 없이 제조 공정의 추가로 다이나믹 레인지를 증가시킬 수 있는 이미지 센서 및 그 제조 방법을 제공한다.
또한, 실시예는 필팩터를 높이면서 전하공유(Charge Sharing)현상이 발생하지 않을 수 있는 이미지센서 및 그 제조방법을 제공하고자 한다.
또한, 실시예는 포토다이오드와 리드아웃서킷 사이에 포토차지(Photo Charge)의 원활한 이동통로를 만들어 줌으로써 암전류소스를 최소화하고, 새츄레이션(Saturation) 및 감도의 하락을 방지할 수 있는 이미지센서 및 그 제조방법을 제공하고자 한다.
실시예에 따른 이미지 센서는, 전기접합영역, 플로팅디퓨젼영역 및 트랜지스 터들을 포함하는 리드아웃 회로(Readout Circuitry)가 형성된 제1 기판 및 상기 리드아웃 회로 상측에서 상기 전기접합영역과 전기적으로 연결된 이미지감지부;를 포함하며, 상기 플로팅디퓨젼영역과 소자분리막 사이에 플로팅디퓨젼이온주입영역이 형성된 것을 특징으로 한다.
실시예에 따른 이미지 센서의 제조 방법은, 제1 기판에 소자 분리막을 형성하여 액티브 영역을 형성하는 단계, 상기 액티브 영역에 전기접합영역, 플로팅디퓨젼영역 및 트랜지스터들을 포함하는 리드아웃 회로(Readout Circuitry) 및 상기 플로팅디퓨젼영역과 소자분리막 사이에 플로팅디퓨젼이온주입영역을 형성하는 단계, 상기 리드아웃회로상에 배선을 형성하는 단계, 상기 배선 상에 이미지감지부를 형성하는 단계를 포함하는 것을 특징으로 한다.
실시예에 따른 이미지센서의 제조방법에 의하면 회로(circuitry)와 포토다이오드의 수직형 집적을 제공할 수 있다.
또한, 실시예에 의하면 포토다이오드가 회로(circuitry)의 상측에 위치하는 수직형의 포토다이오드를 채용하면서 포토다이오드를 결정형 반도체층 내에 형성함으로써 포토다이오드 내의 디펙트를 방지할 수 있다.
또한, 실시예에 의하면 회로(circuitry)와 포토다이오드의 수직형 집적에 의해 필팩터(fill factor)를 확장시킬 수 있다.
또한, 실시예에 의하면 종래기술보다 수직형 집적에 의해 같은 픽셀 사이즈 에서 높은 센서티버티(sensitivity)를 제공할 수 있다.
또한, 실시예에 의하면 종래기술보다 같은 레졀류션(Resolution)을 위해 공정비용을 감축할 수 있다.
또한, 실시예에 의하면 각 단위 픽셀은 센서티버티(sensitivity)의 감소 없이 보다 복잡한 회로(circuitry)를 구현할 수 있다.
또한, 실시예는 플로팅확산영역과 소자분리막 사이에 저농도이온주입영역을 형성함으로써 다이나믹 레인지 특성을 개선할 수 있다.
실시예는 포토 다이오드의 면적 증가나 회로의 추가 없이 제조 공정의 추가로 다이나믹 레인지를 증가시킬 수 있으므로 공정이 단순하고 제조 비용이 절감될 뿐 아니라 공정 시간이 단축되는 효과가 있다.
또한, 실시예에 의하면 트랜스터 트랜지스터(Tx) 양단의 소스/드레인 간에 전압차(Potential Difference)가 있도록 소자 설계하여 포토차지(Photo Charge)의 완전한 덤핑(Fully Dumping)이 가능해질 수 있다. 이에 따라, 포토다이오드에서 발생한 포토차지(Photo Charge)가 플로팅디퓨젼 영역으로 덤핑됨에 따라 출력이미지에 대한 감도를 높일 수 있다.
또한, 실시예는 포토다이오드와 리드아웃서킷 사이에 포토차지(Photo Charge)의 원활한 이동통로를 만들어 줌으로써 암전류소스를 최소화하고, 새츄레이션(Saturation) 및 감도의 하락을 방지할 수 있다.
이하, 실시예에 따른 이미지센서 및 그 제조방법을 첨부된 도면을 참조하여 상세히 설명한다.
실시예의 설명에 있어서, 각 층의 "상/아래(on/under)"에 형성되는 것으로 기재되는 경우에 있어, 상/아래는 직접(directly)와 또는 다른 층을 개재하여(indirectly) 형성되는 것을 모두 포함한다.
본 발명은 씨모스이미지센서에 한정되는 것이 아니며, CCD 이미지센서 등 포토다이오드가 필요한 모든 이미지센서에 적용이 가능하다.
도 1은 제1 실시예에 따른 이미지센서의 단면도이다. 또한, 도 2 및 도 3은 실시예에 따른 이미지센서의 플로팅디퓨젼영역을 확대하여 보여주는 단면도이다.
제1 실시예에 따른 이미지센서는 배선(150)과 리드아웃 회로(Circuitry)가 형성된 제1 기판(100), 상기 리드아웃 회로 상측에 형성된 이미지감지부(Image Sensing Device)(210)를 포함한다. 상기 이미지감지부(210)는 포토다이오드(210)일 수 있으나 이에 한정되는 것이 아니고 포토게이트, 포토다이오드와 포토게이트의 결합형태 등이 될 수 있다.
한편, 실시예는 포토다이오드(210)가 결정형 반도체층에 형성된 예를 들고 있으나 이에 한정되는 것이 아니며 비정질 반도체층에 형성된 것을 포함한다.
제1 기판(100)의 리드아웃 회로는 상기 제1 기판(100)에 형성된 전기접합영역(140); 및 상기 전기접합영역 상부에 상기 배선(150)과 연결되어 형성된 제1 도전형 연결영역(147);을 포함할 수 있다.
제1 실시예는 상기 포토다이오드(210)가 결정형 반도체층(crystalline semiconductor layer)에 형성된 예이다. 이로써, 제1 실시예에 의하면 이미지감지 부(210)가 리드아웃 회로의 상측에 위치하는 3차원 이미지센서를 채용하여 필팩터를 높이면서, 이미지감지부(210)를 결정형 반도체층 내에 형성함으로써 이미지감지부 내의 디펙트를 방지할 수 있다.
또한, 실시예에 따른 이미지센서 및 그 제조방법에 의하면, 종래기술이 포토다이오드 상면에 단순히 그라운드(ground)를 인가하는 것과 달리, 강한 리버스 바이어스(reverse bias)를 포토다이오드 상면에 인가함으로써 이미지센서의 리셋 동작시 포토다이오드 영역 내의 캐리어(carriers)를 보다 효과적으로 제거함으로써 리셋 잡음(Reset Nose)이나 암전류(Dark Current)를 방지할 수 있다.
즉, 실시예에 의하면 포토다이오드 상면에 리버스 바이어스(reverse bais)를 가함으로써 포토다이오드 리셋시 리셋 트랜지스터에 인가되는 전기장을 강하게 유도하여 잉여 전자 또는 잉여 홀에 대한 리셋이 용이하고 이에 따라 리셋 잡음(Reset Nose)이나 암전류(Dark Current)를 방지할 수 있다.
실시예와 같이 포토다이오드 상측의 그라운드에 강한 리버스 바이어스를 인가하게 되면, 포토다이오드 리셋시 리셋 트랜지스터에 인가되는 전기장을 강하게 유도하여 잉여 전자 또는 잉여 홀에 대한 리셋이 용이하여 리셋 잡음(Reset Nose)이나 암전류(Dark Current)를 방지할 수 있고, 포토다이오드 영역 내 디플리션(depletion)의 폭이 늘어나는 효과 또한 얻을 수 있다.
다음으로, 실시예에 의하면 트랜스터 트랜지스터(Tx) 양단의 소스/드레인 간에 전압차(Potential Difference)가 있도록 소자 설계하여 포토차지(Photo Charge)의 완전한 덤핑(Fully Dumping)이 가능해질 수 있다. 이에 따라, 포토다이오드에서 발생한 포토차지(Photo Charge)가 플로팅디퓨젼 영역으로 덤핑됨에 따라 출력이미지 감도를 높일 수 있다.
즉, 제1 실시예는 도 1과 같이 리드아웃 회로가 형성된 제1 기판(100)에 전기접합영역(140)을 형성시킴으로써 트랜스터 트랜지스터(Tx)(121) 양단의 소스/드레인 간에 전압차가 있도록 하여 포토차지의 완전한 덤핑이 가능해질 수 있다. 상기 리드아웃 회로는 트랜스퍼트랜지스터(Tx)(121), 리셋트랜지스터(Rx), 드라이브트랜지스터(Dx)(125), 실렉트랜지스터(Sx)를 포함할 수 있다.
또한, 제1실시예는 추가적인 마스크 공정을 적용하여 플로팅 디퓨젼영역(131)과 소자분리막(110) 경계영역에 저농도 불순물을 주입하여 저농도 이온주입영역(132)을 형성함으로써 플로팅디퓨전영역(131)의 캐패시터 영역을 확장시킬 수 있다.
상기 플로팅디퓨젼영역(131)은 상기 트랜스퍼트랜지스터의 일측, 예를 들면 드레인 영역 측에 배치될 수 있으며, 전기접합영역(140)은 상기 트랜스퍼트랜지스터(121)의 타측, 예를 들면 소스 영역 측에 배치될 수 있다.
도 2를 참조하면, 이와 같이 형성된 플로팅디퓨젼영역(131)에 리셋 전압인 2.5~3.8V를 인가하면 풀리 디플리션(fully depletion)되어 플로팅디퓨전영역(131)의 캐패시터의 전체 용량은 도 2에 도시한 바와 같이 작아지게 된다.
이와 같이 캐패시터의 전체 용량이 작아진 상태에서는 낮은 조도에서 센서티비티(sensitivity)가 높아지게 된다.
도 3을 참조하면, 높은 조도의 빛에 대해서 이미지 감지부(210)에서 배선을 통하여 플로팅디퓨젼영역(131)으로 주입되는 전자의 양에 따라 플로팅디퓨젼영역(131)의 포텐셜이 점차 감소하게 된다. 따라서, 저농도이온주입영역(132)의 공핍영역(150)의 폭이 줄어들게 되고 저농도이온주입영역(132)까지 캐패시터의 폭이 증가하게 되어 도 3에 도시한 바와 같이 플로팅디퓨젼영역(131)의 캐패시터가 커지게 된다. 즉, 플로팅디퓨젼영역(131)의 캐패시터에 인가되는 전자의 양에 따라 캐패시터의 값이 변하는 버랙터(varactor)의 특성을 가진다.
이러한 특성을 갖는 이미지 센서는 낮은 조도에서는 보다 밝게 보이는 특성을 가지며, 높은 조도에서는 보다 어두운 특성을 보임으로써 다이나믹 레인지를 증가시킬 수 있어 사물의 식별이 용이하며 필 팩터(fill factor)가 높은 장점이 있다.
상기 플로팅디퓨젼영역(131)과 상기 소자분리막(110) 사이의 저농도이온주입영역(132)의 형성 공정은 상기 플로팅디퓨젼영역(131)의 이온주입공정 이전 또는 이후에 수행할 수 있다.
상기 플로팅디퓨젼영역(131)의 이온주입농도는 상기 저농도이온주입영역(132)의 농도보다 높다.
상기 저농도이온주입영역(132)은 n0형 또는 p0형 불순물을 주입하여 형성할 수 있다.
상기 저농도이온주입영역(132)의 이온주입깊이는 상기 플로팅디퓨젼영역(131)의 이온주입깊이보다 깊게 형성한다.
상기와 같은 구조의 이미지 센서의 플로팅디퓨젼영역(131)을 형성하는 공정 에 대하여 구체적으로 살펴보면 다음과 같다.
우선, 제1 기판(100)을 준비한다. 제2 도전형 제1 기판(100)에 소정 깊이로 트렌치를 형성하고 절연막을 갭필하여 형성된 소자분리막(110)에 의하여 액티브영역을 정의하고, 상기 액티브영역에 트랜지스터를 포함하는 리드아웃 회로를 형성한다. 예를 들어, 리드아웃 회로는 트랜스퍼트랜지스터(Tx)(121), 리셋트랜지스터(Rx), 드라이브트랜지스터(Dx)(125), 실렉트랜지스터(Sx)를 포함하여 형성할 수 있다. 이후, 플로팅디퓨젼영역(FD)(131), 상기 각 트랜지스터에 대한 소스/드레인영역(133, 135, 137)을 포함하는 이온주입영역(130)을 형성할 수 있다.
상기 플로팅디퓨젼영역(131)을 형성하기 이전 또는 이후에 상기 플로팅디퓨젼영역(131)과 상기 소자분리막(110) 사이에 버티컬(vertical) 저농도이온주입영역(132)을 형성한다.
상기 저농도이온주입영역(132)은 상기 플로팅디퓨젼영역(131)에 대하여 저농도의 불순물로 주입한다. 상기 저농도이온주입영역(132)은 제1도전형 불순물 또는 제2도전형 불순물로 형성할 수 있다.
이로써, 상기 플로팅디퓨젼영역(131)과 상기 저농도이온주입영역(132)은 버랙터 타입의 캐패시터를 구현할 수 있으므로, 저조도에서는 캐패시터의 용량이 작아 감도가 향상되는 효과가 있으며, 고조도에서는 캐패시터의 용량이 크므로 감도를 낮추는 효과가 있어 전체적인 다이나믹 레인지를 향상시키는 효과가 있다.
이후, 상기 제1 기판(100)에 리드아웃 회로를 형성하는 단계는 상기 제1 기판(100)에 전기접합영역(140)을 형성하는 단계 및 상기 전기접합영역(140) 상부에 상기 배선(150)과 연결되는 제1 도전형 연결영역(147)을 형성하는 단계를 포함할 수 있다.
예를 들어, 상기 전기접합영역(140)은 PN 졍션(junction)(140) 일 수 있으나 이에 한정되는 것은 아니다. 예를 들어, 상기 전기접합영역(140)은 제2 도전형 웰(141) 또는 제2 도전형 에피층 상에 형성된 제1 도전형 이온주입층(143), 상기 제1 도전형 이온주입층(143) 상에 형성된 제2 도전형 이온주입층(145)을 포함할 수 있다. 예를 들어, 상기 PN 졍션(junction)(140)은 도 2와 같이 P0(145)/N-(143)/P-(141) Junction 일 수 있으나 이에 한정되는 것은 아니다. 상기 제1 기판(100)은 제2 도전형으로 도전되어 있을 수 있으나 이에 한정되는 것은 아니다.
제1 실시예는 도 2와 같이 리드아웃 회로가 형성된 제1 기판(100)에 전기접합영역(140)을 형성시킴으로써 트랜스터 트랜지스터(Tx)(121) 양단의 소스/드레인 간에 전압차가 있도록 하여 포토차지의 완전한 덤핑이 가능해질 수 있다.
즉, 실시예에 의하면 트랜스터 트랜지스터(Tx) 양단의 소스/드레인 간에 전압차(Potential Difference)가 있도록 소자 설계하여 포토차지(Photo Charge)의 완전한 덤핑(Fully Dumping)이 가능해질 수 있다. 예를 들어, N-(143)영역의 도핑농도를 FD(131)의 도핑농도보다 낮게 함으로써 트랜스터 트랜지스터(Tx) 양단의 소스/드레인 간에 전압차(Potential Difference)가 있도록 소자 설계할 수 있다.
이하, 제1 실시예의 포토차지의 덤핑구조에 대해서 구체적으로 설명한다.
제1 실시예에서 전기접합영역(140)은 제2 도전형 웰(141) 또는 제2 도전형 에피층(미도시) 상에 형성된 제1 도전형 이온주입층(143), 상기 제1 도전형 이온주 입층(143) 상에 형성된 제2 도전형 이온주입층(145)을 포함할 수 있다. 예를 들어, 상기 전기접합영역(140)은 PN 졍션(junction) 또는 PNP 졍션일 수 있으나 이에 한정되는 것은 아니다.
N+ 졍션인 플로팅디퓨젼(FD)(131) 노드(Node)와 달리, 전기접합영역(140)인 P/N/P 졍션(140)은 인가전압이 모두 전달되지 않고 일정 전압에서 핀치오프(Pinch-off) 된다. 이 전압을 피닝볼티지(Pinning Voltage)이라 부르며 피닝볼티지(Pinning Voltage)는 P0(145) 및 N-(143) 도핑(Doping) 농도에 의존한다.
구체적으로, 포토다이오드(210)에서 생성된 전자는 PNP 졍션(140)으로 이동하게 되며 트랜스퍼 트랜지스터(Tx)(121) 온(On)시, FD(131) 노드로 전달되어 전압으로 변환된다.
P0/N-/P- 졍션(140)의 최대 전압값은 피닝볼티지가 되고 FD(131) Node 최대 전압값은 Vdd-Rx Vth(문턱전압)이 되므로, Tx(131) 양단간 전위차로 인해 차지쉐어링(Charge Sharing) 없이 칩(Chip) 상부의 포토다이오드(210)에서 발생한 전자가 FD(131) Node로 완전히 덤핑(Dumping) 될 수 있다.
즉, 실시예에 의하면 제1 기판(100)인 실리콘 서브(Si-Sub)에 N+/Pwell Junction이 아닌 P0/N-/Pwell Junction을 형성시킨 이유는 4-Tr APS Reset 동작시 P0/N-/Pwell Junction에서 N-(143)에 + 전압이 인가되고 P0(145) 및 Pwell(141)에는 Ground 전압이 인가되므로 일정전압 이상에서는 P0/N-/Pwell Double Junction이 BJT 구조에서와 같이 Pinch-Off 발생하게 된다. 이를 Pinning Voltage라고 부른다. 따라서 Tx(121) 양단의 Source/Drain에 전압차가 발생하게 되어 Tx On/Off 동작 시 Charge Sharing 현상을 방지할 수 있다.
따라서 종래기술과 같이 단순히 포토다이오드가 N+ Junction으로 연결된 경우와 달리, 제1 실시예에 의하면 새츄레이션(Saturation) 저하 및 감도 하락 등의 문제를 피할 수 있다.
다음으로, 제1 실시예에 의하면 포토다이오드와 리드아웃서킷 사이에 제1 도전형 연결영역(147)을 형성하여 포토차지(Photo Charge)의 원할한 이동통로를 만들어 줌으로써 암전류소스를 최소화하고, 새츄레이션(Saturation) 저하 및 감도의 하락을 방지할 수 있다.
이를 위해, 제1 실시예는 P0/N-/P- 졍션으로 이루어진 전기접합영역(140)의 표면에 오미컨택(Ohmic Contact)을 위한 제1 도전형 연결영역(147)을 형성할 수 있다. 한편, 이러한 제1 도전형 연결영역(147)이 리키지 소소스(Leakage Source)가 되는 것을 최소화하기 위해 제1 도전형 연결영역(147)의 폭을 최소화할 수 있다. 이를 통해 3 차원 이미지센서의 암전류(Dark Current) 감소에 기여할 수 있다.
즉, 제1 실시예와 같이 컨택(Contact) 형성 부에만 국부적으로 N+ Doping을 한 이유는 다크시그널(Dark Signal)을 최소화하면서 오믹컨택(Ohmic Contact) 형성을 원활히 해 주기 위함이다. Tx Source 부 전체를 N+ Doping 할 경우 기판표면 댕글링본드(Si Surface Dangling Bond)에 의해 Dark Signal이 증가할 수 있다.
도 4는 제2 실시예에 따른 이미지센서의 단면도이다.
제2 실시예에 따른 이미지센서는 배선(150)과 리드아웃 회로(Circuitry)가 형성된 제1 기판(100); 상기 리드아웃 회로 상측에 형성된 이미지감지부(Image Sensing Device)(210)를 포함한다. 제1 기판(100)의 리드아웃 회로는 상기 제1 기판(100)에 형성된 전기접합영역(140); 및 상기 전기접합영역 일측에 상기 배선(150)과 연결되어 형성된 제1 도전형 연결영역(148);을 포함할 수 있다.
제2 실시예는 상기 제1 실시예의 기술적인 특징을 채용할 수 있다.
예를 들어, 추가적인 마스크 공정을 적용하여 플로팅 디퓨젼영역(131)과 소자분리막(110) 경계영역에 저농도 불순물을 주입하여 저농도 이온주입영역(132)을 형성함으로써 플로팅디퓨전영역(131)의 캐패시터 영역을 확장시킬 수 있다. 이와 같이 형성된 플로팅디퓨젼영역(131)에 리셋 전압인 2.5~3.8V를 인가하면 풀리 디플리션(fully depletion)되어 플로팅디퓨전영역(131)의 캐패시터의 전체 용량은 도 2에 도시한 바와 같이 작아지게 된다. 이와 같이 캐패시터의 전체 용량이 작아진 상태에서는 낮은 조도에서 센서티비티(sensitivity)가 높아지게 된다. 높은 조도의 빛에 대해서 이미지 감지부(210)에서 배선을 통하여 플로팅디퓨젼영역(131)으로 주입되는 전자의 양에 따라 플로팅디퓨젼영역(131)의 포텐셜이 점차 감소하게 된다. 따라서, 저농도이온주입영역(132)의 공핍영역의 폭이 줄어들게 되고 저농도이온주입영역(132)까지 캐패시터의 폭이 증가하게 되어 도 3에 도시한 바와 같이 플로팅디퓨젼영역(131)의 캐패시터가 커지게 된다. 즉, 플로팅디퓨젼영역(131)의 캐패시터에 인가되는 전자의 양에 따라 캐패시터의 값이 변하는 버랙터(varactor)의 특성을 가진다. 이러한 특성을 갖는 이미지 센서는 낮은 조도에서는 보다 밝게 보이는 특성을 가지며, 높은 조도에서는 보다 어두운 특성을 보임으로써 다이나믹 레인지를 증가시킬 수 있어 사물의 식별이 용이하며 필 팩터(fill factor)가 높은 장점이 있다.
제2 실시예는 포토다이오드 상면에 강한 리버스 바이어스(reverse bias)를 인가함으로써 이미지센서의 리셋 동작시 포토다이오드 영역 내의 캐리어(carriers)를 보다 효과적으로 제거함으로써 리셋 잡음(Reset Nose)이나 암전류(Dark Current)를 방지할 수 있다.
또한, 실시예에 의하면 트랜스터 트랜지스터(Tx) 양단의 소스/드레인 간에 전압차(Potential Difference)가 있도록 소자 설계하여 포토차지(Photo Charge)의 완전한 덤핑(Fully Dumping)이 가능해질 수 있다. 이에 따라, 포토다이오드에서 발생한 포토차지(Photo Charge)가 플로팅디퓨젼 영역으로 덤핑됨에 따라 출력이미지에 대한 감도를 높일 수 있다.
또한, 실시예에 의하면 포토다이오드와 리드아웃서킷 사이에 전하 연결영역을 형성하여 포토차지(Photo Charge)의 원할한 이동통로를 만들어 줌으로써 암전류소스를 최소화하고, 새츄레이션(Saturation) 및 감도의 하락을 방지할 수 있다.
한편, 제2 실시예는 제1 실시예와 달리 전기접합영역(140)의 일측에 제1 도전형 연결영역(148)이 형성된 예이다.
실시예에 의하면 P0/N-/P- 정션으로 이루어진 전기접합영역(140)에 오믹컨택(Ohmic Contact)을 위한 N+ 연결영역(148)을 형성할 수 있는데, 이때 N+ 연결영역(148) 및 M1C 컨택(151a) 형성공정은 리키지소스(Leakage Source)가 될 수 있다. 왜냐하면, P0/N-/P- 정션(140)에 리버스 바이어스가 인가된 채로 동작하므로 기판 표면(Si Surface)에 전기장(EF)이 발생할 수 있다. 이러한 전기장 내부에서 Contact 형성 공정 중에 발생하는 결정결함은 리키지소스가 된다.
또한, 실시예에 의하면 N+ 연결영역(148)을 P0/N-/P- 정션(140) 표면에 형성시킬 경우 N+/P0 정션(148/145)에 의한 E-필드가 추가되므로 이 역시 누설전류의 소스(Source)가 된다.
따라서, 실시예는 P0 층으로 도핑(Doping)되지 않고 N+ 연결영역(148)으로 이루어진 Active 영역에 제1 컨택플러그(151a)를 형성하고, 이를 N- 정션(143)과 연결시키는 레이아웃을 제시한다.
제2 실시예에 의하면 기판 표면의 E-필드가 발생하지 않게 되고 이는 3차원 집적(3-D Integrated) CIS의 암전류(Dark Current) 감소에 기여할 수 있다.
본 발명은 기재된 실시예 및 도면에 의해 한정되는 것이 아니고, 청구항의 권리범위에 속하는 범위 안에서 다양한 다른 실시예가 가능하다.
도 1은 제1 실시예에 따른 이미지센서의 단면도이다.
도 2 및 도 3은 실시예에 따른 이미지센서의 플로팅디퓨젼영역을 확대하여 보여주는 단면도이다.
도 4는 제2 실시예에 따른 이미지센서의 단면도이다.

Claims (19)

  1. 전기접합영역, 플로팅디퓨젼영역 및 트랜지스터들을 포함하는 리드아웃 회로(Readout Circuitry)가 형성된 제1 기판; 및
    상기 리드아웃 회로 상측에서 상기 전기접합영역과 전기적으로 연결된 이미지감지부;를 포함하며,
    상기 플로팅디퓨젼영역과 소자분리막 사이에 플로팅디퓨젼이온주입영역이 형성된 것을 특징으로 하는 이미지센서.
  2. 제1 항에 있어서,
    상기 플로팅디퓨젼이온주입영역은 상기 플로팅디퓨젼영역의 도핑레벨보다 낮은 것을 특징으로 하는 이미지 센서.
  3. 제1 항에 있어서,
    상기 플로팅디퓨젼이온주입영역의 깊이는 상기 플로팅디퓨젼영역의 깊이보다 깊은 것을 특징으로 하는 이미지 센서.
  4. 제1 항에 있어서,
    상기 전기접합영역은,
    상기 제1 기판에 형성된 제1 도전형 이온주입영역; 및
    상기 제1 도전형 이온주입영역 상에 형성된 제2 도전형 이온주입영역;을 포함하는 것을 특징으로 하는 이미지센서.
  5. 제4 항에 있어서,
    상기 전기접합영역 상부에 상기 배선과 전기적으로 연결되어 형성된 제1 도전형 연결영역을 더 포함하는 것을 특징으로 하는 이미지센서.
  6. 제4 항에 있어서,
    상기 전기접합영역은
    PNP 졍션(junction)인 것을 특징으로 하는 이미지센서.
  7. 제1 항에 있어서,
    상기 리드아웃회로는
    트랜지스터 양측의 소스 및 드레인의 전압차(Potential Difference)가 있는 것을 특징으로 하는 이미지센서.
  8. 제1 항에 있어서,
    상기 트랜지스터는 트랜스퍼 트랜지스터이며,
    상기 트랜지스터 소스의 이온주입농도가 플로팅디퓨젼 영역의 이온주입농도 보다 낮은 것을 특징으로 하는 이미지센서.
  9. 제4 항에 있어서,
    상기 전기접합영역 일측에 상기 배선과 전기적으로 연결되어 형성된 제1 도전형 연결영역을 더 포함하는 것을 특징으로 하는 이미지센서.
  10. 제9 항에 있어서,
    상기 제1 도전형 연결영역은
    소자분리영역과 접하여 상기 전기접합영역과 연결된 것을 특징으로 하는 이미지센서.
  11. 제1 기판에 소자 분리막을 형성하여 액티브 영역을 형성하는 단계;
    상기 액티브 영역에 전기접합영역, 플로팅디퓨젼영역 및 트랜지스터들을 포함하는 리드아웃 회로(Readout Circuitry) 및 상기 플로팅디퓨젼영역과 소자분리막 사이에 플로팅디퓨젼이온주입영역을 형성하는 단계;
    상기 리드아웃회로상에 배선을 형성하는 단계;
    상기 배선 상에 이미지감지부를 형성하는 단계;를 포함하는 것을 특징으로 하는 이미지 센서의 제조 방법.
  12. 제11항에 있어서,
    상기 제1 기판에 전기접합영역을 형성하는 단계는,
    상기 제1 기판에 제1 도전형 이온주입영역을 형성하는 단계; 및
    상기 제1 도전형 이온주입영역 상에 제2 도전형 이온주입영역을 형성하는 단계;를 포함하는 것을 포함하는 것을 특징으로 하는 이미지센서의 제조방법.
  13. 제12항에 있어서,
    상기 전기접합영역 상부에 상기 배선과 연결되는 제1 도전형 연결영역을 형성하는 단계를 더 포함하며,
    상기 제1 도전형 연결영역을 형성하는 단계는, 상기 배선에 대한 컨택에치 후에 진행되는 것을 특징으로 하는 이미지센서의 제조방법.
  14. 제11항에 있어서,
    상기 전기접합영역 일측에 상기 배선과 연결되는 제1 도전형 연결영역을 형성하는 단계를 더 포함하는 것을 특징으로 하는 이미지센서의 제조방법.
  15. 제14 항에 있어서,
    상기 제1 도전형 연결영역은
    상기 소자분리막과 접하여 상기 전기접합영역과 연결되도록 형성하는 것을 특징으로 하는 이미지센서의 제조방법.
  16. 제11항에 있어서, 상기 트랜지스터의 일측에 상기 전기접합영역이 형성되고, 타측에 상기 플로팅디퓨젼영역이 형성된 것을 특징으로 하는 이미지 센서의 제조 방법.
  17. 제11항에 있어서,
    상기 플로팅디퓨젼이온주입영역은 상기 플로팅디퓨젼영역의 도핑레벨보다 낮은 것을 특징으로 하는 이미지 센서의 제조 방법.
  18. 제11항에 있어서,
    상기 플로팅디퓨젼이온주입영역의 깊이는 상기 플로팅디퓨젼영역의 깊이보다 깊은 것을 특징으로 하는 이미지 센서의 제조 방법.
  19. 제11항에 있어서,
    상기 이미지 감지부 상측에 리버스 바이어스(reverse bais)가 가해지는 것을 특징으로 하는 이미지센서의 제조방법.
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