KR20100080091A - 반도체 장치 및 그 제조 방법 - Google Patents

반도체 장치 및 그 제조 방법 Download PDF

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Abstract

반도체 장치 및 그 제조 방법이 개시된다. 상기 반도체 장치는 적어도 하나의 논리 회로 및 상기 논리 회로를 대체할 수 있고 전원 전압 및 접지 전압에 연결되지 않는 적어도 하나의 예비 회로를 구비할 수 있다. 상기 반도체 장치 및 그 제조 방법은 누설 전류(leakage current)에 따른 문제점 및 예비 회로 삽입에 따른 기존 설계 회로의 문제점을 해결하면서 예비 회로를 삽입할 수 있는 장점이 있다.

Description

반도체 장치 및 그 제조 방법{Semiconductor device and method for fabricating the same}
본 발명은 반도체 장치 및 그 제조 방법에 관한 것으로, 특히 예비 회로(spare cell)를 포함하는 반도체 장치 및 상기 반도체 장치의 제조 방법에 관한 것이다.
반도체 장치를 설계함에 있어서 오류가 발생하는 경우, 상기 오류를 수정하기 위하여 다음과 같은 방법들이 이용된다. 첫 번째 방법은 새로운 트랜지스터를 추가하여 상기 오류를 제거하는 방법이고, 두 번째 방법은 기존의 트랜지스터는 유지하면서 그 연결만을 수정하는 방법이다.
첫 번째 방법을 이용하여 새로운 트랜지스터를 추가하는 경우 많은 레이어(layer)의 수정이 필요하므로 시간 및 비용이 많이 소모된다. 두 번째 방법을 이용하는 경우 일반적으로 여분의 예비 회로(spare cell)를 미리 삽입하여 두고, 필요한 경우 상기 예비 회로를 이용하여 상기 오류를 제거한다. 그러나, 상기 예비 회로를 미리 삽입한 경우 누설 전류(leakage current) 등의 영향으로 삽입할 수 있는 상기 예비 회로의 개수에 한계가 있다. 또한, 미리 예비 회로를 삽입하는 경우 입력 단자를 접지 전압에 연결하기 위한 추가적인 배선(routing)이 필요하며, 이로 인하여 기존의 회로의 배선에 영향을 주는 문제점이 있다.
본 발명이 해결하고자 하는 과제는 예비 회로(spare cell)의 삽입에 따른 누설 전류(leakage current)를 제거할 수 있는 반도체 장치를 제공하는데 있다.
본 발명이 해결하고자 하는 다른 과제는 상기 반도체 장치의 제조 방법을 제공하는데 있다.
상기 과제를 달성하기 위한 본 발명의 일 실시예에 따른 반도체 장치는 적어도 하나의 논리 회로 및 상기 논리 회로를 대체할 수 있고 전원 전압 및 접지 전압에 연결되지 않는 적어도 하나의 예비 회로를 구비할 수 있다.
상기 예비 회로는 상기 전원 전압 및 상기 접지 전압과 연결하는 컨택(contact)이 형성되어 있지 않을 수 있다.
상기 예비 회로는 상기 전원 전압 및 상기 접지 전압과 연결되지 않는 적어도 하나의 트랜지스터를 구비할 수 있다.
상기 예비 회로는 상기 예비 회로의 입력단이 상기 전원 전압 및 상기 접지 전압에 연결되지 않을 수 있다.
상기 예비 회로는 상기 논리 회로를 대체하고자 하는 경우 상기 전원 전압 및 상기 접지 전압에 연결될 수 있다.
상기 다른 과제를 달성하기 위한 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법은 적어도 하나의 논리 회로를 형성하는 단계 및 상기 논리 회로를 대체 할 수 있고 전원 전압 및 접지 전압에 연결되지 않는 적어도 하나의 예비 회로를 형성하는 단계를 구비할 수 있다.
상기 반도체 장치의 제조 방법은 상기 예비 회로가 상기 논리 회로를 대체하고자 하는 경우 상기 예비 회로에 상기 전원 전압 및 상기 접지 전압에 연결하는 단계를 더 구비할 수 있다.
본 발명에 따른 반도체 장치 및 그 제조 방법은 누설 전류(leakage current)에 따른 문제점을 해결하면서 예비 회로(spare cell)를 삽입할 수 있는 장점이 있다. 즉, 본 발명의 실시예에 따를 경우 상기 누설 전류가 발생하지 않아 상기 반도체 장치의 여분의 공간에 개수의 제한없이 상기 예비 회로를 삽입할 수 있으므로, 오류를 수정하기 위한 상기 예비 회로를 쉽게 확보 할 수 있고 비용 및 설계 수정 시간을 감소시킬 수 있는 장점이 있다.
또한 본 발명에 따른 반도체 장치 및 그 제조 방법은 예비 회로 삽입 시 발생하는 불필요한 배선(routing)을 제거할 수 있는 장점이 있다. 즉, 본 발명의 실시예에 따를 경우 입력을 접지 전압에 연결하기 위한 배선이 불필요하므로, 예비 회로 삽입으로 인하여 발생하는 배선을 최소화할 수 있는 장점이 있다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 도면에 기재된 내용을 참조하여야 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
본 발명의 일 실시예에 따른 반도체 장치는 적어도 하나의 논리 회로 및 적어도 하나의 예비 회로를 포함할 수 있다. 상기 논리 회로는 설계를 통하여 현재 사용되고 있는 회로를 의미하고, 상기 예비 회로는 현재 사용되고 있지 않으나 설계를 하면서 오류가 발생하는 경우 상기 논리 회로를 대체할 수 있는 회로를 의미한다. 상기 논리 회로 및 상기 예비 회로는 다양한 종류의 논리 게이트일 수 있고, 적어도 하나의 트랜지스터를 포함할 수도 있다. 이하에서는 설명의 편의를 위하여 도 1의 반도체 장치(100)를 예로 들어 설명한다. 다만, 본 발명이 이 경우에 한정되는 것은 아니며, 다른 종류의 논리 게이트 또는 트랜지스터를 이용할 수도 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 장치(100)의 도면이다.
도 1을 참조하면, 반도체 장치(100)는 두 개의 논리 회로(110, 120) 및 하나의 예비 회로(130)를 포함하고 있다. 즉, 두 개의 논리 회로(110, 120)는 서로 연결되어 이용되고 있고 예비 회로(130)는 현재 이용되고 있지 않다. 이하에서는 설명의 편의상 예비 회로(130)가 NAND 게이트인 경우를 예로 들어 설명한다. 다만, 본 발명이 예비 회로(130)가 NAND 게이트인 경우로 한정되는 것은 아니다. 예비 회로(130)가 이용되고 있지 않은 경우의 회로도를 도 2를 참조하여 보다 상세하게 설명한다.
도 2는 도 1의 예비 회로(130)의 회로도이다.
도 1 및 도 2를 참조하면, 예비 회로(130)는 NAND 게이트이고, 도 2에는 상기 NAND 게이트를 트랜지스터들을 이용하여 도시하였다.
상기 NAND 게이트는 2 개의 PMOS 트랜지스터들(P1, P2) 및 2개의 NMOS 트랜지스터들(N1, N2)을 포함할 수 있다. 제 1 PMOS 트랜지스터(P1)는 제 1 단이 A 노드(A)에 연결되고 제 2 단이 상기 NAND 게이트의 출력단(OUT)에 연결되며 게이트에 상기 NAND 게이트의 제 1 입력단(IN_1)이 연결된다. 제 2 PMOS 트랜지스터(P2)는 제 1 단이 A 노드(A)에 연결되고 제 2 단이 상기 NAND 게이트의 출력단(OUT)에 연결되며 게이트에 상기 NAND 게이트의 제 2 입력단(IN_2)이 연결된다.
제 1 NMOS 트랜지스터(N1)는 제 1 단이 상기 NAND 게이트의 출력단(OUT)에 연결되고, 게이트에 상기 NAND 게이트의 제 1 입력단(IN_1)이 연결된다. 제 2 NMOS 트랜지스터(N2)는 제 1 단이 제 1 NMOS 트랜지스터(N1)의 제 2 단에 연결되고 제 2 단이 B 노드(B)에 연결되며 게이트에 상기 NAND 게이트의 제 2 입력단(IN_2)이 연결된다.
상기 NAND 게이트가 정상적으로 동작하기 위해서는 A 노드(A)에 전원 전압이 인가되고 B 노드(B)에 접지 전압이 인가되어야 한다. 그러나, 본 발명의 일 실시예에 따른 예비 회로(130)에는 전원 전압 및 접지 전압이 인가되지 않을 수 있다. 즉, 제 1 및 제 2 PMOS 트랜지스터(P1, P2)의 제 1 단은 상기 전원 전압과 연결되어 있지 않고, 제 2 NMOS 트랜지스터(N2)의 제 2 단은 상기 접지 전압과 연결되어 있지 않다. 따라서, 상기 NAND 게이트가 예비 회로(130)인 경우, 즉 상기 NAND 게이트를 현재 사용하지 않는 경우 상기 트랜지스터들에 누설 전류(leakage current) 가 발생하지 않는다.
또한, 본 발명의 일 실시예에 따른 예비 회로(130)의 입력단은 상기 전원 전압 및 상기 접지 전압에 연결되지 않을 수 있다. 상기 NAND 게이트를 예로 들면, 종래의 경우 상기 NAND 게이트가 상기 예비 회로인 경우 상기 누설 전류의 영향을 최소화하기 위하여 제 1 입력단(IN_1) 및 제 2 입력단(IN_2)에 상기 접지 전압을 인가하여 제 1 및 제 2 NMOS 트랜지스터(N1, N2)가 오프 상태를 유지하도록 하였다. 그러나, 이 경우에도 트랜지스터의 특성상 상기 트랜지스터들의 게이트에서 소스(source) 또는 드레인(drain)으로의 누설 전류 및 소스(source)에서 드레인(drain)으로의 누설 전류가 발생하였다. 그러나, 본 발명의 일 실시예에 따른 반도체 장치(100)의 예비 회로(130)는 상기 전원 전압 또는 상기 접지 전압에 연결되어 있지 않아 상기 누설 전류가 발생하지 않으므로, 예비 회로(130)의 입력단에 상기 전원 전압 또는 상기 접지 전압을 연결할 필요가 없다. 도 2의 실시예의 경우, 상기 NAND 게이트의 제 1 입력단(IN_1) 및 제 2 입력단(IN_2)은 상기 접지 전압과 연결되어 있지 않다.
도 3은 도 2의 예비 회로(130)를 개략적으로 도시한 레이아웃(layout) 도면이다.
도 1 내지 도 3을 참조하면, A 노드(A)가 전원 전압(VDD)과 연결이 되지 않도록 컨택(contact)이 형성되어 있지 않고, B 노드(B)가 접지 전압(VSS)과 연결이 되지 않도록 컨택(contact)이 형성되어 있지 않다. 도면에서 ■는 컨택이 형성되어 있는 상태를 의미하고 □은 컨택이 형성되어 있지 않은 상태를 의미한다. 즉, 예비 회로(130)는 전원 전압(VDD) 및 접지 전압(VSS)을 연결하기 위한 컨택들을 형성하지 않음으로서, 예비 회로(130)와 전원 전압(VDD) 및 접지 전압(VSS)을 연결하지 않을 수 있다.
도 4는 도 1의 예비 회로(130)를 이용하여 오류를 수정한 경우의 반도체 장치(400)의 도면이다.
이하에서는 설계 도중 오류가 발생하여 도 1의 논리 회로(120)를 예비 회로(130)로 대체하였다고 가정한다. 도 4를 참조하면, AND 게이트(420) 대신에 NAND 게이트(420)를 이용하여 반도체 장치(400)가 설계된다. 이 경우 NAND 게이트(430)는 정상적으로 부정 논리곱 연산을 수행하기 위하여 상기 전원 전압 및 상기 접지 전압에 연결된다. 즉, 상기 예비 회로를 사용하는 경우, 상기 전원 전압 및 상기 접지 전압을 상기 예비 회로에 연결한다.
도 5는 도 4의 NAND 게이트(430)의 회로도이다.
도 2와 도 5를 비교하면, 도 5의 경우에는 도 2의 경우와 달리 NAND 게이트(430)의 A 노드(A)는 전원 전압(VDD)에 연결되어 있고, B 노드(B)는 접지 전압(VSS)에 연결되어 있다. 그러므로, NAND 게이트(430)는 정상적으로 동작을 할 수 있다.
도 6은 도 4의 NAND 게이트(430)를 개략적으로 도시한 레이아웃(layout) 도면이다.
도 3과 도 6을 비교하면, 도 6의 경우에는 도 3의 경우와 달리 A 노드(A)와 전원 전압(VDD) 사이에 컨택이 형성되어 있고, B 노드(B)와 접지 전압(VSS) 사이에 컨택이 형성되어 있음을 알 수 있다. 즉, 전원 전압(VDD) 및 접지 전압(VSS)과 연결되어 있지 않은 상기 예비 회로를 사용하고자 하는 경우, 간단하게 상기 컨택을 형성함으로서 상기 예비 회로와 상기 전원 전압 및 상기 접지 전압을 연결할 수 있다.
이상에서는 본 발명의 일 실시예에 따라 상기 예비 회로가 상기 NAND 게이트인 경우를 예로 들어 설명하였다. 그러나, 앞서 언급한 바와 같이 상기 예비 회로가 상기 NAND 게이트인 경우로 본 발명이 한정되는 것은 아니며, 상기 예비 회로가 적어도 하나의 다른 논리 소자 또는 적어도 하나의 트랜지스터를 포함하여 논리 연산을 하는 경우에도 상기와 같은 방법을 이용하여 상기 누설 전류를 제거할 수 있다.
도 7은 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법에 관한 흐름도이다.
도 7을 참조하면, 상기 반도체 장치의 제조 방법은 적어도 하나의 논리 회로를 형성하는 단계(S710) 및 적어도 하나의 예비 회로를 형성하는 단계(S720)를 구비할 수 있다. 상기 예비 회로를 형성하는 단계(S720)는 상기 예비 회로가 전원 전압 및 접지 전압에 연결되지 않도록 형성하는 단계를 포함할 수 있다. 상기 전원 전압 및 상기 접지 전압에 상기 예비 회로가 연결되지 않도록 하기 위하여, 상기 전원 전압 및 상기 접지 전압과 상기 예비 회로를 연결하는 컨택을 형성하지 않을 수 있다. 또한, 상기 예비 회로를 구성하는 트랜지스터들이 상기 전원 전압 및 상기 접지 전압에 연결되지 않도록 할 수 있다. 그리고, 상기 예비 회로를 형성하는 단계(S720)는 상기 예비 회로의 입력단이 상기 전원 전압 및 상기 접지 전압에 연결되지 않도록 형성하는 단계를 포함할 수 있다.
상기 반도체 장치의 제조 방법은 상기 예비 회로가 상기 논리 회로를 대체하고자 하는 경우 상기 예비 회로에 상기 전원 전압 및 상기 접지 전압을 연결하는 단계(S730)를 더 구비할 수 있다.
이상에서와 같이 도면과 명세서에서 최적 실시예가 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.
도 1은 본 발명의 일 실시예에 따른 반도체 장치의 도면이다.
도 2는 도 1의 예비 회로의 회로도이다.
도 3은 도 2의 예비 회로를 개략적으로 도시한 레이아웃(layout) 도면이다.
도 4는 도 1의 예비 회로를 이용하여 오류를 수정한 경우의 반도체 장치의 도면이다.
도 5는 도 4의 NAND 게이트의 회로도이다.
도 6은 도 4의 NAND 게이트를 개략적으로 도시한 레이아웃(layout) 도면이다.
도 7은 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법에 관한 흐름도이다.

Claims (10)

  1. 적어도 하나의 논리 회로; 및
    상기 논리 회로를 대체할 수 있고 전원 전압 및 접지 전압에 연결되지 않는 적어도 하나의 예비 회로를 구비하는 것을 특징으로 하는 반도체 장치.
  2. 제1항에 있어서, 상기 예비 회로는,
    상기 전원 전압 및 상기 접지 전압과 연결하는 컨택(contact)이 형성되어 있지 않은 것을 특징으로 하는 반도체 장치.
  3. 제1항에 있어서, 상기 예비 회로는,
    상기 전원 전압 및 상기 접지 전압과 연결되지 않는 적어도 하나의 트랜지스터를 구비하는 것을 특징으로 하는 반도체 장치.
  4. 제1항에 있어서, 상기 예비 회로는,
    상기 예비 회로의 입력단이 상기 전원 전압 및 상기 접지 전압에 연결되지 않는 것을 특징으로 하는 반도체 장치.
  5. 제1항에 있어서, 상기 예비 회로는,
    상기 논리 회로를 대체하고자 하는 경우 상기 전원 전압 및 상기 접지 전압 에 연결되는 것을 특징으로 하는 반도체 장치.
  6. 적어도 하나의 논리 회로를 형성하는 단계; 및
    상기 논리 회로를 대체할 수 있고 전원 전압 및 접지 전압에 연결되지 않는 적어도 하나의 예비 회로를 형성하는 단계를 구비하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  7. 제6항에 있어서, 상기 예비 회로를 형성하는 단계는,
    상기 전원 전압 및 상기 접지 전압과 상기 예비 회로를 연결하는 컨택(contact)이 없는 상기 예비 회로를 형성하는 단계인 것을 특징으로 하는 반도체 장치의 제조 방법.
  8. 제6항에 있어서, 상기 예비 회로를 형성하는 단계는,
    상기 전원 전압 및 상기 접지 전압에 연결되지 않는 적어도 하나의 트랜지스터를 형성하는 단계를 구비하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  9. 제6항에 있어서, 상기 예비 회로를 형성하는 단계는,
    상기 예비회로의 입력단이 상기 전원 전압 및 상기 접지 전압에 연결되지 않는 것을 특징으로 하는 반도체 장치의 제조 방법.
  10. 제6항에 있어서, 상기 반도체 장치의 제조 방법은,
    상기 예비 회로가 상기 논리 회로를 대체하고자 하는 경우 상기 예비 회로에 상기 전원 전압 및 상기 접지 전압을 연결하는 단계를 더 구비하는 것을 특징으로 하는 반도체 장치의 제조 방법.
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