KR20100080091A - Semiconductor device and method for fabricating the same - Google Patents

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Abstract

PURPOSE: A semiconductor device and manufacturing method thereof insert the redundant circuit for amending error without the limit of number into the extra space of the semiconductor device. The manufacturing cost and design revision time are reduced. CONSTITUTION: One or more logic circuit prepares. The redundant circuit(130) replaces the logic circuit. The redundant circuit is not connected to the power supply voltage and ground voltage. The redundant circuit comprises one or more transistor(P1, P2) which is not connected to the power supply voltage and ground voltage. The input terminal of the redundant circuit is not connected to the power supply voltage and ground voltage.

Description

반도체 장치 및 그 제조 방법{Semiconductor device and method for fabricating the same}Semiconductor device and method for fabricating the same

본 발명은 반도체 장치 및 그 제조 방법에 관한 것으로, 특히 예비 회로(spare cell)를 포함하는 반도체 장치 및 상기 반도체 장치의 제조 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device and a method of manufacturing the same, and more particularly, to a semiconductor device including a spare cell and a method of manufacturing the semiconductor device.

반도체 장치를 설계함에 있어서 오류가 발생하는 경우, 상기 오류를 수정하기 위하여 다음과 같은 방법들이 이용된다. 첫 번째 방법은 새로운 트랜지스터를 추가하여 상기 오류를 제거하는 방법이고, 두 번째 방법은 기존의 트랜지스터는 유지하면서 그 연결만을 수정하는 방법이다.When an error occurs in designing a semiconductor device, the following methods are used to correct the error. The first method is to remove the error by adding a new transistor, and the second method is to modify only the connection while maintaining the existing transistor.

첫 번째 방법을 이용하여 새로운 트랜지스터를 추가하는 경우 많은 레이어(layer)의 수정이 필요하므로 시간 및 비용이 많이 소모된다. 두 번째 방법을 이용하는 경우 일반적으로 여분의 예비 회로(spare cell)를 미리 삽입하여 두고, 필요한 경우 상기 예비 회로를 이용하여 상기 오류를 제거한다. 그러나, 상기 예비 회로를 미리 삽입한 경우 누설 전류(leakage current) 등의 영향으로 삽입할 수 있는 상기 예비 회로의 개수에 한계가 있다. 또한, 미리 예비 회로를 삽입하는 경우 입력 단자를 접지 전압에 연결하기 위한 추가적인 배선(routing)이 필요하며, 이로 인하여 기존의 회로의 배선에 영향을 주는 문제점이 있다.Adding new transistors using the first method is time consuming and costly since many layers need to be modified. In the second method, a spare spare cell is generally inserted in advance, and the error is eliminated by using the spare circuit if necessary. However, when the preliminary circuit is inserted in advance, there is a limit to the number of the preliminary circuits that can be inserted under the influence of leakage current. In addition, when the preliminary circuit is inserted in advance, additional routing for connecting the input terminal to the ground voltage is required, which may affect the wiring of the existing circuit.

본 발명이 해결하고자 하는 과제는 예비 회로(spare cell)의 삽입에 따른 누설 전류(leakage current)를 제거할 수 있는 반도체 장치를 제공하는데 있다.SUMMARY OF THE INVENTION An object of the present invention is to provide a semiconductor device capable of removing a leakage current due to insertion of a spare cell.

본 발명이 해결하고자 하는 다른 과제는 상기 반도체 장치의 제조 방법을 제공하는데 있다.Another object of the present invention is to provide a method of manufacturing the semiconductor device.

상기 과제를 달성하기 위한 본 발명의 일 실시예에 따른 반도체 장치는 적어도 하나의 논리 회로 및 상기 논리 회로를 대체할 수 있고 전원 전압 및 접지 전압에 연결되지 않는 적어도 하나의 예비 회로를 구비할 수 있다.A semiconductor device according to an embodiment of the present invention for achieving the above object may include at least one logic circuit and at least one spare circuit that may replace the logic circuit and is not connected to a power supply voltage and a ground voltage. .

상기 예비 회로는 상기 전원 전압 및 상기 접지 전압과 연결하는 컨택(contact)이 형성되어 있지 않을 수 있다.The preliminary circuit may not have a contact connecting the power supply voltage and the ground voltage.

상기 예비 회로는 상기 전원 전압 및 상기 접지 전압과 연결되지 않는 적어도 하나의 트랜지스터를 구비할 수 있다.The preliminary circuit may include at least one transistor that is not connected to the power supply voltage and the ground voltage.

상기 예비 회로는 상기 예비 회로의 입력단이 상기 전원 전압 및 상기 접지 전압에 연결되지 않을 수 있다.The preliminary circuit may not have an input terminal of the preliminary circuit connected to the power supply voltage and the ground voltage.

상기 예비 회로는 상기 논리 회로를 대체하고자 하는 경우 상기 전원 전압 및 상기 접지 전압에 연결될 수 있다.The preliminary circuit may be connected to the power supply voltage and the ground voltage when it is desired to replace the logic circuit.

상기 다른 과제를 달성하기 위한 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법은 적어도 하나의 논리 회로를 형성하는 단계 및 상기 논리 회로를 대체 할 수 있고 전원 전압 및 접지 전압에 연결되지 않는 적어도 하나의 예비 회로를 형성하는 단계를 구비할 수 있다.In another aspect of the present invention, there is provided a method of manufacturing a semiconductor device, the method including: forming at least one logic circuit and at least one that may replace the logic circuit and is not connected to a power supply voltage and a ground voltage. Forming a preliminary circuit may be provided.

상기 반도체 장치의 제조 방법은 상기 예비 회로가 상기 논리 회로를 대체하고자 하는 경우 상기 예비 회로에 상기 전원 전압 및 상기 접지 전압에 연결하는 단계를 더 구비할 수 있다.The method of manufacturing the semiconductor device may further include connecting the power supply voltage and the ground voltage to the preliminary circuit when the preliminary circuit intends to replace the logic circuit.

본 발명에 따른 반도체 장치 및 그 제조 방법은 누설 전류(leakage current)에 따른 문제점을 해결하면서 예비 회로(spare cell)를 삽입할 수 있는 장점이 있다. 즉, 본 발명의 실시예에 따를 경우 상기 누설 전류가 발생하지 않아 상기 반도체 장치의 여분의 공간에 개수의 제한없이 상기 예비 회로를 삽입할 수 있으므로, 오류를 수정하기 위한 상기 예비 회로를 쉽게 확보 할 수 있고 비용 및 설계 수정 시간을 감소시킬 수 있는 장점이 있다.The semiconductor device and the method of manufacturing the same according to the present invention have an advantage of inserting a spare cell while solving a problem caused by leakage current. That is, according to the embodiment of the present invention, since the leakage current does not occur, the spare circuit can be inserted into the spare space of the semiconductor device without any number, so that the spare circuit for correcting an error can be easily secured. It has the advantage of being able to reduce cost and design modification time.

또한 본 발명에 따른 반도체 장치 및 그 제조 방법은 예비 회로 삽입 시 발생하는 불필요한 배선(routing)을 제거할 수 있는 장점이 있다. 즉, 본 발명의 실시예에 따를 경우 입력을 접지 전압에 연결하기 위한 배선이 불필요하므로, 예비 회로 삽입으로 인하여 발생하는 배선을 최소화할 수 있는 장점이 있다.In addition, the semiconductor device and the method of manufacturing the same according to the present invention have an advantage of eliminating unnecessary routing generated during insertion of a preliminary circuit. That is, according to the embodiment of the present invention, since the wiring for connecting the input to the ground voltage is unnecessary, there is an advantage that the wiring generated due to the insertion of the spare circuit can be minimized.

본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 도면에 기재된 내용을 참조하여야 한다. DETAILED DESCRIPTION In order to fully understand the present invention, the operational advantages of the present invention, and the objects achieved by the practice of the present invention, reference should be made to the accompanying drawings which illustrate preferred embodiments of the present invention and the contents described in the drawings.

이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings. Like reference numerals in the drawings denote like elements.

본 발명의 일 실시예에 따른 반도체 장치는 적어도 하나의 논리 회로 및 적어도 하나의 예비 회로를 포함할 수 있다. 상기 논리 회로는 설계를 통하여 현재 사용되고 있는 회로를 의미하고, 상기 예비 회로는 현재 사용되고 있지 않으나 설계를 하면서 오류가 발생하는 경우 상기 논리 회로를 대체할 수 있는 회로를 의미한다. 상기 논리 회로 및 상기 예비 회로는 다양한 종류의 논리 게이트일 수 있고, 적어도 하나의 트랜지스터를 포함할 수도 있다. 이하에서는 설명의 편의를 위하여 도 1의 반도체 장치(100)를 예로 들어 설명한다. 다만, 본 발명이 이 경우에 한정되는 것은 아니며, 다른 종류의 논리 게이트 또는 트랜지스터를 이용할 수도 있다.A semiconductor device according to an embodiment of the present invention may include at least one logic circuit and at least one preliminary circuit. The logic circuit refers to a circuit currently being used through the design, and the preliminary circuit refers to a circuit that is not currently used but can replace the logic circuit when an error occurs during design. The logic circuit and the preliminary circuit may be various types of logic gates, and may include at least one transistor. Hereinafter, for convenience of description, the semiconductor device 100 of FIG. 1 will be described as an example. However, the present invention is not limited to this case, and other types of logic gates or transistors may be used.

도 1은 본 발명의 일 실시예에 따른 반도체 장치(100)의 도면이다.1 is a diagram of a semiconductor device 100 according to an embodiment of the present invention.

도 1을 참조하면, 반도체 장치(100)는 두 개의 논리 회로(110, 120) 및 하나의 예비 회로(130)를 포함하고 있다. 즉, 두 개의 논리 회로(110, 120)는 서로 연결되어 이용되고 있고 예비 회로(130)는 현재 이용되고 있지 않다. 이하에서는 설명의 편의상 예비 회로(130)가 NAND 게이트인 경우를 예로 들어 설명한다. 다만, 본 발명이 예비 회로(130)가 NAND 게이트인 경우로 한정되는 것은 아니다. 예비 회로(130)가 이용되고 있지 않은 경우의 회로도를 도 2를 참조하여 보다 상세하게 설명한다.Referring to FIG. 1, the semiconductor device 100 includes two logic circuits 110 and 120 and one preliminary circuit 130. That is, the two logic circuits 110 and 120 are connected to each other and the preliminary circuit 130 is not currently used. For convenience of explanation, the case where the preliminary circuit 130 is a NAND gate will be described as an example. However, the present invention is not limited to the case where the preliminary circuit 130 is a NAND gate. A circuit diagram when the preliminary circuit 130 is not used will be described in more detail with reference to FIG. 2.

도 2는 도 1의 예비 회로(130)의 회로도이다.2 is a circuit diagram of the preliminary circuit 130 of FIG. 1.

도 1 및 도 2를 참조하면, 예비 회로(130)는 NAND 게이트이고, 도 2에는 상기 NAND 게이트를 트랜지스터들을 이용하여 도시하였다.1 and 2, the preliminary circuit 130 is a NAND gate, and FIG. 2 illustrates the NAND gate using transistors.

상기 NAND 게이트는 2 개의 PMOS 트랜지스터들(P1, P2) 및 2개의 NMOS 트랜지스터들(N1, N2)을 포함할 수 있다. 제 1 PMOS 트랜지스터(P1)는 제 1 단이 A 노드(A)에 연결되고 제 2 단이 상기 NAND 게이트의 출력단(OUT)에 연결되며 게이트에 상기 NAND 게이트의 제 1 입력단(IN_1)이 연결된다. 제 2 PMOS 트랜지스터(P2)는 제 1 단이 A 노드(A)에 연결되고 제 2 단이 상기 NAND 게이트의 출력단(OUT)에 연결되며 게이트에 상기 NAND 게이트의 제 2 입력단(IN_2)이 연결된다.The NAND gate may include two PMOS transistors P1 and P2 and two NMOS transistors N1 and N2. The first PMOS transistor P1 has a first end connected to an A node A, a second end connected to an output terminal OUT of the NAND gate, and a first input terminal IN_1 of the NAND gate connected to a gate thereof. . The second PMOS transistor P2 has a first end connected to an A node A, a second end connected to an output terminal OUT of the NAND gate, and a second input terminal IN_2 of the NAND gate connected to a gate thereof. .

제 1 NMOS 트랜지스터(N1)는 제 1 단이 상기 NAND 게이트의 출력단(OUT)에 연결되고, 게이트에 상기 NAND 게이트의 제 1 입력단(IN_1)이 연결된다. 제 2 NMOS 트랜지스터(N2)는 제 1 단이 제 1 NMOS 트랜지스터(N1)의 제 2 단에 연결되고 제 2 단이 B 노드(B)에 연결되며 게이트에 상기 NAND 게이트의 제 2 입력단(IN_2)이 연결된다.A first terminal of the first NMOS transistor N1 is connected to the output terminal OUT of the NAND gate, and a first input terminal IN_1 of the NAND gate is connected to the gate. The second NMOS transistor N2 has a first end connected to a second end of the first NMOS transistor N1, a second end connected to a B node B, and a second input end IN_2 of the NAND gate to a gate thereof. This is connected.

상기 NAND 게이트가 정상적으로 동작하기 위해서는 A 노드(A)에 전원 전압이 인가되고 B 노드(B)에 접지 전압이 인가되어야 한다. 그러나, 본 발명의 일 실시예에 따른 예비 회로(130)에는 전원 전압 및 접지 전압이 인가되지 않을 수 있다. 즉, 제 1 및 제 2 PMOS 트랜지스터(P1, P2)의 제 1 단은 상기 전원 전압과 연결되어 있지 않고, 제 2 NMOS 트랜지스터(N2)의 제 2 단은 상기 접지 전압과 연결되어 있지 않다. 따라서, 상기 NAND 게이트가 예비 회로(130)인 경우, 즉 상기 NAND 게이트를 현재 사용하지 않는 경우 상기 트랜지스터들에 누설 전류(leakage current) 가 발생하지 않는다.In order for the NAND gate to operate normally, a power supply voltage must be applied to node A and a ground voltage must be applied to node B. However, the power supply voltage and the ground voltage may not be applied to the preliminary circuit 130 according to the embodiment of the present invention. That is, first stages of the first and second PMOS transistors P1 and P2 are not connected to the power supply voltage, and second stages of the second NMOS transistor N2 are not connected to the ground voltage. Thus, when the NAND gate is the preliminary circuit 130, that is, when the NAND gate is not currently used, leakage current does not occur in the transistors.

또한, 본 발명의 일 실시예에 따른 예비 회로(130)의 입력단은 상기 전원 전압 및 상기 접지 전압에 연결되지 않을 수 있다. 상기 NAND 게이트를 예로 들면, 종래의 경우 상기 NAND 게이트가 상기 예비 회로인 경우 상기 누설 전류의 영향을 최소화하기 위하여 제 1 입력단(IN_1) 및 제 2 입력단(IN_2)에 상기 접지 전압을 인가하여 제 1 및 제 2 NMOS 트랜지스터(N1, N2)가 오프 상태를 유지하도록 하였다. 그러나, 이 경우에도 트랜지스터의 특성상 상기 트랜지스터들의 게이트에서 소스(source) 또는 드레인(drain)으로의 누설 전류 및 소스(source)에서 드레인(drain)으로의 누설 전류가 발생하였다. 그러나, 본 발명의 일 실시예에 따른 반도체 장치(100)의 예비 회로(130)는 상기 전원 전압 또는 상기 접지 전압에 연결되어 있지 않아 상기 누설 전류가 발생하지 않으므로, 예비 회로(130)의 입력단에 상기 전원 전압 또는 상기 접지 전압을 연결할 필요가 없다. 도 2의 실시예의 경우, 상기 NAND 게이트의 제 1 입력단(IN_1) 및 제 2 입력단(IN_2)은 상기 접지 전압과 연결되어 있지 않다.In addition, the input terminal of the preliminary circuit 130 according to an embodiment of the present invention may not be connected to the power supply voltage and the ground voltage. For example, in the conventional case, when the NAND gate is the preliminary circuit, the ground voltage is applied to the first input terminal IN_1 and the second input terminal IN_2 to minimize the influence of the leakage current. And the second NMOS transistors N1 and N2 are kept in the off state. However, even in this case, the leakage current from the gate to the source or the drain and the leakage current from the source to the drain occurred due to the characteristics of the transistors. However, since the preliminary circuit 130 of the semiconductor device 100 according to an embodiment of the present invention is not connected to the power supply voltage or the ground voltage, the leakage current does not occur, and thus, the input circuit of the preliminary circuit 130 may not be connected. There is no need to connect the power supply voltage or the ground voltage. In the embodiment of FIG. 2, the first input terminal IN_1 and the second input terminal IN_2 of the NAND gate are not connected to the ground voltage.

도 3은 도 2의 예비 회로(130)를 개략적으로 도시한 레이아웃(layout) 도면이다.3 is a layout diagram schematically illustrating the preliminary circuit 130 of FIG. 2.

도 1 내지 도 3을 참조하면, A 노드(A)가 전원 전압(VDD)과 연결이 되지 않도록 컨택(contact)이 형성되어 있지 않고, B 노드(B)가 접지 전압(VSS)과 연결이 되지 않도록 컨택(contact)이 형성되어 있지 않다. 도면에서 ■는 컨택이 형성되어 있는 상태를 의미하고 □은 컨택이 형성되어 있지 않은 상태를 의미한다. 즉, 예비 회로(130)는 전원 전압(VDD) 및 접지 전압(VSS)을 연결하기 위한 컨택들을 형성하지 않음으로서, 예비 회로(130)와 전원 전압(VDD) 및 접지 전압(VSS)을 연결하지 않을 수 있다.1 to 3, a contact is not formed so that the node A is not connected to the power supply voltage VDD, and the node B is not connected to the ground voltage VSS. So that no contact is formed. In the drawings, 는 means a state in which a contact is formed, and □ means a state in which a contact is not formed. That is, the preliminary circuit 130 does not form the contacts for connecting the power supply voltage VDD and the ground voltage VSS, and thus does not connect the preliminary circuit 130 with the power supply voltage VDD and the ground voltage VSS. You may not.

도 4는 도 1의 예비 회로(130)를 이용하여 오류를 수정한 경우의 반도체 장치(400)의 도면이다.4 is a diagram of the semiconductor device 400 when an error is corrected using the preliminary circuit 130 of FIG. 1.

이하에서는 설계 도중 오류가 발생하여 도 1의 논리 회로(120)를 예비 회로(130)로 대체하였다고 가정한다. 도 4를 참조하면, AND 게이트(420) 대신에 NAND 게이트(420)를 이용하여 반도체 장치(400)가 설계된다. 이 경우 NAND 게이트(430)는 정상적으로 부정 논리곱 연산을 수행하기 위하여 상기 전원 전압 및 상기 접지 전압에 연결된다. 즉, 상기 예비 회로를 사용하는 경우, 상기 전원 전압 및 상기 접지 전압을 상기 예비 회로에 연결한다.Hereinafter, it is assumed that an error occurs during the design, thereby replacing the logic circuit 120 of FIG. 1 with the spare circuit 130. Referring to FIG. 4, the semiconductor device 400 is designed using the NAND gate 420 instead of the AND gate 420. In this case, the NAND gate 430 is normally connected to the power supply voltage and the ground voltage in order to perform a negative AND operation. That is, when using the preliminary circuit, the power supply voltage and the ground voltage are connected to the preliminary circuit.

도 5는 도 4의 NAND 게이트(430)의 회로도이다.FIG. 5 is a circuit diagram of the NAND gate 430 of FIG. 4.

도 2와 도 5를 비교하면, 도 5의 경우에는 도 2의 경우와 달리 NAND 게이트(430)의 A 노드(A)는 전원 전압(VDD)에 연결되어 있고, B 노드(B)는 접지 전압(VSS)에 연결되어 있다. 그러므로, NAND 게이트(430)는 정상적으로 동작을 할 수 있다.2 and 5, unlike the case of FIG. 2, in the case of FIG. 5, node A of the NAND gate 430 is connected to a power supply voltage VDD, and node B is a ground voltage. Is connected to (VSS). Therefore, the NAND gate 430 may operate normally.

도 6은 도 4의 NAND 게이트(430)를 개략적으로 도시한 레이아웃(layout) 도면이다.FIG. 6 is a layout diagram schematically illustrating the NAND gate 430 of FIG. 4.

도 3과 도 6을 비교하면, 도 6의 경우에는 도 3의 경우와 달리 A 노드(A)와 전원 전압(VDD) 사이에 컨택이 형성되어 있고, B 노드(B)와 접지 전압(VSS) 사이에 컨택이 형성되어 있음을 알 수 있다. 즉, 전원 전압(VDD) 및 접지 전압(VSS)과 연결되어 있지 않은 상기 예비 회로를 사용하고자 하는 경우, 간단하게 상기 컨택을 형성함으로서 상기 예비 회로와 상기 전원 전압 및 상기 접지 전압을 연결할 수 있다.3 and 6, in the case of FIG. 6, unlike in FIG. 3, a contact is formed between the node A and the power supply voltage VDD, and the node B and the ground voltage VSS. It can be seen that a contact is formed therebetween. That is, when using the preliminary circuit not connected to the power supply voltage VDD and the ground voltage VSS, the preliminary circuit may be connected to the power supply voltage and the ground voltage by simply forming the contact.

이상에서는 본 발명의 일 실시예에 따라 상기 예비 회로가 상기 NAND 게이트인 경우를 예로 들어 설명하였다. 그러나, 앞서 언급한 바와 같이 상기 예비 회로가 상기 NAND 게이트인 경우로 본 발명이 한정되는 것은 아니며, 상기 예비 회로가 적어도 하나의 다른 논리 소자 또는 적어도 하나의 트랜지스터를 포함하여 논리 연산을 하는 경우에도 상기와 같은 방법을 이용하여 상기 누설 전류를 제거할 수 있다.In the above, the case where the preliminary circuit is the NAND gate according to an embodiment of the present invention has been described as an example. However, as mentioned above, the present invention is not limited to the case where the preliminary circuit is the NAND gate, and the preliminary circuit may include the at least one other logic element or at least one transistor to perform a logical operation. The leakage current may be removed using a method such as the following.

도 7은 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법에 관한 흐름도이다.7 is a flowchart illustrating a method of manufacturing a semiconductor device according to an embodiment of the present invention.

도 7을 참조하면, 상기 반도체 장치의 제조 방법은 적어도 하나의 논리 회로를 형성하는 단계(S710) 및 적어도 하나의 예비 회로를 형성하는 단계(S720)를 구비할 수 있다. 상기 예비 회로를 형성하는 단계(S720)는 상기 예비 회로가 전원 전압 및 접지 전압에 연결되지 않도록 형성하는 단계를 포함할 수 있다. 상기 전원 전압 및 상기 접지 전압에 상기 예비 회로가 연결되지 않도록 하기 위하여, 상기 전원 전압 및 상기 접지 전압과 상기 예비 회로를 연결하는 컨택을 형성하지 않을 수 있다. 또한, 상기 예비 회로를 구성하는 트랜지스터들이 상기 전원 전압 및 상기 접지 전압에 연결되지 않도록 할 수 있다. 그리고, 상기 예비 회로를 형성하는 단계(S720)는 상기 예비 회로의 입력단이 상기 전원 전압 및 상기 접지 전압에 연결되지 않도록 형성하는 단계를 포함할 수 있다.Referring to FIG. 7, the method of manufacturing the semiconductor device may include forming at least one logic circuit (S710) and forming at least one preliminary circuit (S720). Forming the preliminary circuit (S720) may include forming the preliminary circuit so as not to be connected to a power supply voltage and a ground voltage. In order not to connect the preliminary circuit to the power supply voltage and the ground voltage, a contact connecting the power supply voltage and the ground voltage and the preliminary circuit may not be formed. In addition, the transistors constituting the preliminary circuit may not be connected to the power supply voltage and the ground voltage. The forming of the preliminary circuit (S720) may include forming the input terminal of the preliminary circuit such that the input terminal of the preliminary circuit is not connected to the power supply voltage and the ground voltage.

상기 반도체 장치의 제조 방법은 상기 예비 회로가 상기 논리 회로를 대체하고자 하는 경우 상기 예비 회로에 상기 전원 전압 및 상기 접지 전압을 연결하는 단계(S730)를 더 구비할 수 있다.The method of manufacturing the semiconductor device may further include connecting the power supply voltage and the ground voltage to the preliminary circuit when the preliminary circuit intends to replace the logic circuit (S730).

이상에서와 같이 도면과 명세서에서 최적 실시예가 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.As described above, optimal embodiments have been disclosed in the drawings and the specification. Although specific terms have been used herein, they are used only for the purpose of describing the present invention and are not intended to limit the scope of the invention as defined in the claims or the claims. Therefore, those skilled in the art will understand that various modifications and equivalent other embodiments are possible therefrom. Therefore, the true technical protection scope of the present invention will be defined by the technical spirit of the appended claims.

본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.BRIEF DESCRIPTION OF THE DRAWINGS In order to better understand the drawings cited in the detailed description of the invention, a brief description of each drawing is provided.

도 1은 본 발명의 일 실시예에 따른 반도체 장치의 도면이다.1 is a diagram of a semiconductor device according to an embodiment of the present invention.

도 2는 도 1의 예비 회로의 회로도이다.FIG. 2 is a circuit diagram of the preliminary circuit of FIG. 1.

도 3은 도 2의 예비 회로를 개략적으로 도시한 레이아웃(layout) 도면이다.3 is a layout diagram schematically illustrating the preliminary circuit of FIG. 2.

도 4는 도 1의 예비 회로를 이용하여 오류를 수정한 경우의 반도체 장치의 도면이다.FIG. 4 is a diagram of a semiconductor device when an error is corrected using the preliminary circuit of FIG. 1.

도 5는 도 4의 NAND 게이트의 회로도이다.5 is a circuit diagram of the NAND gate of FIG. 4.

도 6은 도 4의 NAND 게이트를 개략적으로 도시한 레이아웃(layout) 도면이다.FIG. 6 is a layout diagram schematically illustrating the NAND gate of FIG. 4.

도 7은 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법에 관한 흐름도이다.7 is a flowchart illustrating a method of manufacturing a semiconductor device according to an embodiment of the present invention.

Claims (10)

적어도 하나의 논리 회로; 및At least one logic circuit; And 상기 논리 회로를 대체할 수 있고 전원 전압 및 접지 전압에 연결되지 않는 적어도 하나의 예비 회로를 구비하는 것을 특징으로 하는 반도체 장치.And at least one spare circuit that can replace the logic circuit and is not connected to a power supply voltage and a ground voltage. 제1항에 있어서, 상기 예비 회로는,The method of claim 1, wherein the preliminary circuit, 상기 전원 전압 및 상기 접지 전압과 연결하는 컨택(contact)이 형성되어 있지 않은 것을 특징으로 하는 반도체 장치.And a contact connecting the power supply voltage and the ground voltage is not formed. 제1항에 있어서, 상기 예비 회로는,The method of claim 1, wherein the preliminary circuit, 상기 전원 전압 및 상기 접지 전압과 연결되지 않는 적어도 하나의 트랜지스터를 구비하는 것을 특징으로 하는 반도체 장치.And at least one transistor not connected to the power supply voltage and the ground voltage. 제1항에 있어서, 상기 예비 회로는,The method of claim 1, wherein the preliminary circuit, 상기 예비 회로의 입력단이 상기 전원 전압 및 상기 접지 전압에 연결되지 않는 것을 특징으로 하는 반도체 장치.And the input terminal of the preliminary circuit is not connected to the power supply voltage and the ground voltage. 제1항에 있어서, 상기 예비 회로는,The method of claim 1, wherein the preliminary circuit, 상기 논리 회로를 대체하고자 하는 경우 상기 전원 전압 및 상기 접지 전압 에 연결되는 것을 특징으로 하는 반도체 장치.And the power supply voltage and the ground voltage when the logic circuit is to be replaced. 적어도 하나의 논리 회로를 형성하는 단계; 및Forming at least one logic circuit; And 상기 논리 회로를 대체할 수 있고 전원 전압 및 접지 전압에 연결되지 않는 적어도 하나의 예비 회로를 형성하는 단계를 구비하는 것을 특징으로 하는 반도체 장치의 제조 방법.And forming at least one preliminary circuit that can replace the logic circuit and is not coupled to a power supply voltage and a ground voltage. 제6항에 있어서, 상기 예비 회로를 형성하는 단계는,The method of claim 6, wherein the forming of the preliminary circuit, 상기 전원 전압 및 상기 접지 전압과 상기 예비 회로를 연결하는 컨택(contact)이 없는 상기 예비 회로를 형성하는 단계인 것을 특징으로 하는 반도체 장치의 제조 방법.Forming the preliminary circuit without a contact connecting the power supply voltage, the ground voltage and the preliminary circuit. 제6항에 있어서, 상기 예비 회로를 형성하는 단계는,The method of claim 6, wherein the forming of the preliminary circuit, 상기 전원 전압 및 상기 접지 전압에 연결되지 않는 적어도 하나의 트랜지스터를 형성하는 단계를 구비하는 것을 특징으로 하는 반도체 장치의 제조 방법.Forming at least one transistor not connected to said power supply voltage and said ground voltage. 제6항에 있어서, 상기 예비 회로를 형성하는 단계는,The method of claim 6, wherein the forming of the preliminary circuit, 상기 예비회로의 입력단이 상기 전원 전압 및 상기 접지 전압에 연결되지 않는 것을 특징으로 하는 반도체 장치의 제조 방법.And the input terminal of the preliminary circuit is not connected to the power supply voltage and the ground voltage. 제6항에 있어서, 상기 반도체 장치의 제조 방법은,The method of manufacturing the semiconductor device according to claim 6, 상기 예비 회로가 상기 논리 회로를 대체하고자 하는 경우 상기 예비 회로에 상기 전원 전압 및 상기 접지 전압을 연결하는 단계를 더 구비하는 것을 특징으로 하는 반도체 장치의 제조 방법.And connecting the power supply voltage and the ground voltage to the preliminary circuit when the preliminary circuit intends to replace the logic circuit.
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