KR20100078433A - 사다리꼴 금속배선의 시뮬레이션을 위한 모델링 구조 - Google Patents

사다리꼴 금속배선의 시뮬레이션을 위한 모델링 구조 Download PDF

Info

Publication number
KR20100078433A
KR20100078433A KR1020080136694A KR20080136694A KR20100078433A KR 20100078433 A KR20100078433 A KR 20100078433A KR 1020080136694 A KR1020080136694 A KR 1020080136694A KR 20080136694 A KR20080136694 A KR 20080136694A KR 20100078433 A KR20100078433 A KR 20100078433A
Authority
KR
South Korea
Prior art keywords
width
height
simulation
metal wiring
trapezoidal
Prior art date
Application number
KR1020080136694A
Other languages
English (en)
Inventor
박찬호
정원영
조성곤
Original Assignee
주식회사 동부하이텍
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 동부하이텍 filed Critical 주식회사 동부하이텍
Priority to KR1020080136694A priority Critical patent/KR20100078433A/ko
Priority to TW098145150A priority patent/TW201025058A/zh
Priority to US12/649,168 priority patent/US20100169058A1/en
Publication of KR20100078433A publication Critical patent/KR20100078433A/ko

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • GPHYSICS
    • G06COMPUTING; CALCULATING OR COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F30/00Computer-aided design [CAD]
    • G06F30/30Circuit design
    • G06F30/36Circuit design at the analogue level
    • G06F30/367Design verification, e.g. using simulation, simulation program with integrated circuit emphasis [SPICE], direct methods or relaxation methods

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Theoretical Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • Geometry (AREA)
  • Evolutionary Computation (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Power Engineering (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

본 발명은 반도체 기술에 있어서, 특히 금속배선을 제조하는데 적용될 수 있는 사다리꼴 금속배선의 시뮬레이션을 위한 모델링 구조에 관한 것으로, A 폭의 상부단, 상기 A보다 큰 B 폭의 하부단, 그리고 C 높이를 갖는 사다리꼴 금속배선의 시뮬레이션을 위한 모델링 구조에 있어서, 상기 A 폭을 갖는 상부단과, 상기 B 폭을 갖는 하부단과, 그리고 상기 상부단의 폭과 상기 하부단의 폭의 평균 값에 해당하는 폭을 갖는 중앙단으로 이루어지되, 상기 중앙단의 높이는 상기 C에서 상기 상부단의 높이와 상기 하부단의 높이를 뺀 값에 해당하는 높이인 것이 특징인 발명이다.

Description

사다리꼴 금속배선의 시뮬레이션을 위한 모델링 구조{modeling structure for simulation of trapezoidal metal line}
본 발명은 반도체 기술에 관한 것으로, 특히 금속배선을 제조하는데 적용될 수 있는 사다리꼴 금속배선의 시뮬레이션을 위한 모델링 구조에 관한 것이다.
일반적으로 반도체 집적회로를 개발하는 과정에서 설계된 회로가 제대로 동작할 것인지 또 그 성능은 어떻게 될 것인지, 나아가서 통계적으로 그 성능은 어떤 분포와 편차를 보이는지를 미리 시뮬레이션하여 알아보고 그 결과를 설계과정에 피드백하는 것은 현재 반도체 집적회로의 개발에 거의 필수적인 과정이 되고 있다.
현대의 반도체 소자가 점차 미세 구조화됨에 따라 금속배선의 전기적인 연결 또한 좁은 폭을 가지며 높은 배선 밀도를 필요로 하고 있다. 이에 따라서 소자의 동작속도에 영향을 미치는 금속배선의 상호연결부분에서 존재하는 기생 커패시턴스를 정확하고 빠르게 분석할 수 있는 시뮬레이션 환경이 요구된다.
이러한 시뮬레이션의 정확도는 사용된 모델(model)과 파라미터(parameter)에 좌우된다. 즉 정확한 시뮬레이션을 위해서는 사용되는 모델들의 한계를 알고 정확한 교정(calibration)을 통해 파라미터를 결정하는 작업은 중요하다.
한편, 종래의 인터커넥트 라인을 형성하는 0.25 미크론 이상의 기술에서는 알루미늄 금속배선 공정 시에 많은 양의 로딩 이펙트(loading effect)가 발생하였고, 그 로딩 이펙트에 의해 금속배선의 측면이 경사지게 되어 설계자의 설계 구조와 다른 폭으로 금속배선이 형성되는 경우가 있었다.
이후에 0.25 미크론 이하로 공정 기술이 발전하면서 금속 식각 공정이 발전하였으며, 그에 따라 로딩 이펙트의 발생은 많이 감소하였다. 그에 따라, 그 시기에는 알루미늄 금속배선의 모델링에 금속배선 측면이 경사지는 문제는 고려할 필요가 없었다.
그러나 나모급 이하의 공정기술(nano-technology)로 발전하면서 소자 크기가 작아지고 그에 따라 금속배선 폭이나 배선간 공간도 점차 줄어들게 되었다. 그로 인해 금속배선간 공간에 절연물질을 얼마만큼 잘 채워 넣어야 하는가의 이슈가 나타났으며, 이를 해결하기 위한 방법 중 하나로써 금속배선의 측면에 강제적인 경사를 두어 사다리꼴(trapezoidal) 단면의 금속배선을 형성함으로서 이후 증착되는 절연물질이 배선간 공간에 빈틈없이 골고루 채워지게 하였다.
그에 따라, 종래의 나모급 이하의 공정기술에서 보다 작아진 배선간 공간으로 인하여 인터커넥트 커패시턴스(Interconnect capacitance)를 정확히 예측하기 위한 시뮬레이션에서는 실제 반도체 제조공정에서 사용되는 사다리꼴(trapezoidal) 단면의 금속배선 특히, 측면의 경사에 대한 모델링이 요구되었다.
본 발명의 목적은 상기한 점을 감안하여 안출한 것으로, 2차원 또는 3차원 시뮬레이션에 사용될 모델을 작성함에 있어 시뮬레이션 시간과 정확도를 동시에 만족시킬 수 있는 사다리꼴 금속배선의 시뮬레이션을 위한 모델링 구조를 제공하는 데 있다.
본 발명의 또다른 목적은, 측면에 경사를 가지는 사다리꼴(trapezoidal) 단면의 금속배선을 제조하기 위한 시뮬레이션의 입력(모델)을 작성함에 있어 시뮬레이션 시간과 시뮬레이션 정확도를 동시에 만족시킬 수 있는 사다리꼴 금속배선의 시뮬레이션을 위한 모델링 구조를 제공하는 데 있다.
상기 목적을 달성하기 위한 본 발명에 따른 사다리꼴 금속배선의 시뮬레이션을 위한 모델링 구조의 특징은, A 폭의 상부단, 상기 A보다 큰 B 폭의 하부단, 그리고 C 높이를 갖는 사다리꼴 금속배선의 시뮬레이션을 위한 모델링 구조에 있어서, 상기 A 폭을 갖는 상부단과, 상기 B 폭을 갖는 하부단과, 그리고 상기 상부단의 폭과 상기 하부단의 폭의 평균 값에 해당하는 폭을 갖는 중앙단으로 이루어지되, 상기 중앙단의 높이는 상기 C에서 상기 상부단의 높이와 상기 하부단의 높이를 뺀 값에 해당하는 높이이다.
바람직하게, 상기 상부단과 상기 하부단의 각 높이는 상기 하부단의 폭 B와 상기 상부단의 폭 A의 차이의 반(1/2)에 해당하는 높이일 수 있다.
바람직하게, 상기 금속배선은 알루미늄 금속배선일 수 있다.
본 발명에 따르면, 측면에 경사를 가지며 하단으로 내려갈수록 넓어지는 사다리꼴(trapezoidal) 단면의 금속배선을 제조하기 위한 2차원 또는 3차원 시뮬레이션의 입력(모델)을 작성함에 있어서 시뮬레이션 시간과 정확도를 동시에 만족시킬 수 있다.
또한 점점 미세 구조화되고 있는 반도체 소자 내에서 전류와 전압 성분의 변화에 따라 동작 주파수가 변하는 것에 대해 분석함으로써, 실제 설계 구조를 표현할 수 있는 시뮬레이션의 정확도를 높일 수 있다.
또한, 본 발명의 모델링은 각종 툴 개발 등에 응용될 수 있을 것이다.
본 발명의 다른 목적, 특징 및 이점들은 첨부한 도면을 참조한 실시 예들의 상세한 설명을 통해 명백해질 것이다.
이하, 첨부된 도면을 참조하여 본 발명의 실시 예의 구성과 그 작용을 설명하며, 도면에 도시되고 또 이것에 의해서 설명되는 본 발명의 구성과 작용은 적어도 하나의 실시 예로서 설명되는 것이며, 이것에 의해서 상기한 본 발명의 기술적 사상과 그 핵심 구성 및 작용이 제한되지는 않는다.
이하, 첨부한 도면을 참조하여 본 발명에 따른 사다리꼴 금속배선의 시뮬레이션을 위한 모델링 구조의 바람직한 실시 예를 자세히 설명한다.
도 1은 일반적인 금속배선의 사다리꼴 단면을 보여주는 단면도이고, 도 2는 플랜티 스테어 타입(plenty stair type) 을 보여주는 모형도이고, 도 3은 평균 폭 타입(medium width type)을 보여주는 모형도이고, 도 4는 심플 스테어 타입(simple stair type)을 보여주는 모형도이다.
도 1에 도시한 바와 같이, 일반적으로 형성되는 금속배선의 단면은 어느 정도 사다리꼴 모양으로 형성된다. 예로써, 도 1에 도시된 모양은 알루미늄 식각 공정에 의해 형성되는 금속배선의 상부단 폭(top width)이 실제 설계 구조와 같고 하부단 폭(bottom width)이 상부단에 비해 넓은 폭을 갖도록 제어된 공정 결과이다.
도 2에 도시된 플랜티 스테어 타입(plenty stair type; 이하, '다층 계단형 구조'라 한다)은 정확한 시뮬레이션을 위해 구성될 수 있는 사다리꼴이다. 따라서, 다층 계단형 구조(plenty stair type)는 실제 설계 구조에 의한 금속배선의 단면과 유사하여 정확한 값을 추출할 수 있다. 그러나 많은 양의 시뮬레이션 노드(simulation node)를 필요로 하므로 실행에 시간이 많이 소요되는 문제점이 있다.
도 3에 도시된 평균 폭 타입(medium width type; 이하 '사각형 구조'라 한다)은 다층 계단형 구조(plenty stair type)의 상부단 폭(top width)과 하부단 폭(bottom width)의 중간 값(평균)을 이용하여 구성되는 사각형이다. 도 3의 사각형 구조(medium width type)는 편리한 구조 형성의 이점과 빠른 시뮬레이션을 수행할 수 있다는 이점은 있으나 상부단에서 하부단으로 수직방향 각각에 대한 커패시턴스 계산에 많은 에러를 포함한다.
현재 대부분의 2차원 시뮬레이션에서 사다리꼴 구조의 금속배선 구현이 용이 하다. 한편 3차원 시뮬레이션에서는 사다리꼴 구조의 금속배선 구현은 가능하지만 복잡한 다층 계단형 구조(plenty stair type)에 따르는 계산 시간 문제로 인하여 사각형 구조(medium width type) 또는 도 4에 도시된 심플 스테어 타입(simple stair type; 이하 '단순 계단형 구조'라 한다)을 사용하여 시뮬레이션을 수행하고 있다.
사각형 구조(medium width type)는 주로 배선 층간의 커패시턴스(inter-coupling capacitance, 또는 수직필드) 계산에 사용되고, 단순 계단형 구조(simple stair type)는 배선 층 내부 커패시턴스(intra-coupling capacitance, 또는 수평필드) 계산에 사용되고 있는 실정이나, 단순 계단형 구조(simple stair type) 역시 효율적인 구조를 제시하지 못하고 있다.
도 5는 본 발명의 일 실시예에 따른 사다리꼴 모형을 설명하기 위한 모형도로써, 도 1에 도시된 단면을 효과적으로 구현하기 위한 이펙티브 스테어 타입(effective stair type; 이하, '개선 계단형 구조'라 한다)의 사다리꼴 구조이다.
본 발명에 따른 개선 계단형 구조(Effective stair type) 사다리꼴은 금속배선이 도 1에 도시된 상부단 폭, 하부단 폭 및 전체 높이를 가지는 사다리꼴로 설계되는 경우에, 그 사다리꼴 구조에 대한 시뮬레이션 모델로써 가장 적합한 모델링 구조이다. 개선 계단형 구조(Effective stair type)는 3단으로 구성된다.
개선 계단형 구조(Effective stair type) 사다리꼴의 상부단(top step)(10) 폭은 도 1과 같은 실제 설계 구조의 상부단 폭과 같으며, 하부단(bottom step)(30) 의 폭도 도 1에 도시된 실제 설계 구조의 하부단의 폭과 같다.
개선 계단형 구조(Effective stair type) 사다리꼴의 중앙단(middle step)(20) 폭은 상부단(10) 폭과 하부단(30) 폭의 중간 값(평균)을 갖는다. 여기서, 상부단(10) 폭은 도 1에 도시된 금속배선의 구조에서 상부단 폭과 동일하며, 하부단(30) 폭은 도 1에 도시된 금속배선의 구조에서 상부단 폭과 동일하다.
개선 계단형 구조(Effective stair type) 사다리꼴의 상부단(10)과 하부단(30)의 각 높이(height)는 도 1에서 실제 금속배선의 경사가 갖는 각도에 따라 달라질 수 있으며, 상부단(10)과 하부단(30)의 높이(height)는 동일하다. 다시 말해서, 상부단(10)과 하부단(30)의 높이는 하부단(30)의 폭과 상부단(10) 폭 차이의 1/2이 될 수 있으며 즉, 상부단(10)과 하부단(30)은 하부단(30) 폭에서 상부단(10) 폭을 뺀 값의 1/2 값에 해당하는 높이를 갖는다.
개선 계단형 구조(Effective stair type) 사다리꼴의 중앙단(20) 높이는 전체 금속배선 높이에서 상부단(10) 높이와 하부단(30) 높이를 제외한 값이 된다. 즉, 도 1에 도시된 금속배선 구조의 전체 높이에서 상부단(10) 높이와 하부단(30) 높이를 뺀 값이 중앙단(20)의 높이이다.
정리하면, 도 1에 도시된 사다리꼴 금속배선 구조가, A 폭의 상부단, 상기 A보다 큰 B 폭의 하부단, 그리고 C 높이를 갖는다고 할 때, 본 발명에 따른 도 5의 모델링 구조는 A 폭을 갖는 상부단(10), B 폭을 갖는 하부단(30), 그리고 상부단(10)의 폭 A과 하부단(30)의 폭 B의 평균 값([A+B]/2)에 해당하는 폭을 갖는 중앙단(20)으로 이루어진다. 그리고 중앙단(20)의 높이는 C에서 상부단(10)의 높이와 하부단(30)의 높이를 뺀 값에 해당하는 높이이며, 상부단(10)과 하부단(30)의 각 높이는 하부단(30)의 폭 B와 상부단(10)의 폭 A의 차이의 반(1/2)에 해당하는 높이이다.
다음의 식 1은 중앙단(20)의 폭, 상부단(10)과 하부단(30)의 높이, 그리고 중앙단(20)의 높이를 구하는 계산식이다.
[수학식 1]
중앙단 폭 = [상부단 폭 + 하부단 폭]/2
상부단 높이 = 하부단 높이 = [하부단 폭 - 중앙단 폭]/2
중앙단 높이 = 총 높이 - 2[상부단 높이] = 총 높이 - 2[하부단 높이]
도 6a 및 6b는 배선 측벽의 기울기 변화에 따른 사다리꼴 모형을 도시한 모형도이다.
실제 설계 구조에 따른 상부단의 폭이 같더라도 서로 다른 공정 조건에 따라 금속배선의 측벽 경사가 달라지는 경우에, 상기한 식 1에 의하여 설정되는 개선 계단형 구조(Effective stair type) 사다리꼴의 단면을 각각 나타낸 것이다. 즉, 금속배선 측벽의 경사(slope)의 각도에 따라 변형될 수 있으며, 실제로 형성되는 금속배선의 단면에 더욱 유사한 모양을 형성함으로써 시뮬레이션의 정확도를 높일 수 있는 것이다.
본 발명에서는 상기와 같은 개선 계단형 구조(Effective stair type) 사다리꼴을 알루미늄 금속배선 형성 공정에 의해 발생하는 금속배선의 경사면에 대한 시뮬레이션을 디자인하는데 적용한다.
지금까지 본 발명의 바람직한 실시 예에 대해 설명하였으나, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 본질적인 특성을 벗어나지 않는 범위 내에서 변형된 형태로 구현할 수 있을 것이다.
그러므로 여기서 설명한 본 발명의 실시 예는 한정적인 관점이 아니라 설명적인 관점에서 고려되어야 하고, 본 발명의 범위는 상술한 설명이 아니라 특허청구범위에 나타나 있으며, 그와 동등한 범위 내에 있는 모든 차이점은 본 발명에 포함되는 것으로 해석되어야 한다.
도 1은 일반적인 금속배선의 사다리꼴 단면을 보여주는 단면도
도 2는 플랜티 스테어 타입(plenty stair type) 을 보여주는 모형도
도 3은 평균 폭 타입(medium width type)을 보여주는 모형도
도 4는 심플 스테어 타입(simple stair type)을 보여주는 모형도
도 5는 본 발명의 일 실시예에 따른 사다리꼴 모형을 설명하기 위한 모형도
도 6a 및 6b는 배선 측벽의 기울기 변화에 따른 사다리꼴 모형을 도시한 모형도.
*도면의 주요부분에 대한 부호의 설명*
10 : 상부단(top step) 20 : 중앙단(middle step)
30 : 하부단(bottom step)

Claims (3)

  1. A 폭의 상부단, 상기 A보다 큰 B 폭의 하부단, 그리고 C 높이를 갖는 사다리꼴 금속배선의 시뮬레이션을 위한 모델링 구조에 있어서,
    상기 A 폭을 갖는 상부단과;
    상기 B 폭을 갖는 하부단과; 그리고
    상기 상부단의 폭과 상기 하부단의 폭의 평균 값에 해당하는 폭을 갖는 중앙단으로 이루어지되,
    상기 중앙단의 높이는 상기 C에서 상기 상부단의 높이와 상기 하부단의 높이를 뺀 값에 해당하는 높이인 것을 특징으로 하는 사다리꼴 금속배선의 시뮬레이션을 위한 모델링 구조.
  2. 제 1 항에 있어서, 상기 상부단과 상기 하부단의 각 높이는 상기 하부단의 폭 B와 상기 상부단의 폭 A의 차이의 반(1/2)에 해당하는 높이인 것을 특징으로 하는 사다리꼴 금속배선의 시뮬레이션을 위한 모델링 구조.
  3. 제 1 항에 있어서, 상기 금속배선은 알루미늄 금속배선인 것을 특징으로 하는 사다리꼴 금속배선의 시뮬레이션을 위한 모델링 구조.
KR1020080136694A 2008-12-30 2008-12-30 사다리꼴 금속배선의 시뮬레이션을 위한 모델링 구조 KR20100078433A (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020080136694A KR20100078433A (ko) 2008-12-30 2008-12-30 사다리꼴 금속배선의 시뮬레이션을 위한 모델링 구조
TW098145150A TW201025058A (en) 2008-12-30 2009-12-25 Modeling structure for simulation of trapezoidal metal line
US12/649,168 US20100169058A1 (en) 2008-12-30 2009-12-29 Modeling structure for simulation of trapezoidal metal line

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020080136694A KR20100078433A (ko) 2008-12-30 2008-12-30 사다리꼴 금속배선의 시뮬레이션을 위한 모델링 구조

Publications (1)

Publication Number Publication Date
KR20100078433A true KR20100078433A (ko) 2010-07-08

Family

ID=42285964

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020080136694A KR20100078433A (ko) 2008-12-30 2008-12-30 사다리꼴 금속배선의 시뮬레이션을 위한 모델링 구조

Country Status (3)

Country Link
US (1) US20100169058A1 (ko)
KR (1) KR20100078433A (ko)
TW (1) TW201025058A (ko)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI528074B (zh) 2014-03-28 2016-04-01 群創光電股份有限公司 顯示面板
CN109033681B (zh) * 2018-08-13 2019-07-05 福建省地质工程勘察院 一种边坡计算模型导入时的自动修复方法

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7136796B2 (en) * 2002-02-28 2006-11-14 Timbre Technologies, Inc. Generation and use of integrated circuit profile-based simulation information
US7145664B2 (en) * 2003-04-18 2006-12-05 Therma-Wave, Inc. Global shape definition method for scatterometry
US7089516B2 (en) * 2004-03-22 2006-08-08 Cadence Design Systems, Inc. Measurement of integrated circuit interconnect process parameters

Also Published As

Publication number Publication date
TW201025058A (en) 2010-07-01
US20100169058A1 (en) 2010-07-01

Similar Documents

Publication Publication Date Title
TWI497329B (zh) 模型化系統、電腦模型化方法以及非暫時性電腦可讀儲存媒體
TWI500085B (zh) Manufacturing method of semiconductor device
US6854100B1 (en) Methodology to characterize metal sheet resistance of copper damascene process
US8312404B2 (en) Multi-segments modeling bond wire interconnects with 2D simulations in high speed, high density wire bond packages
KR100396900B1 (ko) 반도체 집적 회로의 배선 캐패시턴스 추출 방법 및 이를기록한 기록 매체
US20150347665A1 (en) Cell-Level Signal Electromigration
JP2001093982A (ja) 配線容量計算方法、クロストークディレイ計算方法、およびそれらのデータを記憶したコンピュータ読み取り可能な記憶媒体
KR20100078433A (ko) 사다리꼴 금속배선의 시뮬레이션을 위한 모델링 구조
JP3628973B2 (ja) 半導体装置の設計方法
US8671382B2 (en) Method of generating RC technology file
US5694344A (en) Method for electrically modeling a semiconductor package
CN106815379B (zh) 一种提取寄生电容的方法及系统
CN106815380B (zh) 一种提取寄生电阻的方法及系统
JP4325274B2 (ja) 半導体装置モデル作成方法及び装置
JP2010073137A (ja) 半導体集積回路設計方法及び設計プログラム
US9760670B2 (en) Semiconductor device design methods and conductive bump pattern enhancement methods
US7586201B2 (en) Wiring modeling technique
CN102930159B (zh) 一种冗余金属填充方法及装置
CN101667554A (zh) 生成半导体器件的布局图案的方法以及布局图案生成设备
Jagtap et al. A methodology for early exploration of TSV placement topologies in 3D stacked ICs
KR100840494B1 (ko) 사다리꼴 단면을 갖는 배선의 지연시간 추출 방법
JP5683525B2 (ja) パワー半導体モジュールの設計方法
Thiele et al. Exploring the use of the finite element method for electromigration analysis in future physical design
JP2004086318A (ja) シミュレーション用等価回路モデル生成装置、回路シミュレーションシステム、シミュレーション用等価回路モデル生成方法、制御プログラムおよび可読記録媒体
Durgakeri et al. Metal Fill-Induced Timing Effects: Unraveling Parasitics in Network on Chips

Legal Events

Date Code Title Description
WITN Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid