KR20100076808A - Bank control circuit for semiconductor memory - Google Patents

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KR20100076808A
KR20100076808A KR1020080134978A KR20080134978A KR20100076808A KR 20100076808 A KR20100076808 A KR 20100076808A KR 1020080134978 A KR1020080134978 A KR 1020080134978A KR 20080134978 A KR20080134978 A KR 20080134978A KR 20100076808 A KR20100076808 A KR 20100076808A
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KR1020080134978A
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차재훈
박기천
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주식회사 하이닉스반도체
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Abstract

PURPOSE: A bank control circuit for a semiconductor memory is provided to reduce times and costs for testing products by controlling the number of banks which are enabled at the same time in a test mode. CONSTITUTION: A row bank decoder(110) generates a row address strobe signal. A column control unit generates a strobe signal. A global address decoder controls the enable strobe signal of the column control unit. The column control unit includes a CAS pre- decoder(115) and the column control unit. The CAS pre-decoder generates the strobe signal according to a test mode signal. The column control unit control the output strobe signal of the CAS pre-decoder with the output of a global address decoder.

Description

반도체 메모리장치의 뱅크제어회로{BANK CONTROL CIRCUIT FOR SEMICONDUCTOR MEMORY}Bank control circuit of semiconductor memory device {BANK CONTROL CIRCUIT FOR SEMICONDUCTOR MEMORY}

본 발명은 데이터 압축 테스트 가능한 반도체 메모리장치에 관한 것으로, 더욱 상세하게는 뱅크 선택을 멀티 모드로 가능하게 하는 뱅크제어회로에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor memory device capable of data compression testing, and more particularly to a bank control circuit that enables bank selection in a multi-mode.

공정기술의 발전과 더불어 반도체 메모리장치가 고집적화 되면서 칩의 신뢰성을 보증하기 위해서 제조 후 고가의 테스트 장비로 장시간에 걸쳐 테스트를 하게 된다. 이와 같은 메모리 장치의 테스트를 위하여 설계 단계에서 미리 칩 내부에 셀프 테스트(self test)회로를 내장하여 테스트에 소요되는 시간과 비용을 줄이기 위해 노력하고 있다. 이러한 셀프테스트의 일종인 DQ 압축(compress) 테스트는 복수의 메모리 셀에 동일한 데이터를 저장한 후 이들 데이터를 다시 동시에 출력한 다음, 동시에 출력된 데이터들을 압축시켜 그 결과로서 메모리의 에러 유무를 테스트하는 방법이다.As the semiconductor memory device is highly integrated with the development of process technology, it is tested for a long time with expensive test equipment after manufacturing to guarantee the reliability of the chip. In order to test such a memory device, in order to reduce the time and cost required for the test, a self test circuit is built in the chip in advance in the design stage. The DQ compression test, which is a kind of self-test, stores the same data in a plurality of memory cells and outputs these data again at the same time. Way.

도 1은 종래 반도체 메모리장치의 뱅크 제어회로도이다.1 is a bank control circuit diagram of a conventional semiconductor memory device.

도시하고 있는 바와 같이, 종래 뱅크 제어회로는, 신속한 테스트를 위하여 4개의 뱅크에 해당하는 워드라인과, 스트로브 신호를 동시에 인에이블시키기 위하여 로우 쪽 뱅크를 인에이블시키기 위한 로우뱅크스트로브신호를 발생하는 로우뱅크디코더(10)와, 컬럼 쪽 뱅크를 인에이블시키기 위한 카스 프리 디코더(15)와 컬럼 제어부(20)를 포함한다. As shown, a conventional bank control circuit includes a row for generating a word line corresponding to four banks for rapid testing, and a low bank strobe signal for enabling the low side bank to simultaneously enable the strobe signal. The bank decoder 10 includes a cas-free decoder 15 and a column controller 20 for enabling the column-side bank.

상기 로우뱅크디코더(10)는, 로우(LOW) 쪽 뱅크를 선택하고, 외부 입력된 뱅크 어드레스신호가 액티브되면 스트로빙되어져서 생성되는 신호인 RBK<0:3>를 입력한다. 그리고 테스트 모드신호이고, 웨이퍼 테스트 단계에서 압축 동작을 할 때 사용되는 신호인 TM_COMPB 신호를 입력한다. 상기 TM_COMPB 신호는 테스트 동작에서 4개의 뱅크씩 테스트 동작을 제어한다. 또한 로우뱅크디코더(10)는, 테스트 모드신호이고, 4개 뱅크 동작을 하는 워드라인을 2뱅크 동작으로 전환시키는 신호인 TM_COMPBAB 신호를 입력한다. 이러한 신호의 입력으로 로우뱅크디코더(10)는 로우 쪽 뱅크를 선택하되, 테스트 모드시에는 4개의 뱅크를 동시 동작시키거나 또는 2개의 뱅크를 동시 동작시키는 로우뱅크스트로브신호 RAST<0:15>를 발생한다. 물론 노말 동작시에는 액티브신호당 1개 뱅크의 로우 액티브신호를 인에이블시킨다.The low bank decoder 10 selects a low bank and inputs RBK <0: 3>, which is a signal generated by being strobe when an externally input bank address signal is activated. A TM_COMPB signal, which is a test mode signal and a signal used for a compression operation in a wafer test step, is input. The TM_COMPB signal controls the test operation by four banks in the test operation. The low bank decoder 10 also receives a TM_COMPBAB signal, which is a test mode signal and a signal for converting a word line for four bank operation to two bank operation. As the input of the signal, the low bank decoder 10 selects a low bank, but in the test mode, the low bank decode signal RAST <0:15> which operates four banks simultaneously or two banks simultaneously. Occurs. Of course, during normal operation, one bank of active signals is enabled per active signal.

상기 카스 프리 디코더(15)는, 외부 입력 뱅크 어드레스가 리드/라이트 신호에 의해서 스트로빙 되어져서 생성된 신호인 CBK<2:3>와 상기 TM_COMPB 신호를 입력한다. 이러한 신호의 입력으로 카스 프리 디코더(15)는, 스트로브신호<0:3>를 발생한다. 즉, 카스 프리 디코더(15)는, 노말 동작시에는 리드/라이트 신호당 1개 의 스트로브신호를 인에이블 하고, 테스트 모드시에는 상기 TM_COMPB 신호에 기초해서 4개의 스트로브신호를 인에이블시킨다.The cas free decoder 15 inputs the CBK <2: 3> and the TM_COMPB signal, which are signals generated by the external input bank address being strobe by the read / write signal. In response to the input of such a signal, the cas-free decoder 15 generates the strobe signals <0: 3>. That is, the cas free decoder 15 enables one strobe signal per read / write signal during normal operation, and enables four strobe signals based on the TM_COMPB signal in the test mode.

상기 컬럼 제어부(20)는, 상기 카스 프리 디코더(15)의 인에이블된 스트로브신호를 입력하고, 상기 로우뱅크디코더(10)에서 인에이블된 4개의 뱅크에 해당하는 스트로브신호를 인에이블시킨다.The column controller 20 inputs the enabled strobe signal of the cas pre decoder 15 and enables the strobe signal corresponding to four banks enabled by the low bank decoder 10.

이와 같이 동작하는 종래 반도체 메모리장치의 뱅크제어회로는, 테스트 모드 동작과정에서 동작의 신속성을 위하여 무조건적으로 4개의 뱅크에 해당하는 워드라인과 스트로브신호를 동시에 인에이블시키고 있다. 그러나 상기 테스트 모드 동작과정에서는 하나의 반도체 메모리에 대해서 테스트를 수행하는 것이 아니라 적게는 수 개에서 많게는 수 십, 수 백개에 이르는 반도체 메모리가 동시에 테스트를 수행하게 된다. 따라서 4개의 뱅크에 대해서 동시 테스트를 수행하는 하나의 반도체 메모리당 흐르는 전류량이 많게 되면, 전압 드롭 현상이 발생된다. 즉, 종래 반도체 메모리장치의 뱅크제어회로는, 과도한 전류 소모를 발생시키고, 테스트 결과의 신뢰성이 떨어지는 문제점이 있다.The bank control circuit of the conventional semiconductor memory device operating as described above simultaneously enables word lines and strobe signals corresponding to four banks unconditionally for the purpose of rapid operation during the test mode operation process. However, in the test mode operation, not a single semiconductor memory is tested, but a few, many, tens, and hundreds of semiconductor memories simultaneously perform the test. Therefore, when the amount of current flowing per one semiconductor memory that performs simultaneous tests on four banks increases, a voltage drop phenomenon occurs. That is, the bank control circuit of the conventional semiconductor memory device suffers from excessive current consumption and inferior reliability of the test results.

따라서 본 발명은 상기 문제점을 해결하기 위한 것으로, 테스트 모드시에 동시 인에이블되는 뱅크의 숫자를 조절할 수 있는 반도체 메모리장치의 뱅크제어회로를 제공함에 그 목적이 있다.Accordingly, an object of the present invention is to provide a bank control circuit of a semiconductor memory device capable of adjusting the number of banks which are simultaneously enabled in a test mode.

상기 목적을 달성하기 위한 본 발명에 따른 반도체 메모리장치의 뱅크제어회로는, 복수개의 뱅크 중에서 동시 테스트를 수행할 뱅크에 대한 로우 어드레스 스트로브신호를 발생하는 로우뱅크디코더; 복수개의 뱅크 중에서 동시 테스트를 수행할 뱅크에 대한 스트로브신호를 발생하는 컬럼제어수단; 상기 로우뱅크디코더의 인에이블 뱅크에 맞춰서 상기 컬럼제어수단의 인에이블 스트로브신호를 조절하는 글로벌 어드레스 디코더를 포함하는 것을 특징으로 한다.According to another aspect of the present invention, there is provided a bank control circuit of a semiconductor memory device, including: a low bank decoder configured to generate a row address strobe signal for a bank to be tested simultaneously among a plurality of banks; Column control means for generating a strobe signal for a bank to be tested simultaneously among a plurality of banks; And a global address decoder configured to adjust an enable strobe signal of the column control means in accordance with an enable bank of the low bank decoder.

본 발명의 상기 컬럼제어수단은, 테스트모드신호에 따른 스트로브신호를 발생하는 카스 프리 디코더; 상기 카스 프리 디코더의 출력 스트로브신호를 상기 글로벌 어드레스 디코더의 출력값으로 조절하는 컬럼 제어부를 포함하는 것을 특징으로 한다.The column control means of the present invention, the cas-free decoder for generating a strobe signal according to the test mode signal; And a column controller configured to adjust the output strobe signal of the cas pre decoder to an output value of the global address decoder.

본 발명의 상기 카스 프리 디코더는, 뱅크 인에이블신호값이 다른 제 1 테스트신호와 제 2 테스트신호, 그리고 리드/라이트 동작 제어신호를 연산하여 4개의 신호를 발생하는 제 1 신호 발생부; 상기 제 1 신호발생부에서 발생된 4개의 신호 를 조합하여 스트로브신호를 발생하는 제 2 신호 발생부를 포함하는 것을 특징으로 한다.The cas-free decoder of the present invention includes: a first signal generator for generating four signals by calculating a first test signal, a second test signal, and a read / write operation control signal having a different bank enable signal value; And a second signal generator for generating a strobe signal by combining four signals generated by the first signal generator.

본 발명의 상기 글로벌 어드레스 디코더는, 뱅크 인에이블신호값이 다른 제 1 테스트신호와 제 2 테스트신호, 그리고 뱅크 어드레스 신호를 연산하여 신호를 발생하는 것을 특징으로 한다. The global address decoder of the present invention is characterized by generating a signal by calculating a first test signal, a second test signal, and a bank address signal having different bank enable signal values.

본 발명은 테스트 모드 동작과정에서 동작의 신속성과 전류절감을 모두 만족시키기 위하여 선택적으로 4개의 뱅크에 해당하는 워드라인과 스트로브신호를 동시에 인에이블시키거나 2개의 뱅크에 해당하는 워드라인과 스트로브신호를 동시에 인에이블시킨다. 이와 같은 제어로 본 발명은 동시 테스트 칩 갯수가 적은 경우에서는 4개의 뱅크에 대한 동시 테스트를 수행하고, 동시 테스트 칩 갯수가 많은 경우에서는 2개의 뱅크에 대한 동시 테스트를 수행할 수 있도록 제어하여 제품의 테스트 시간, 비용 절감 및 소비 전류양을 감소시키고, 테스트 실패를 방지하는 효과를 얻는다.The present invention selectively enables word lines and strobe signals corresponding to four banks or simultaneously applies word lines and strobe signals corresponding to two banks in order to satisfy both the speed and the current saving during the test mode operation. Enable at the same time. With this control, the present invention performs the simultaneous test for four banks when the number of simultaneous test chips is small, and the simultaneous test for two banks when the number of simultaneous test chips is large. The effect is to reduce test time, cost and current consumption, and to prevent test failure.

이하 첨부한 도면을 참조하여 본 발명에 따른 반도체 메모리장치의 뱅크제어회로에 대해서 자세하게 살펴보기로 한다.Hereinafter, a bank control circuit of a semiconductor memory device according to the present invention will be described in detail with reference to the accompanying drawings.

도 2는 본 발명의 실시예에 따른 반도체 메모리장치의 뱅크제어회로의 구성 도를 도시하고 있다.2 is a block diagram of a bank control circuit of a semiconductor memory device according to an embodiment of the present invention.

도시하고 있는 바와 같이, 본 발명은 테스트 모드 동작시 동작시킬 뱅크에 해당하는 워드라인과, 스트로브 신호를 동시에 인에이블시키기 위하여 로우 쪽 뱅크를 인에이블시키기 위한 로우뱅크스트로브신호를 발생하는 로우뱅크디코더(110)와, 컬럼 쪽 뱅크를 인에이블시키기 위한 카스 프리 디코더(115)와 컬럼 제어부(120)를 포함한다. 그리고 본 발명은 상기 컬럼 제어부(120)에서 인에이블된 스트로브신호 중에서 상기 로우뱅크디코더(100)에서 인에이블된 로우 뱅크 어드레스 신호에 해당하는 만큼이 최종 인에이블되도록 디코딩하는 글로벌 어드레스 디코더(125)를 더 포함한다.As shown, the present invention provides a low bank decoder for generating a word line corresponding to a bank to be operated in a test mode operation and a low bank strobe signal for enabling the low bank to simultaneously enable the strobe signal. 110, a cas free decoder 115 and a column controller 120 for enabling the column-side bank. In addition, the present invention provides a global address decoder 125 that decodes as much as the last enable of the low bank address signal enabled by the low bank decoder 100 among strobe signals enabled by the column controller 120. It includes more.

상기 로우뱅크디코더(110)는, 로우(LOW) 쪽 뱅크를 선택하고, 외부 입력된 뱅크 어드레스신호가 액티브되면 스트로빙되어져서 생성되는 신호인 RBK<0:3>를 입력한다. 그리고 테스트 모드신호이고, 웨이퍼 테스트 단계에서 압축 동작을 할 때 사용되는 신호인 TM_COMPB 신호를 입력한다. 상기 TM_COMPB 신호는 테스트 동작에서 4개의 뱅크씩 테스트 동작을 제어한다. 또한 로우뱅크디코더(110)는, 테스트 모드신호이고, 4개 뱅크 동작을 하는 워드라인을 2뱅크 동작으로 전환시키는 신호인 TM_COMPBAB 신호를 입력한다. 이러한 신호의 입력으로 로우뱅크디코더(110)는 로우 쪽 뱅크를 선택하되, 테스트 모드시에는 4개의 뱅크를 동시 동작시키거나 또는 2개의 뱅크를 동시 동작시키는 로우뱅크스트로브신호 RAST<0:15>를 발생한다. 물론 노말 동작시에는 액티브신호당 1개 뱅크의 로우 액티브신호를 인에이블시킨 다.The low bank decoder 110 selects a low bank and inputs RBK <0: 3>, which is a signal generated by being strobe when an externally input bank address signal is activated. A TM_COMPB signal, which is a test mode signal and a signal used for a compression operation in a wafer test step, is input. The TM_COMPB signal controls the test operation by four banks in the test operation. In addition, the low bank decoder 110 is a test mode signal and inputs a TM_COMPBAB signal, which is a signal for converting a word line for four bank operation to two bank operation. The low bank decoder 110 selects a low bank as an input of such a signal, but in the test mode, the low bank decoder 110 operates a low bank strobe signal RAST <0:15> for operating four banks simultaneously or two banks simultaneously. Occurs. Of course, during normal operation, one row of low active signals are enabled per active signal.

상기 카스 프리 디코더(115)는, 외부 입력 뱅크 어드레스가 리드/라이트 신호에 의해서 스트로빙 되어져서 생성된 신호인 CBK<2:3>와 상기 네개의 뱅크에 대한 인에이블신호를 발생하는 TM_COMPB 신호를 입력한다. 상기 TM_COMPB신호는 상기 CBK<2:3> 신호와의 관계에서 CBK<3>신호에만 유효하게 동작하여, 2개의 스트로브신호만을 인에이블시킨다. 또한 상기 카스 프리 디코더(115)는, 압축 동작에서 평균 동작 전류값을 줄이기 위해 2개의 스트로브신호가 인에이블되던 것을 1개의 스트로브신호만 인에이블되도록 하는 TM_COMPBAB 신호를 입력한다. 이러한 신호의 입력으로 카스 프리 디코더(115)는, 스트로브신호<0:3>를 발생한다. 즉, 카스 프리 디코더(115)는, 노말 동작시에는 리드/라이트 신호당 1개의 스트로브신호를 인에이블 하고, 테스트 모드시에는 상기 TM_COMPB 신호와 TM_COMPBAB 신호에 기초해서 2개의 스트로브신호를 인에이블시킨다.The cas free decoder 115 may generate a CBK <2: 3> signal generated by an external input bank address being strobe by a read / write signal and a TM_COMPB signal for generating enable signals for the four banks. Enter it. The TM_COMPB signal effectively operates only on the CBK <3> signal in relation to the CBK <2: 3> signal, enabling only two strobe signals. In addition, the cas pre decoder 115 inputs a TM_COMPBAB signal that enables only one strobe signal to enable two strobe signals to reduce the average operating current value in the compression operation. The cas free decoder 115 generates the strobe signals <0: 3> by the input of such a signal. In other words, the cas-free decoder 115 enables one strobe signal per read / write signal during normal operation, and enables two strobe signals based on the TM_COMPB signal and TM_COMPBAB signal in the test mode.

상기 카스 프리 디코더(115)의 상세 구성을 도 3에 도시하고 있다. 즉, 상기 카스 프리 디코더(115)는, TM_COMPB 신호와 TM_COMPBAB 신호를 낸드게이트를 통해서 연산하여 A 신호를 발생한다. 그리고 상기 A 신호와 CBK<2> 신호를 낸드게이트(N2)에 의해서 연산해서 BA2B 신호를 발생한다. 상기 CBK<2> 신호는 접지전압과 전원전압에 의해 스위칭되는 트랜스미션게이트(T1)를 통해서 BA2D 신호를 발생한다.The detailed configuration of the cas-free decoder 115 is shown in FIG. That is, the cas free decoder 115 generates the A signal by calculating the TM_COMPB signal and the TM_COMPBAB signal through the NAND gate. The A signal and the CBK <2> signal are calculated by the NAND gate N2 to generate a BA2B signal. The CBK <2> signal generates a BA2D signal through the transmission gate T1 switched by the ground voltage and the power supply voltage.

또한 카스 프리 디코더(115)는, CBK<3> 신호와 전원전압을 낸드게이트(N3) 연산하여 BA3B 신호를 발생하고, 상기 CBK<3> 신호를 접지전압과 전원전압에 의해 스위칭되는 트랜스미션게이트(T2)를 통해서 BA3D 신호를 발생한다.In addition, the cas free decoder 115 generates a BA3B signal by calculating a NB of a CBK <3> signal and a power supply voltage, and generates a BA3B signal, and transmits the CBK <3> signal by a ground voltage and a power supply voltage. Generates the BA3D signal via T2).

이와 같이 발생된 BA2D,BA2B,BA3D,BA3B 신호가 낸드게이트와 인버터에 의해 조합되어져서 스트로브신호<0:3>을 발생시킨다.The BA2D, BA2B, BA3D, and BA3B signals generated in this way are combined by the NAND gate and the inverter to generate the strobe signals <0: 3>.

따라서 상기 TM_COMPB 신호가 인에이블상태일 때, CBK<2> 신호를 하이레벨로 고정시켜서 BA2D 신호를 하이레벨로 조절한다. 그리고 BA2B 신호도 하이레벨로 제어를 하면, BA2D,BA2B,BA3D,BA3B 신호의 조합으로 발생하는 스트로브신호<0:3>신호는 CBK<3> 신호에만 유효하게 동작되어진다. 이러한 제어로 2개의 스트로브신호를 인에이블시키는 거이 가능하게 된다. Therefore, when the TM_COMPB signal is in an enabled state, the CBK <2> signal is fixed at a high level to adjust the BA2D signal to a high level. If the BA2B signal is also controlled at a high level, the strobe signal <0: 3> signal generated by the combination of the BA2D, BA2B, BA3D, and BA3B signals is effectively operated only for the CBK <3> signal. This control makes it possible to enable two strobe signals.

그리고 상기 TM_COMPBAB 신호의 경우에 있어서도 상기와 같은 제어를 통해서 2개의 스트로브신호가 인에이블되던 것을 1개의 스트로브신호만 인에이블되도록 제어하는 것이 가능하게 된다. 이때 상기 TM_COMPBAB 신호는 TM_COMPB 신호와 함께 사용되므로, 두 신호가 동시에 인에이블된 경우, CBK<2> 신호가 TM_COMPB 신호에 영향을 받지 않고, A 노드 또한 하이레벨을 유지해야 한다.Also in the case of the TM_COMPBAB signal, it is possible to control that only one strobe signal is enabled that the two strobe signals are enabled through the above control. In this case, since the TM_COMPBAB signal is used together with the TM_COMPB signal, when both signals are enabled at the same time, the CBK <2> signal is not affected by the TM_COMPB signal and the A node must also maintain a high level.

상기 컬럼 제어부(120)는, 상기 카스 프리 디코더(115)의 인에이블된 스트로브신호를 입력하고, CBK<0:1> 신호를 입력하여 추가 디코딩과정을 수행한다. 그리고 총 16개 스트로브 신호에 대한 인에이블신호를 발생한다. 본 발명에서는 테스트 모드 과정에서 상기 로우뱅크디코더(110)에서 인에이블된 4개의 뱅크 또는 2개의 뱅크에 해당하는 스트로브신호를 인에이블시킨다.The column controller 120 inputs the enabled strobe signal of the cas free decoder 115 and inputs a CBK <0: 1> signal to perform an additional decoding process. In addition, an enable signal for a total of 16 strobe signals is generated. In the present invention, the strobe signal corresponding to four banks or two banks enabled by the low bank decoder 110 is enabled in the test mode.

그리고 본 발명에 추가적으로 구비되는 글로벌 어드레스 디코더(125)는, 도 4에 상세한 구성을 도시하고 있다.The global address decoder 125 additionally provided in the present invention has a detailed configuration in FIG.

상기 글로벌 어드레스 디코더(125)는, TM_COMPB 신호를 반전시켜서 TM_COMPBAB 신호와 낸드게이트(N4)에서 연산하고, 상기 낸드게이트(N4)의 출력신호와 반전된 뱅크어드레스신호 BK<2>를 낸드게이트(N5)에서 연산하여 YBK<2> 신호를 발생시킨다.The global address decoder 125 inverts the TM_COMPB signal to operate on the TM_COMPBAB signal and the NAND gate N4, and converts the output signal of the NAND gate N4 and the inverted bank address signal BK <2> to the NAND gate N5. ) To generate the YBK <2> signal.

다음은 상기 구성으로 이루어진 본 발명에 따른 반도체 메모리장치의 뱅크제어회로의 동작과정을 설명한다.The following describes the operation of the bank control circuit of the semiconductor memory device according to the present invention having the above configuration.

도 5는 본 발명에서 4개의 뱅크를 인에이블시킬 때, 동작 타이밍도이다.5 is an operation timing diagram when enabling four banks in the present invention.

TM_COMPB 신호와 액티브<0> 신호, 라이트<0> 신호가 인에이블되면, 로우뱅크디코더(110)는, 상기 TM_COMPB 신호에 의해서 4개의 뱅크 워드라인을 인에이블시키기 위한 로우뱅크어드레스신호를 발생한다.When the TM_COMPB signal, the active <0> signal, and the write <0> signal are enabled, the low bank decoder 110 generates a low bank address signal for enabling four bank word lines by the TM_COMPB signal.

이때, 카스 프리 디코더(115)에 입력되는 CBK<2> 신호는 하이레벨로 고정된다. 그리고 상기 TM_COMPB 신호의 인에이블상태에 의해서 BA2D 신호와 BA2B 신호가 하이레벨로 제어된다. 따라서 카스 프리 디코더(115)는 CBK<3> 신호에만 유효하게 동작하여, 스트로브신호<0,1>이 동시에 인에이블된다. 상기 인에이블된 스트로브신호<0:1>는 컬럼 제어부(120)에 입력된다.At this time, the CBK <2> signal input to the cas free decoder 115 is fixed at a high level. The BA2D signal and the BA2B signal are controlled at a high level by the enable state of the TM_COMPB signal. Therefore, the cas free decoder 115 operates effectively only on the CBK <3> signal, and the strobe signals <0,1> are simultaneously enabled. The enabled strobe signal <0: 1> is input to the column controller 120.

한편, 글로벌 어드레스 디코더(125)는, 상기 인에이블된 TM_COMPB 신호와 뱅크 어드레스 신호 BK<2>를 조합해서 YBK<2> 신호를 발생한다. 이때 발생되는 YBK<2> 신호는, 컬럼 제어부(120)로 제공되어져서 상기 로우뱅크디코더(110)에서 인에이블된 4개의 뱅크에 해당하는 4개의 스트로브신호를 인에이블시킨다.On the other hand, the global address decoder 125 generates the YBK <2> signal by combining the enabled TM_COMPB signal and the bank address signal BK <2>. The YBK <2> signal generated at this time is provided to the column controller 120 to enable four strobe signals corresponding to four banks enabled by the low bank decoder 110.

다음, 도 6는 본 발명에서 2개의 뱅크를 인에이블시킬 때, 동작 타이밍도이다. Next, Fig. 6 is an operation timing diagram when enabling two banks in the present invention.

TM_COMPBAB 신호와 액티브<0> 신호, 라이트<0> 신호가 인에이블되면, 로우뱅크디코더(110)는, 상기 TM_COMPBAB 신호에 의해서 2개의 뱅크 워드라인을 인에이블시키기 위한 로우뱅크어드레스신호를 발생한다.When the TM_COMPBAB signal, the active <0> signal, and the write <0> signal are enabled, the low bank decoder 110 generates a low bank address signal for enabling two bank word lines by the TM_COMPBAB signal.

이때, 카스 프리 디코더(115)에 입력되는 CBK<2> 신호는 노말 동작시와 동일한 신호가 입력되어진다. 따라서 카스 프리 디코더(115)는 CBK<2:3> 신호에 의해 디코딩되어 하나의 스트로브신호만이 인에이블된다. 상기 인에이블된 하나의 스트로브신호는 컬럼 제어부(120)에 입력된다.At this time, the CBK <2> signal input to the cas free decoder 115 is input with the same signal as in the normal operation. Therefore, the cas free decoder 115 is decoded by the CBK <2: 3> signal so that only one strobe signal is enabled. The enabled one strobe signal is input to the column controller 120.

한편, 글로벌 어드레스 디코더(125)는, 상기 인에이블된 TM_COMPBAB 신호와 뱅크 어드레스 신호 BK<2>를 조합해서 YBK<2> 신호를 발생한다. 이때 발생되는 YBK<2> 신호는, 컬럼 제어부(120)로 제공되어져서 상기 로우뱅크디코더(110)에서 인에이블된 2개의 뱅크에 해당하는 2개의 스트로브신호를 인에이블시킨다.On the other hand, the global address decoder 125 generates the YBK <2> signal by combining the enabled TM_COMPBAB signal and the bank address signal BK <2>. The generated YBK <2> signal is provided to the column controller 120 to enable two strobe signals corresponding to the two banks enabled by the low bank decoder 110.

이상 전술한 본 발명의 바람직한 실시예는, 예시의 목적을 위해 개시된 것으로, 테스트 동작 모드에서 인에이블되는 뱅크의 갯수를 조절하는 경우에 적용될 수 있다. 따라서 본 발명은 당업자라면 이하 첨부된 특허청구범위에 개시된 본 발명 의 기술적 사상과 그 기술적 범위 내에서 또 다른 다양한 실시예들을 개량, 변경, 대체 또는 부가 등이 가능할 것이다. The above-described preferred embodiment of the present invention is disclosed for the purpose of illustration, and may be applied when adjusting the number of banks that are enabled in the test operation mode. Therefore, those skilled in the art will be able to improve, change, substitute or add other embodiments within the technical spirit of the present invention disclosed in the appended claims and their technical scope.

도 1은 종래 기술에 따른 반도체 메모리장치의 뱅크제어회로도,1 is a bank control circuit diagram of a semiconductor memory device according to the prior art;

도 2는 본 발명에 따른 반도체 메모리장치의 뱅크제어회로도,2 is a bank control circuit diagram of a semiconductor memory device according to the present invention;

도 3은 도 2에 도시된 카스 프리 디코더의 상세 구성도,3 is a detailed block diagram of a cas-free decoder shown in FIG. 2;

도 4는 도 2에 도시된 글로벌 어드레스 디코더의 상세 구성도,4 is a detailed configuration diagram of the global address decoder illustrated in FIG. 2;

도 5는 본 발명에서 4개의 뱅크를 동시 제어할 때의 동작 타이밍도,5 is an operation timing diagram when simultaneously controlling four banks in the present invention;

도 6은 본 발명에서 2개의 뱅크를 동시 제어할 때의 동작 타이밍도이다. 6 is an operation timing diagram when simultaneously controlling two banks in the present invention.

* 도면의 주요 부분에 대한 부호의 설명 *Explanation of symbols on the main parts of the drawings

110 : 로우뱅크디코더 115 : 카스 프리 디코더110: low bank decoder 115: cas-free decoder

120 : 컬럼 제어부 125 ; 글로벌 어드레스 디코더120: column controller 125; Global address decoder

Claims (4)

복수개의 뱅크 중에서 동시 테스트를 수행할 뱅크에 대한 로우 어드레스 스트로브신호를 발생하는 로우뱅크디코더;A low bank decoder configured to generate a row address strobe signal for a bank to be tested simultaneously among a plurality of banks; 복수개의 뱅크 중에서 동시 테스트를 수행할 뱅크에 대한 스트로브신호를 발생하는 컬럼제어수단;Column control means for generating a strobe signal for a bank to be tested simultaneously among a plurality of banks; 상기 로우뱅크디코더의 인에이블 뱅크에 맞춰서 상기 컬럼제어수단의 인에이블 스트로브신호를 조절하는 글로벌 어드레스 디코더를 포함하는 것을 특징으로 하는 반도체 메모리장치의 뱅크제어회로.And a global address decoder for adjusting an enable strobe signal of the column control means in accordance with an enable bank of the low bank decoder. 제 1 항에 있어서, The method of claim 1, 상기 컬럼제어수단은, 테스트모드신호에 따른 스트로브신호를 발생하는 카스 프리 디코더;The column control means includes: a cas free decoder for generating a strobe signal in accordance with a test mode signal; 상기 카스 프리 디코더의 출력 스트로브신호를 상기 글로벌 어드레스 디코더의 출력값으로 조절하는 컬럼 제어부를 포함하는 것을 특징으로 하는 반도체 메모리장치의 뱅크제어회로.And a column controller for adjusting an output strobe signal of the cas pre decoder to an output value of the global address decoder. 제 2 항에 있어서,The method of claim 2, 상기 카스 프리 디코더는, 뱅크 인에이블신호값이 다른 제 1 테스트신호와 제 2 테스트신호, 그리고 리드/라이트 동작 제어신호를 연산하여 4개의 신호를 발생하는 제 1 신호 발생부;The cas-free decoder may include: a first signal generator configured to generate four signals by calculating a first test signal, a second test signal, and a read / write operation control signal having a different bank enable signal value; 상기 제 1 신호발생부에서 발생된 4개의 신호를 조합하여 스트로브신호를 발생하는 제 2 신호 발생부를 포함하는 것을 특징으로 하는 반도체 메모리장치의 뱅크제어회로.And a second signal generator for generating a strobe signal by combining the four signals generated by the first signal generator. 제 1 항에 있어서,The method of claim 1, 상기 글로벌 어드레스 디코더는, 뱅크 인에이블신호값이 다른 제 1 테스트신호와 제 2 테스트신호, 그리고 뱅크 어드레스 신호를 연산하여 신호를 발생하는 것을 특징으로 하는 반도체 메모리장치의 뱅크 제어회로.And the global address decoder generates a signal by calculating a first test signal, a second test signal, and a bank address signal having different bank enable signal values.
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