KR20100076657A - 비휘발성 메모리 장치 - Google Patents

비휘발성 메모리 장치 Download PDF

Info

Publication number
KR20100076657A
KR20100076657A KR1020080134778A KR20080134778A KR20100076657A KR 20100076657 A KR20100076657 A KR 20100076657A KR 1020080134778 A KR1020080134778 A KR 1020080134778A KR 20080134778 A KR20080134778 A KR 20080134778A KR 20100076657 A KR20100076657 A KR 20100076657A
Authority
KR
South Korea
Prior art keywords
data
output
row
buffer unit
zone
Prior art date
Application number
KR1020080134778A
Other languages
English (en)
Other versions
KR101097471B1 (ko
Inventor
배지혜
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020080134778A priority Critical patent/KR101097471B1/ko
Publication of KR20100076657A publication Critical patent/KR20100076657A/ko
Application granted granted Critical
Publication of KR101097471B1 publication Critical patent/KR101097471B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/08—Address circuits; Decoders; Word-line control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/08—Word line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, for word lines

Abstract

본 발명은 로우 버퍼를 포함한 비휘발성 메모리 장치의 데이터 전송을 제어하는 기술에 관한 것으로, 로우 데이터 버퍼와 데이터 입출력 패드(DQ) 사이의 데이터 교환을 효율적으로 제어할 수 있는 비휘발성 메모리 장치를 제공하는 것을 그 목적으로 한다. 이를 위한 본 발명의 일 측면에 따르면, 일정 수의 출력 데이터마다 데이터 그룹을 형성하는 다수의 출력 데이터를 저장하되, 각각의 데이터 그룹에 대응하는 복수의 데이터 구역으로 구분되는 로우 데이터 버퍼부와, 구역선택신호에 대응하는 해당 데이터 구역의 데이터 그룹을 예정된 다수의 패드로 전달하되, 순서제어신호에 응답하여 버스트 랭스(Burst Length)에 따라 각 패드마다 할당된 출력 데이터의 출력순서를 조절하기 위한 데이터 전달부를 구비하는 비휘발성 메모리 장치가 제공된다.
로우 데이터 버퍼, 로우 어드레스 버퍼, 버스트 랭스, 비휘발성 메모리 장치, 입출력 패드

Description

비휘발성 메모리 장치{NON VOLATILE MEMORY DEVICE}
본 발명은 반도체 설계기술에 관한 것으로서, 로우 버퍼를 포함한 비휘발성 메모리 장치의 데이터 전송을 제어하는 기술에 관한 것이다.
비휘발성 메모리(Non-Volatile Memory)는 프로그래밍 동작시간이 저장된 데이터를 출력하는 읽기 동작시간에 비해서 더 많은 시간이 소요되므로 이러한 동작시간 차이를 보상하고, 특정한 동작을 수행하기 위해서 로우 버퍼(Row Buffer)를 구비하고 있다. 로우 버퍼(Row Buffer)는 로우 어드레스 버퍼(Row Address Buffer ,RAB)와 로우 데이터 버퍼(Row Data Buffer ,RDB)를 합하여 지칭하는 용어이다.
도 1은 일반적인 비휘발성 메모리 장치의 구성도이다.
도 1을 참조하면, 비휘발성 메모리 장치는 데이터를 저장하기 위한 메모리 어레이(Memory Array)와, 로우 어드레스 버퍼(Row Address Buffer ,RAB)와, 로우 데이터 버퍼(Row Data Buffer ,RDB)를 포함하여 구성된다.
상기와 같이 로우 어드레스 버퍼(Row Address Buffer ,RAB)와 로우 데이터 버퍼(Row Data Buffer ,RDB)를 포함하는 비휘발성 메모리 장치의 주요동작을 살펴보면 다음과 같다.
우선, 로우 데이터 버퍼(Row Data Buffer ,RDB)와 로우 어드레스 버퍼(Row Address Buffer ,RAB)는 각각 8개씩 구비되어 있으며, 버퍼 어드레스(Buffer Address, BA)에 의해서 선택된 로우 데이터 버퍼(RDB) 및 로우 어드레스 버퍼(RAB)에 데이터와 어드레스를 저장한다. 참고적으로 로우 데이터 버퍼(Row Data Buffer ,RDB)와 로우 어드레스 버퍼(Row Address Buffer ,RAB)는 서로 쌍을 이루어 있으므로, 로우 어드레스 버퍼(Row Address Buffer ,RAB)에 저장된 로우 어드레스(Row Address)가 지정하는 데이터를 서로 쌍을 이루고 있는 로우 데이터 버퍼(Row Data Buffer ,RDB)에 저장하게 된다. 이때, 해당 로우 어드레스 버퍼(Row Address Buffer ,RAB)와 로우 데이터 버퍼(Row Data Buffer ,RDB)는 버퍼 어드레스(BA<2:0>)에 의해서 선택된다.
상기의 비휘발성 메모리 장치는 3단계의 어드레싱 단계를 통해서 메모리 어레이(Memory Array)에 접근한다.
첫 번째, 프리 액티브(PRE-ACTIVE) 단계에서는 로우 어드레스(Row Address) 중 일부가 외부에서 인가되어, 버퍼 어드레스(BA<2:0>)에 의해서 선택된 로우 어드레스 버퍼(RAB)에 저장된다.
두 번째, 액티브(ACTIVE) 단계에서는 로우 어드레스(Row Address)의 나머지 부분이 외부에서 인가되며 프리 액티브(PRE-ACTIVE) 단계에서 저장된 로우 어드레 스(Upper Row Address)와 조합되어 메모리 어레이(Memory Array)의 해당 로우(ROW)에 있는 데이터를 버퍼 어드레스(BA<2:0>)에 의해 선택된 로우 데이터 버퍼(RDB)에 저장한다.
세 번째, 읽기/쓰기 단계에서는 리드 커맨드(READ COMMAND) 또는 라이트 커맨드(WRITE COMMAND)와 함께 인가된 어드레스 중 버퍼 어드레스(BA<2:0>)에 의해 로우 데이터 버퍼(RDB)가 선택되고, 컬럼 어드레스에 의해 선택된 로우 데이터 버퍼(RDB)의 해당 내부 데이터 구역 및 버스트 스타팅 어드레스(Burst Starting Address)가 결정된다. 참고적으로 원하는 로우 어드레스(Row Address)가 원하는 로우 어드레스 버퍼(RAB)에 이미 저장되어 있는 경우에는 프리 액티브(PRE-ACTIVE) 단계가 생략될 수 있으며, 또한 원하는 데이터가 원하는 로우 데이터 버퍼(RDB)에 이미 저장되어 있는 경우에는 액티브(ACTIVE) 단계가 생략될 수 있다.
한편, 로우 데이터 버퍼(RDB)와 데이터 입출력 패드(DQ) 사이의 데이터 교환을 하는 방법은 다양하게 이루어질 수 있는데, 비휘발성 메모리 장치의 로우 데이터 버퍼(Row Data Buffer ,RDB)에 저장된 데이터를 효율적으로 전송하기 위한 제어방법이 요구된다.
본 발명은 상기와 같은 기술적 과제를 해결하기 위해 제안된 것으로, 로우 데이터 버퍼와 데이터 입출력 패드(DQ) 사이의 데이터 교환을 효율적으로 제어할 수 있는 비휘발성 메모리 장치를 제공하는 것을 그 목적으로 한다.
상기의 기술적 과제를 달성하기 위한 본 발명의 일 측면에 따르면, 일정 수의 출력 데이터마다 데이터 그룹을 형성하는 다수의 출력 데이터를 저장하되, 각각의 데이터 그룹에 대응하는 복수의 데이터 구역으로 구분되는 로우 데이터 버퍼부; 및 구역선택신호에 대응하는 해당 데이터 구역의 데이터 그룹을 예정된 다수의 패드로 전달하되, 순서제어신호에 응답하여 버스트 랭스(Burst Length)에 따라 각 패드마다 할당된 출력 데이터의 출력순서를 조절하기 위한 데이터 전달부를 구비하는 비휘발성 메모리 장치가 제공된다.
또한, 본 발명의 다른 측면에 따르면, 일정 수의 데이터마다 데이터 그룹을 형성하는 다수의 데이터를 저장하되, 각각의 데이터 그룹에 대응하는 복수의 데이터 구역으로 구분되는 로우 데이터 버퍼부; 및 구역선택신호에 대응하는 해당 데이터 구역과 예정된 다수의 입출력 패드 사이의 데이터 교환 - 읽기 동작 또는 쓰기 동작 - 을 하는데 있어서, 읽기 동작시에 순서제어신호에 응답하여 버스트 랭스(Burst Length)에 따라 각 입출력 패드마다 할당된 데이터의 출력순서를 조절하 여 해당 입출력 패드로 전달하며, 쓰기 동작시에 버스트 랭스(Burst Length)에 따라 각 입출력 패드를 통해서 순차적으로 인가된 데이터를 상기 순서제어신호에 응답하여 상기 데이터 구역의 해당 위치에 입력하기 위한 데이터 교환부를 구비하는 비휘발성 메모리 장치가 제공된다.
본 발명을 적용한 비휘발성 메모리 장치는 로우 데이터 버퍼와 데이터 입출력 패드(DQ) 사이의 데이터 교환을 하는데 있어서, 데이터 전달순서를 필요에 따라 조절 가능하므로 입출력 데이터를 처리하는데 유연성을 확보할 수 있다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 바람직한 실시예를 첨부한 도면을 참조하여 설명하기로 한다. 참고적으로, 도면 및 상세한 설명에서 소자, 블록 등을 지칭할 때 사용하는 용어, 기호, 부호등은 필요에 따라 세부단위별로 표기할 수도 있으므로, 동일한 용어, 기호, 부호가 전체회로에서 동일한 소자 등을 지칭하지 않을 수도 있음에 유의하자.
도 2는 본 발명의 실시예에 따른 로우 데이터 버퍼부 및 데이터 입출력 패드를 나타낸 도면이다.
도 2를 참조하면, 로우 데이터 버퍼부(RDB)는 일정 수의 출력 데이터마다 데이터 그룹을 형성하는 다수의 출력 데이터를 저장하되, 각각의 데이터 그룹(A0~A7,B0~B7,C0~C7,D0~D7)에 대응하는 제1 내지 제4 데이터 구역으로 구분된다. 여기에서 구역선택신호(CA<3:2>)에 대응하는 해당 데이터 구역의 데이터 그룹이 다수의 데이터 입출력 패드(DQ0~DQ15)로 전달되는데, 순서제어신호(CA<1>)에 응답하여 버스트 랭스(Burst Length)에 따라 각 패드마다 할당된 출력 데이터의 출력순서가 조절된다. 참고적으로 구역선택신호(CA<3:2>)와 순서제어신호(CA<1>)는 어드레스 채널을 통해서 외부에서 인가되는 신호이다. 또한, 데이터 그룹의 개수 및 데이터 수는 데이터 폭 옵션 및 버스트 랭스(Burst Length,BL)에 따라 달라지는데, 데이터 폭 옵션은 데이터 입출력 패드(DQ)의 수에 따라 결정된다.
본 실시예와 같이 구역선택신호(CA<3:2>)가 '01'으로 인가된 경우에는 제2 데이터 구역에 저장된 제2 데이터 그룹(B0~B7)이 제1 내지 제16 데이터 입출력 패드(DQ0~DQ15)로 전달되는데, 제2 데이터 그룹(B0~B7)은 총 8 바이트(Byte)의 데이터 즉, 64 비트(bit)의 데이터이므로 데이터 입출력 패드(DQi)당 4 비트의 데이터가 할당(BL=4)되어 전달된다.
이때, 순서제어신호(CA<1>)가 '0'으로 인가되었으므로 제2 데이터 그룹(B0~B7)의 데이터가 처음부터 순차적으로 다수의 데이터 입출력 패드(DQ0~DQ15)로 전달된다. 즉, {B0<0:7>·B1<0:7>}의 총 16 비트(bit) 데이터가 제1 내지 제16 데이터 입출력 패드(DQ0~DQ15)에 1 비트(bit)씩 전달되고, 이후에 {B2<0:7>·B3<0:7>}의 총 16 비트(bit) 데이터가 제1 내지 제16 데이터 입출력 패 드(DQ0~DQ15)에 1 비트(bit)씩 전달되고, 이후에 {B4<0:7>·B5<0:7>}의 총 16 비트(bit) 데이터가 제1 내지 제16 데이터 입출력 패드(DQ0~DQ15)에 1 비트(bit)씩 전달되고, 마지막으로 {B6<0:7>·B7<0:7>}의 총 16 비트(bit) 데이터가 제1 내지 제16 데이터 입출력 패드(DQ0~DQ15)에 1 비트(bit)씩 전달된다. 만약, 순서제어신호(CA<1>)가 '1'으로 인가되었을 경우에는 {B4<0:7>·B5<0:7>, B6<0:7>·B7<0:7>, B0<0:7>·B1<0:7>, B2<0:7>·B3<0:7>} 과 같은 순서로 전달된다.
한편, 하나의 데이터 입출력 패드(DQi) 관점에서 전달되는 데이터를 살펴본다면 순서제어신호(CA<1>)에 따라서 전달되는 데이터의 순서가 조절된다. 즉, 구역선택신호(CA<3:2>)가 '01', 순서제어신호(CA<1>)가 '0'이면 제1 데이터 입출력 패드(DQ0)에 순차적으로 전달되는 데이터는 {B0<0>,B2<0>,B4<0>,B6<0>} 이며, 순서제어신호(CA<1>)가 '1'이면 제1 데이터 입출력 패드(DQ0)에 순차적으로 전달되는 데이터는 {B4<0>,B6<0>,B0<0>,B2<0>} 이다.
상술한 바와 같이 동작하는 비휘발성 메모리 장치는 다음과 같이 구성된다.
도 3은 도 2에서 제1 데이터 입출력 패드(DQ0)에 대한 비휘발성 메모리 장치의 내부구성을 나타낸 도면이다.
도 3을 참조하면, 비휘발성 메모리 장치는 일정 수의 출력 데이터마다 데이터 그룹을 형성하는 다수의 출력 데이터를 저장하되, 각각의 데이터 그룹(Ai,Bi,Ci,Di)에 대응하는 제1 내지 제4 데이터 구역(101~104)으로 구분되는 로우 데이터 버퍼부(100)와, 구역선택신호(CA<3:2>)에 대응하는 해당 데이터 구역의 데이터 그룹을 제1 데이터 입출력 패드(DQ0)로 전달하되, 순서제어신호(CA<1>)에 응답하여 버스트 랭스(Burst Length)에 따라 제1 데이터 입출력 패드(DQ0)에 할당된 출력 데이터의 출력순서를 조절하기 위한 데이터 전달부(200)을 구비한다.
상기의 데이터 전달부(200)는 구역선택신호(CA<3:2>)에 응답하여 제1 내지 제4 데이터 구역(101~104) 중 선택된 데이터 구역의 다수의 출력 데이터를 출력하기 위한 선택부(210)와, 선택부(210)에서 출력되는 다수의 출력 데이터를 제1 데이터 입출력 패드(DQ0)로 전달하되, 순서제어신호(CA<1>)에 응답하여 제1 데이터 입출력 패드(DQ0~DQ15)에 할당된 출력 데이터의 출력순서를 조절하여 순차적으로 출력하기 위한 출력부(220)로 구성된다.
참고적으로 도 3에서는 제1 데이터 입출력 패드(DQ0)에 대한 로우 데이터 버퍼부(100)의 데이터와, 데이터 전달부(200)에 대한 구성을 도시하였으나, 실제의 비휘발성 메모리 장치는 데이터 입출력 패드(DQi)의 수와 버스트 랭스(Burst Length, BL)에 따라 로우 데이터 버퍼부(100)의 데이터 및 데이터 전달부(200)의 구성이 추가될 것이다. 또한, 본 발명의 기술적 사상만을 명확하게 설명하기 위해서 본 실시예에서는 도시되지 않았지만, 비휘발성 메모리 장치는 로우 데이터 버퍼부에 대응하는 로우 어드레스 버퍼부를 더 포함하고 있으며, 로우 데이터 버퍼부는 로우 어드레스 버퍼부에 저장된 로우 어드레스에 의해 선택된 다수의 메모리 셀과 데이터를 교환한다.
상술한 바와 같은 방식으로 구역선택신호 및 순서제어신호(CA<3:2>, CA<1>)에 따른 로우 데이터 버퍼부와 제1 내지 제4 데이터 입출력 패드(DQ0~DQ15) 간의 데이터 맵핑 상태를 표 1 내지 표 4를 통해서 정리하면 다음과 같다.


 CA<3:2> = 00
CA<1> = 0 CA<1> = 1
BL0 BL1 BL2 BL3 BL0 BL1 BL2 BL3
DQ0 A0<0> A2<0> A4<0> A6<0> A4<0> A6<0> A0<0> A2<0>
DQ1 A0<1> A2<1> A4<1> A6<1> A4<1> A6<1> A0<1> A2<1>
DQ2 A0<2> A2<2> A4<2> A6<2> A4<2> A6<2> A0<2> A2<2>
DQ3 A0<3> A2<3> A4<3> A6<3> A4<3> A6<3> A0<3> A2<3>
DQ4 A0<4> A2<4> A4<4> A6<4> A4<4> A6<4> A0<4> A2<4>
DQ5 A0<5> A2<5> A4<5> A6<5> A4<5> A6<5> A0<5> A2<5>
DQ6 A0<6> A2<6> A4<6> A6<6> A4<6> A6<6> A0<6> A2<6>
DQ7 A0<7> A2<7> A4<7> A6<7> A4<7> A6<7> A0<7> A2<7>
DQ8 A1<0> A3<0> A5<0> A7<0> A5<0> A7<0> A1<0> A3<0>
DQ9 A1<1> A3<1> A5<1> A7<1> A5<1> A7<1> A1<1> A3<1>
DQ10 A1<2> A3<2> A5<2> A7<2> A5<2> A7<2> A1<2> A3<2>
DQ11 A1<3> A3<3> A5<3> A7<3> A5<3> A7<3> A1<3> A3<3>
DQ12 A1<4> A3<4> A5<4> A7<4> A5<4> A7<4> A1<4> A3<4>
DQ13 A1<5> A3<5> A5<5> A7<5> A5<5> A7<5> A1<5> A3<5>
DQ14 A1<6> A3<6> A5<6> A7<6> A5<6> A7<6> A1<6> A3<6>
DQ15 A1<7> A3<7> A5<7> A7<7> A5<7> A7<7> A1<7> A3<7>
표 1은 구역선택신호 및 순서제어신호(CA<3:2>, CA<1>) = '000, 001'에 따른 로우 데이터 버퍼부와 데이터 입출력 패드 간의 맵핑을 나타낸 표이다.
표 1을 참조하면 구역선택신호(CA<3:2>)가 '00' 이므로 제1 데이터 구역의 데이터가 선택되어 출력되며, 순서제어신호(CA<1>)에 따라 데이터 입출력 패드로 출력되는 데이터의 출력순서가 조절되는 것을 알 수 있다. 여기에서 BL0, BL1, BL2, BL3 는 출력순서를 나타낸다.


 CA<3:2> = 01
CA<1> = 0 CA<1> = 1
BL0 BL1 BL2 BL3 BL0 BL1 BL2 BL3
DQ0 B0<0> B2<0> B4<0> B6<0> B4<0> B6<0> B0<0> B2<0>
DQ1 B0<1> B2<1> B4<1> B6<1> B4<1> B6<1> B0<1> B2<1>
DQ2 B0<2> B2<2> B4<2> B6<2> B4<2> B6<2> B0<2> B2<2>
DQ3 B0<3> B2<3> B4<3> B6<3> B4<3> B6<3> B0<3> B2<3>
DQ4 B0<4> B2<4> B4<4> B6<4> B4<4> B6<4> B0<4> B2<4>
DQ5 B0<5> B2<5> B4<5> B6<5> B4<5> B6<5> B0<5> B2<5>
DQ6 B0<6> B2<6> B4<6> B6<6> B4<6> B6<6> B0<6> B2<6>
DQ7 B0<7> B2<7> B4<7> B6<7> B4<7> B6<7> B0<7> B2<7>
DQ8 B1<0> B3<0> B5<0> B7<0> B5<0> B7<0> B1<0> B3<0>
DQ9 B1<1> B3<1> B5<1> B7<1> B5<1> B7<1> B1<1> B3<1>
DQ10 B1<2> B3<2> B5<2> B7<2> B5<2> B7<2> B1<2> B3<2>
DQ11 B1<3> B3<3> B5<3> B7<3> B5<3> B7<3> B1<3> B3<3>
DQ12 B1<4> B3<4> B5<4> B7<4> B5<4> B7<4> B1<4> B3<4>
DQ13 B1<5> B3<5> B5<5> B7<5> B5<5> B7<5> B1<5> B3<5>
DQ14 B1<6> B3<6> B5<6> B7<6> B5<6> B7<6> B1<6> B3<6>
DQ15 B1<7> B3<7> B5<7> B7<7> B5<7> B7<7> B1<7> B3<7>
표 2는 구역선택신호 및 순서제어신호(CA<3:2>, CA<1>) = '010, 011'에 따른 로우 데이터 버퍼부와 데이터 입출력 패드 간의 맵핑을 나타낸 표이다.
표 2를 참조하면 구역선택신호(CA<3:2>)가 '01' 이므로 제2 데이터 구역의 데이터가 선택되어 출력되며, 순서제어신호(CA<1>)에 따라 데이터 입출력 패드로 출력되는 데이터의 출력순서가 조절되는 것을 알 수 있다. 여기에서 BL0, BL1, BL2, BL3 는 출력순서를 나타낸다.


 CA<3:2> = 10
CA<1> = 0 CA<1> = 1
BL0 BL1 BL2 BL3 BL0 BL1 BL2 BL3
DQ0 C0<0> C2<0> C4<0> C6<0> C4<0> C6<0> C0<0> C2<0>
DQ1 C0<1> C2<1> C4<1> C6<1> C4<1> C6<1> C0<1> C2<1>
DQ2 C0<2> C2<2> C4<2> C6<2> C4<2> C6<2> C0<2> C2<2>
DQ3 C0<3> C2<3> C4<3> C6<3> C4<3> C6<3> C0<3> C2<3>
DQ4 C0<4> C2<4> C4<4> C6<4> C4<4> C6<4> C0<4> C2<4>
DQ5 C0<5> C2<5> C4<5> C6<5> C4<5> C6<5> C0<5> C2<5>
DQ6 C0<6> C2<6> C4<6> C6<6> C4<6> C6<6> C0<6> C2<6>
DQ7 C0<7> C2<7> C4<7> C6<7> C4<7> C6<7> C0<7> C2<7>
DQ8 C1<0> C3<0> C5<0> C7<0> C5<0> C7<0> C1<0> C3<0>
DQ9 C1<1> C3<1> C5<1> C7<1> C5<1> C7<1> C1<1> C3<1>
DQ10 C1<2> C3<2> C5<2> C7<2> C5<2> C7<2> C1<2> C3<2>
DQ11 C1<3> C3<3> C5<3> C7<3> C5<3> C7<3> C1<3> C3<3>
DQ12 C1<4> C3<4> C5<4> C7<4> C5<4> C7<4> C1<4> C3<4>
DQ13 C1<5> C3<5> C5<5> C7<5> C5<5> C7<5> C1<5> C3<5>
DQ14 C1<6> C3<6> C5<6> C7<6> C5<6> C7<6> C1<6> C3<6>
DQ15 C1<7> C3<7> C5<7> C7<7> C5<7> C7<7> C1<7> C3<7>
표 3은 구역선택신호 및 순서제어신호(CA<3:2>, CA<1>) = '100, 101'에 따른 로우 데이터 버퍼부와 데이터 입출력 패드 간의 맵핑을 나타낸 표이다.
표 3을 참조하면 구역선택신호(CA<3:2>)가 '10' 이므로 제3 데이터 구역의 데이터가 선택되어 출력되며, 순서제어신호(CA<1>)에 따라 데이터 입출력 패드로 출력되는 데이터의 출력순서가 조절되는 것을 알 수 있다. 여기에서 BL0, BL1, BL2, BL3 는 출력순서를 나타낸다.


 CA<3:2> = 11
CA<1> = 0 CA<1> = 1
BL0 BL1 BL2 BL3 BL0 BL1 BL2 BL3
DQ0 D0<0> D2<0> D4<0> D6<0> D4<0> D6<0> D0<0> D2<0>
DQ1 D0<1> D2<1> D4<1> D6<1> D4<1> D6<1> D0<1> D2<1>
DQ2 D0<2> D2<2> D4<2> D6<2> D4<2> D6<2> D0<2> D2<2>
DQ3 D0<3> D2<3> D4<3> D6<3> D4<3> D6<3> D0<3> D2<3>
DQ4 D0<4> D2<4> D4<4> D6<4> D4<4> D6<4> D0<4> D2<4>
DQ5 D0<5> D2<5> D4<5> D6<5> D4<5> D6<5> D0<5> D2<5>
DQ6 D0<6> D2<6> D4<6> D6<6> D4<6> D6<6> D0<6> D2<6>
DQ7 D0<7> D2<7> D4<7> D6<7> D4<7> D6<7> D0<7> D2<7>
DQ8 D1<0> D3<0> D5<0> D7<0> D5<0> D7<0> D1<0> D3<0>
DQ9 D1<1> D3<1> D5<1> D7<1> D5<1> D7<1> D1<1> D3<1>
DQ10 D1<2> D3<2> D5<2> D7<2> D5<2> D7<2> D1<2> D3<2>
DQ11 D1<3> D3<3> D5<3> D7<3> D5<3> D7<3> D1<3> D3<3>
DQ12 D1<4> D3<4> D5<4> D7<4> D5<4> D7<4> D1<4> D3<4>
DQ13 D1<5> D3<5> D5<5> D7<5> D5<5> D7<5> D1<5> D3<5>
DQ14 D1<6> D3<6> D5<6> D7<6> D5<6> D7<6> D1<6> D3<6>
DQ15 D1<7> D3<7> D5<7> D7<7> D5<7> D7<7> D1<7> D3<7>
표 4는 구역선택신호 및 순서제어신호(CA<3:2>, CA<1>) = '110, 111'에 따른 로우 데이터 버퍼부와 데이터 입출력 패드 간의 맵핑을 나타낸 표이다.
표 4를 참조하면 구역선택신호(CA<3:2>)가 '11' 이므로 제4 데이터 구역의 데이터가 선택되어 출력되며, 순서제어신호(CA<1>)에 따라 데이터 입출력 패드로 출력되는 데이터의 출력순서가 조절되는 것을 알 수 있다. 여기에서 BL0, BL1, BL2, BL3 는 출력순서를 나타낸다.
한편, 상술한 비휘발성 메모리 장치의 실시예에서는 로우 데이터 버퍼(RDB)의 데이터를 데이터 입출력 패드(DQ0~DQ15)로 전달하는 구성을 설명하였으나, 실질적으로 데이터 입출력 패드(DQ0~DQ15)는 양방향으로 데이터를 교환하기 위한 인터페이스(Interface)이므로 이를 고려하여 상기와 같은 동일한 방식으로 외부에서 전달되는 다수의 데이터를 데이터 입출력 패드(DQ0~DQ15)를 통해서 로우 데이터 버퍼부에 저장할 수 있도록 구성할 수 있을 것이다. 즉, 양방향 데이터 전송의 인터페이스(Interface)를 고려하여 비휘발성 메모리 장치를 구성할 수 있을 것이다.
즉, 양방향 데이터 전송을 고려한 비휘발성 메모리 장치는 일정 수의 데이터마다 데이터 그룹을 형성하는 다수의 데이터를 저장하되, 각각의 데이터 그룹에 대응하는 복수의 데이터 구역으로 구분되는 로우 데이터 버퍼부와, 구역선택신호에 대응하는 해당 데이터 구역과 예정된 다수의 입출력 패드 사이의 데이터 교환 - 읽기 동작 또는 쓰기 동작 - 을 하는데 있어서, 읽기 동작시 순서제어신호에 응답하여 버스트 랭스(Burst Length)에 따라 각 입출력 패드마다 할당된 데이터의 출력순서를 조절하여 해당 입출력 패드로 전달하며, 쓰기 동작시 버스트 랭스(Burst Length)에 따라 각 입출력 패드를 통해서 순차적으로 인가된 데이터를 상기 순서제어신호에 응답하여 상기 데이터 구역의 해당 위치에 입력하기 위한 데이터 교환부를 구비하여 구성될 수 있을 것이다.
이상, 본 발명의 실시예에 따라 구체적인 설명을 하였다. 본 발명의 기술적 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다. 이러한 회로의 변경은 너무 경우의 수가 많고, 이에 대한 변경은 통상의 전문가라면 누구나 쉽게 유추할 수 있기에 그에 대한 열거는 생략하기로 한다.
도 1은 일반적인 비휘발성 메모리 장치의 구성도이다.
도 2는 본 발명의 실시예에 따른 로우 데이터 버퍼부 및 데이터 입출력 패드를 나타낸 도면이다.
도 3은 도 2에서 제1 데이터 입출력 패드(DQ0)에 대한 비휘발성 메모리 장치의 내부구성을 나타낸 도면이다.
*도면의 주요 부분에 대한 부호의 설명
100 : 로우 데이터 버퍼부
200 :데이터 전달부

Claims (13)

  1. 일정 수의 출력 데이터마다 데이터 그룹을 형성하는 다수의 출력 데이터를 저장하되, 각각의 데이터 그룹에 대응하는 복수의 데이터 구역으로 구분되는 로우 데이터 버퍼부; 및
    구역선택신호에 대응하는 해당 데이터 구역의 데이터 그룹을 예정된 다수의 패드로 전달하되, 순서제어신호에 응답하여 버스트 랭스(Burst Length)에 따라 각 패드마다 할당된 출력 데이터의 출력순서를 조절하기 위한 데이터 전달부
    를 구비하는 비휘발성 메모리 장치.
  2. 제1항에 있어서,
    상기 구역선택신호와 상기 순서제어신호는 어드레스 채널을 통해서 인가되는 것을 특징으로 하는 비휘발성 메모리 장치.
  3. 제2항에 있어서,
    상기 어드레스 채널은 컬럼 어드레스 채널인 것을 특징으로 하는 비휘발성 메모리 장치.
  4. 제1항에 있어서,
    데이터 그룹의 개수는 데이터 폭 옵션 및 버스트 랭스(Burst Length)에 따라 결정되는 것을 특징으로 하는 비휘발성 메모리 장치.
  5. 제1항에 있어서,
    상기 데이터 전달부는,
    상기 구역선택신호에 응답하여 상기 복수의 데이터 구역 중 선택된 데이터 구역의 다수의 출력 데이터를 출력하기 위한 선택부; 및
    상기 선택부에서 출력되는 상기 다수의 출력 데이터를 상기 다수의 패드로 전달하되, 상기 순서제어신호에 응답하여 각 패드마다 할당된 출력 데이터의 출력순서를 조절하여 순차적으로 해당 패드로 전달하기 위한 출력부를 포함하는 것을 특징으로 하는 비휘발성 메모리 장치.
  6. 제1항에 있어서,
    상기 로우 데이터 버퍼부에 대응하는 로우 어드레스 버퍼부를 더 포함하는 것을 특징으로 하는 비휘발성 메모리 장치.
  7. 제6항에 있어서,
    상기 로우 데이터 버퍼부는,
    상기 로우 어드레스 버퍼부에 저장된 로우 어드레스에 의해 선택된 다수의 메모리 셀과 데이터를 교환하는 것을 특징으로 하는 비휘발성 메모리 장치.
  8. 일정 수의 데이터마다 데이터 그룹을 형성하는 다수의 데이터를 저장하되, 각각의 데이터 그룹에 대응하는 복수의 데이터 구역으로 구분되는 로우 데이터 버퍼부; 및
    구역선택신호에 대응하는 해당 데이터 구역과 예정된 다수의 입출력 패드 사이의 데이터 교환 - 읽기 동작 또는 쓰기 동작 - 을 하는데 있어서, 읽기 동작시에 순서제어신호에 응답하여 버스트 랭스(Burst Length)에 따라 각 입출력 패드마다 할당된 데이터의 출력순서를 조절하여 해당 입출력 패드로 전달하며, 쓰기 동작시에 버스트 랭스(Burst Length)에 따라 각 입출력 패드를 통해서 순차적으로 인가된 데이터를 상기 순서제어신호에 응답하여 상기 데이터 구역의 해당 위치에 입력하기 위한 데이터 교환부
    를 구비하는 비휘발성 메모리 장치.
  9. 제8항에 있어서,
    상기 구역선택신호와 상기 순서제어신호는 어드레스 채널을 통해서 인가되는 것을 특징으로 하는 비휘발성 메모리 장치.
  10. 제8항에 있어서,
    상기 어드레스 채널은 컬럼 어드레스 채널인 것을 특징으로 하는 비휘발성 메모리 장치.
  11. 제8항에 있어서,
    데이터 그룹의 개수는 데이터 폭 옵션 및 버스트 랭스(Burst Length)에 따라 결정되는 것을 특징으로 하는 비휘발성 메모리 장치.
  12. 제8항에 있어서,
    상기에 로우 데이터 버퍼부에 대응하는 로우 어드레스 버퍼부를 더 포함하는 것을 특징으로 하는 비휘발성 메모리 장치.
  13. 제12항에 있어서,
    상기 로우 데이터 버퍼부는,
    상기 로우 어드레스 버퍼부에 저장된 로우 어드레스에 의해 선택된 다수의 메모리 셀과 데이터를 교환하는 것을 특징으로 하는 비휘발성 메모리 장치.
KR1020080134778A 2008-12-26 2008-12-26 비휘발성 메모리 장치 KR101097471B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020080134778A KR101097471B1 (ko) 2008-12-26 2008-12-26 비휘발성 메모리 장치

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020080134778A KR101097471B1 (ko) 2008-12-26 2008-12-26 비휘발성 메모리 장치

Publications (2)

Publication Number Publication Date
KR20100076657A true KR20100076657A (ko) 2010-07-06
KR101097471B1 KR101097471B1 (ko) 2011-12-23

Family

ID=42638343

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020080134778A KR101097471B1 (ko) 2008-12-26 2008-12-26 비휘발성 메모리 장치

Country Status (1)

Country Link
KR (1) KR101097471B1 (ko)

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8385103B2 (en) 2010-08-30 2013-02-26 Hynix Semiconductor Inc. Non-volatile memory device
KR101944037B1 (ko) * 2017-09-04 2019-01-30 주식회사 맴레이 저항 변화 메모리 기반 가속기
US10929059B2 (en) 2016-07-26 2021-02-23 MemRay Corporation Resistance switching memory-based accelerator
US10936198B2 (en) 2016-07-26 2021-03-02 MemRay Corporation Resistance switching memory-based coprocessor and computing device including the same
US11468924B2 (en) 2020-06-15 2022-10-11 SK Hynix Inc. Memory devices operating at high speed and memory systems with the memory devices operating at high speed

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100576505B1 (ko) * 2005-01-28 2006-05-10 주식회사 하이닉스반도체 Ｎ비트 프리페치 방식을 갖는 반도체 메모리 장치 및그것의 데이터 전송 방법
KR100851545B1 (ko) * 2006-12-29 2008-08-11 삼성전자주식회사 커맨드 및 어드레스 핀을 갖는 낸드 플래시 메모리 및그것을 포함한 플래시 메모리 시스템

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8385103B2 (en) 2010-08-30 2013-02-26 Hynix Semiconductor Inc. Non-volatile memory device
US10929059B2 (en) 2016-07-26 2021-02-23 MemRay Corporation Resistance switching memory-based accelerator
US10936198B2 (en) 2016-07-26 2021-03-02 MemRay Corporation Resistance switching memory-based coprocessor and computing device including the same
KR101944037B1 (ko) * 2017-09-04 2019-01-30 주식회사 맴레이 저항 변화 메모리 기반 가속기
US11468924B2 (en) 2020-06-15 2022-10-11 SK Hynix Inc. Memory devices operating at high speed and memory systems with the memory devices operating at high speed
US11894096B2 (en) 2020-06-15 2024-02-06 SK Hynix Inc. Memory systems for high speed scheduling

Also Published As

Publication number Publication date
KR101097471B1 (ko) 2011-12-23

Similar Documents

Publication Publication Date Title
US10818375B2 (en) Semiconductor memory devices, memory systems and methods of operating semiconductor memory devices
US10635531B2 (en) Semiconductor memory device error correction circuit, semiconductor memory device including the same, and memory system including the same
US11416335B2 (en) Semiconductor memory devices and memory systems with enhanced error detection and correction
US11106535B2 (en) Error correction circuit of semiconductor memory device and semiconductor memory device
KR20200053754A (ko) 반도체 메모리 장치, 메모리 시스템 및 반도체 메모리 장치의 동작 방법
US9214201B2 (en) DRAM and access and operating method thereof
KR101858578B1 (ko) 이종 칩들을 포함하는 반도체 패키지 및 이를 포함하는 메모리 시스템
KR101097471B1 (ko) 비휘발성 메모리 장치
KR100825002B1 (ko) 효과적으로 직렬로 입출력되는 데이터의 오류를 검사할 수있는 반도체 메모리 장치 및 그 구동방법
US8369163B2 (en) Memory device for reducing programming time
US11436079B2 (en) Semiconductor memory devices having enhanced error correction circuits therein
KR102576849B1 (ko) 메모리 장치
KR20070007513A (ko) 메모리 모듈 및 이를 구비하는 메모리 시스템
KR100648292B1 (ko) 오토 듀얼 버퍼링 방식의 메모리 장치
US20210208817A1 (en) Memory system
US6806582B2 (en) PAD arrangement in semiconductor memory device and method of driving semiconductor device
KR100335486B1 (ko) 다수개의 스택형 뱅크들에 공유되는 데이터 입출력 라인의 구조를 갖는 반도체 메모리 장치
US11860734B2 (en) Semiconductor memory devices and memory systems
KR100881196B1 (ko) 선택 가능한 두개의 비트 구조를 갖는 메모리 장치 및 이를구비하는 시스템
US20050141255A1 (en) Semiconductor memory device with uniform data access time
US20240146335A1 (en) Semiconductor memory device and method of operating semiconductor memory device
US10929029B2 (en) Memory controller and method for accessing memory modules and processing sub-modules
WO2014115599A1 (ja) 半導体装置
KR20130072891A (ko) 반도체 메모리 장치 및 이의 테스트 방법
JP2001184853A (ja) 半導体集積装置

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E90F Notification of reason for final refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
LAPS Lapse due to unpaid annual fee