KR20100074625A - Method of forming channel junction for semiconductor device - Google Patents

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Abstract

본 발명은 증류수와 냉각제를 척(chuck)의 내부로 주입하여 반도체 기판의 온도를 낮추는 이온주입 장치를 사용하여 반도체 기판에 이온주입 공정을 실시하는 단계를 포함하는 반도체 소자의 채널 정션 형성 방법으로 이루어진다.The present invention comprises a method of forming a channel junction of a semiconductor device, comprising performing an ion implantation process on a semiconductor substrate using an ion implantation apparatus that injects distilled water and a coolant into the chuck to lower the temperature of the semiconductor substrate. .

Description

반도체 소자의 채널 정션 형성 방법{Method of forming channel junction for semiconductor device}Method of forming channel junction of semiconductor device {Method of forming channel junction for semiconductor device}

본 발명은 반도체 소자의 채널 정션 형성 방법에 관한 것으로, 특히 저온 이온주입 공정을 실시하여 전기적 특성을 개선하는 반도체 소자의 채널 정션 형성 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for forming channel junctions in semiconductor devices, and more particularly, to a method for forming channel junctions in semiconductor devices for improving electrical characteristics by performing low temperature ion implantation.

반도체 소자는 실리콘 기판의 상부에 형성된 다수개의 소자들(예컨대, 게이트 패턴들)을 포함한다. 게이트 패턴들을 전기적으로 연결시키기 위해서는 반도체 기판에 불순물을 주입하는 이온주입 공정을 실시한다.The semiconductor device includes a plurality of devices (eg, gate patterns) formed on the silicon substrate. In order to electrically connect the gate patterns, an ion implantation process of implanting impurities into the semiconductor substrate is performed.

구체적으로, 이온주입 공정으로 반도체 기판에 웰(well)을 형성할 수 있는데, 웰에 주입하는 불순물(dopant), 불순물의 농도 또는 에너지에 의해 후속 형성될 게이트 패턴의 문턱전압 분포가 달라질 수 있다. 특히, 채널 정션(channel junction)은 문턱전압 조절 영역(Vt region)이 될 수 있다. 웰(well) 및 채널 정션 영역(Vt region)은 반도체 기판 상에 소자들(예컨대, 게이트 패턴들)을 형성하기 이전에 형성하기 때문에, 후속 형성될 메모리 셀 및 게이트 패턴들은 형성된 웰(well) 및 채널 정션 영역(Vt region)의 범위 내에서 형성된다.Specifically, a well may be formed in a semiconductor substrate by an ion implantation process, and the threshold voltage distribution of a gate pattern to be subsequently formed may vary according to the dopant, dopant concentration, or energy injected into the well. In particular, the channel junction may be a threshold voltage control region (Vt region). Since the well and channel junction region (Vt region) are formed before forming the elements (eg, the gate patterns) on the semiconductor substrate, the memory cell and gate patterns to be subsequently formed are formed in the well and It is formed within the range of the channel junction region (Vt region).

한편, 반도체 소자의 집적도가 증가함에 따라 게이트 패턴들의 전기적 특성을 확보하기 위하여 이온주입 공정은 더 높은 도즈량(high dose)으로 실시되고 있다. 또한, 소자 분리 구조에 있어서도, 소자 분리 구조의 면적을 더 넓게 확보하기 위하여 LOCOS 구조에서 STI 구조로 바뀌고 있다. STI 구조는 LOCOS 구조에 비하여 깊이는 더 깊고, 폭은 더 좁다. 즉, 트렌치의 폭이 더 좁고 깊게 형성된다. Meanwhile, as the degree of integration of semiconductor devices increases, the ion implantation process is performed at a higher dose in order to secure electrical characteristics of the gate patterns. In addition, also in the element isolation structure, the LOCOS structure is changed from the LOCOS structure to the STI structure in order to secure a larger area of the element isolation structure. The STI structure is deeper and narrower than the LOCOS structure. That is, the width of the trench is narrower and deeper.

특히, 소자 분리 구조 또한 웰 및 채널 정션 영역이 형성된 반도체 기판에 형성하기 때문에, 트렌치를 형성하기 위한 식각 공정 시 반도체 기판의 노출되는 면적이 증가할 수 있으며, 이로 인해 트렌치에 식각 공정에 의한 손상이 발생할 수 있다.In particular, since the device isolation structure is also formed on the semiconductor substrate in which the well and the channel junction region are formed, the exposed area of the semiconductor substrate may be increased during the etching process for forming the trench, which may damage the trench. May occur.

이처럼, 반도체 소자의 집적도 증가에 따른 반도체 소자의 구조 및 제조 공정의 변화에 따라 반도체 소자가 받는 스트레스(stress)도 증가한다. 특히, 반도체 기판 내의 채널 정션(channel)의 스트레스가 증가한다. 이러한 스트레스는 후속 실시하는 열처리 공정 시 디펙(defect)으로 성장할 수 있고, 이에 따라 디스터번스(disturbance)가 발생할 수 있다. 또한, 채널 길이(channel length)가 감소함에 따라 쉘로우 정션(shallow junction)에 의한 채널 정션(channel junction)을 구현하기 위해 고질량의 불순물(large mass dopant; 예컨대, BF2)을 주입한다. 하지만, 질량이 큰 불순물을 주입하면 반도체 기판이 받는 스트레스는 더 증가하게 된다. As such, the stress that the semiconductor device receives increases with the change in the structure and manufacturing process of the semiconductor device due to the increase in the degree of integration of the semiconductor device. In particular, the stress of the channel junction in the semiconductor substrate increases. This stress may grow into a defect during a subsequent heat treatment process, and thus, disturbance may occur. In addition, as the channel length decreases, a large mass dopant (for example, BF 2 ) is injected to implement a channel junction by a shallow junction. However, when a large amount of impurities are injected, the stress on the semiconductor substrate is further increased.

도 1은 종래의 반도체 소자의 문제점을 설명하기 위한 사진이다.1 is a photograph for explaining a problem of a conventional semiconductor device.

도 1을 참조하면, 플래시 소자를 예를 들어 설명하면 다음과 같다.Referring to FIG. 1, a flash device will be described as an example.

플래시 소자는 반도체 기판(10)에 소자 분리막(20)이 형성되고, 반도체 기판(10)의 활성영역 상에는 게이트 절연막(12) 및 플로팅 게이트(14)가 형성된다. 이때, 활성영역에는 이온주입 공정으로 채널 정션 영역이 형성되어 있다. 특히, 상술한 바와 같이 고질량의 불순물을 주입하는 이온주입 공정을 실시하면, 반도체 기판과 불순물의 충돌로 인해 열이 발생하면서 결함(defect)을 발생시킬 수 있다. 특히, 반도체 기판(10)의 활성영역에 결함(defect)이 발생하면 반도체 소자의 동작 시, 전기적 특성이 열화되어 신뢰도가 저하될 수 있다. In the flash device, an isolation layer 20 is formed on a semiconductor substrate 10, and a gate insulating layer 12 and a floating gate 14 are formed on an active region of the semiconductor substrate 10. At this time, the channel junction region is formed in the active region by an ion implantation process. In particular, when the ion implantation process of injecting a high mass of impurities as described above is performed, defects may be generated while heat is generated due to the collision of impurities with the semiconductor substrate. In particular, when a defect occurs in the active region of the semiconductor substrate 10, electrical characteristics may deteriorate during operation of the semiconductor device, thereby reducing reliability.

본 발명이 해결하고자 하는 과제는, 반도체 채널 정션(channel juntion) 형성 공정 시, 저온 이온주입 공정을 실시함으로써 반도체 기판의 온도가 상승하는 현상을 억제시킬 수 있다. The problem to be solved by the present invention can suppress the phenomenon that the temperature of the semiconductor substrate rises by performing a low temperature ion implantation step in the semiconductor channel junction formation step.

본 발명의 실시 예에 따른 반도체 소자의 채널 정션 형성 방법은, 증류수와 냉각제를 척(chuck)의 내부로 주입하여 반도체 기판의 온도를 낮추는 이온주입 장치를 사용하여 반도체 기판에 이온주입 공정을 실시하는 단계를 포함하는 반도체 소자의 채널 정션 형성 방법으로 이루어진다.In the method of forming a channel junction of a semiconductor device according to an embodiment of the present invention, an ion implantation process is performed on a semiconductor substrate by using an ion implantation apparatus which lowers the temperature of the semiconductor substrate by injecting distilled water and a coolant into the chuck. The channel junction forming method of a semiconductor device comprising a step.

이때, 상기 냉각제는 글리코에틸(glycolethylene)을 사용한다.At this time, the coolant uses glycoethyl (glycolethylene).

본 발명의 다른 실시 예에 따른 반도체 소자의 채널 정션 형성 방법은, N2 가스를 척(chuck)의 내부로 주입하여 반도체 기판의 온도를 낮추는 이온주입 장치를 사용하여 반도체 기판에 이온주입 공정을 실시하는 단계를 포함하는 반도체 소자의 채널 정션 형성 방법으로 이루어진다.In a method of forming a channel junction of a semiconductor device according to another embodiment of the present invention, an ion implantation process is performed on a semiconductor substrate by using an ion implantation apparatus that injects N 2 gas into the chuck to lower the temperature of the semiconductor substrate. The channel junction forming method of the semiconductor device comprising a step.

본 발명은, 반도체 소자의 채널 정션 형성 공정 시, 저온 이온주입 공정을 실시함으로써 반도체 기판의 온도 상승을 억제할 수 있다. 이로 인해, 반도체 소자의 제조 공정 시 수율을 증대시킬 수 있으며, 반도체 소자의 전기적 특성 저하를 방지하여 신뢰도를 향상시킬 수 있다.In the present invention, the temperature rise of the semiconductor substrate can be suppressed by performing a low temperature ion implantation step in the channel junction formation step of the semiconductor element. As a result, the yield can be increased during the manufacturing process of the semiconductor device, and the reliability of the semiconductor device can be improved by preventing degradation of electrical characteristics of the semiconductor device.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.Hereinafter, with reference to the accompanying drawings will be described a preferred embodiment of the present invention. However, the present invention is not limited to the embodiments disclosed below, but can be implemented in various forms, and only the present embodiments are intended to complete the disclosure of the present invention and to those skilled in the art. It is provided for complete information.

도 2a 내지 도 2c는 본 발명에 따른 반도체 소자의 채널 정션 형성 방법을 설명하기 위한 단면도이다.2A to 2C are cross-sectional views illustrating a method of forming channel junctions in a semiconductor device according to the present invention.

도 2a를 참조하면, 플래시 소자를 예를 들어 설명하면 다음과 같다. Referring to FIG. 2A, a flash device will be described as an example.

반도체 기판(200)의 상부에 표면 손상을 억제하기 위한 스크린막(202)을 형성한다. 스크린막(202)은 산화막으로 형성할 수 있다. 스크린막(202)의 상부에 제1 이온주입 공정을 위한 제1 마스크 패턴(204)을 형성한다. 제1 마스크 패턴(204)은 셀 영역 및 주변회로 영역에 개구부가 형성된 패턴을 갖는다. 반도체 기판(200)이 P 타입(type)의 실리콘 기판인 경우, 제1 이온주입 공정은 N 타입(type)의 불순물을 제1 마스크 패턴(204)에 따라 노출된 반도체 기판(200)에 주입하여 실시한다. 제1 이온주입 공정으로 반도체 기판의 셀 영역 및 주변회로 영역에 각각 트리플 N 웰(triple N well; TNW)을 형성한다.A screen film 202 is formed on the semiconductor substrate 200 to suppress surface damage. The screen film 202 may be formed of an oxide film. The first mask pattern 204 for the first ion implantation process is formed on the screen layer 202. The first mask pattern 204 has a pattern in which openings are formed in the cell region and the peripheral circuit region. When the semiconductor substrate 200 is a P type silicon substrate, the first ion implantation process may inject an N type impurity into the exposed semiconductor substrate 200 according to the first mask pattern 204. Conduct. In the first ion implantation process, triple N wells (TNWs) are formed in the cell region and the peripheral circuit region of the semiconductor substrate, respectively.

도 2b를 참조하면, 제1 마스크 패턴(도 2a의 204)을 제거한 후, 스크린막(202)의 상부에 제2 이온주입 공정을 위한 제2 마스크 패턴(206)을 형성한다. 제2 마스크 패턴(206)에 따라 제2 이온주입 공정을 실시하여 셀 영역의 트리플 N 웰(TNW) 및 주변회로 영역의 트리플 N 웰(TNW)의 내부에 P 웰(P 웰; PW)을 형성한다. 이때, 셀 영역의 트리플 N 웰(TNW) 및 주변회로 영역의 트리플 N 웰(TNW) 사이의 반도체 기판(200)에 저전압 NMOS 트랜지스터(LVN)를 형성하기 위한 P 웰(PW)을 동시에 형성한다. 또한, 주변회로 영역에 형성하는 P 웰(PW)은 트리플 저전압 NMOS(TLVN)를 형성하기 위한 P 웰이 된다. 제2 이온주입 공정은 P 타입의 불순물을 반도체 기판(200)에 주입하여 실시하는 것이 바람직하다. 구체적으로 설명하면, 제2 이온주입 공정은 P 타입 불순물로 B11를 사용할 수 있다.Referring to FIG. 2B, after removing the first mask pattern 204 of FIG. 2A, a second mask pattern 206 for the second ion implantation process is formed on the screen layer 202. A second well implanting process is performed according to the second mask pattern 206 to form a P well P inside the triple N well TNW in the cell region and the triple N well TNW in the peripheral circuit region. do. At this time, the P well PW for forming the low voltage NMOS transistor LVN is simultaneously formed in the semiconductor substrate 200 between the triple N well TNW in the cell region and the triple N well TNW in the peripheral circuit region. In addition, the P well PW formed in the peripheral circuit region becomes a P well for forming triple low voltage NMOS (TLVN). The second ion implantation process is preferably performed by implanting P-type impurities into the semiconductor substrate 200. Specifically, the second ion implantation process may use B 11 as a P-type impurity.

도 2c를 참조하면, 제2 마스크 패턴(도 2b의 206)을 제거한다. 이어서, 스크린막(202)의 상부에 제3 이온주입 공정을 위한 제3 마스크 패턴(208)을 형성한다. 제3 마스크 패턴(208)은 셀 영역에 문턱전압 조절용 채널 정션(channel junction)을 형성하기 위한 이온주입 공정이다. Referring to FIG. 2C, the second mask pattern 206 of FIG. 2B is removed. Subsequently, a third mask pattern 208 for the third ion implantation process is formed on the screen layer 202. The third mask pattern 208 is an ion implantation process for forming a channel junction for adjusting the threshold voltage in the cell region.

제3 이온주입 공정은 반도체 소자의 집적도 증가로 인하여 질량이 큰 도펀트를 주입하는 것이 바람직하다. 예를 들면, 제3 이온주입 공정은 1×1011ion/㎠ 내지 1×1014ion/㎠의 농도로 BF2를 불순물(dopant)로 주입하여 실시할 수 있으며, 5KeV 내지 50K의 에너지 영역을 가하여 실시하는 것이 바람직하다. 이때, 불순물의 이온충돌을 극대화하기 위하여 틸트(tilted) 이온주입 공정으로 실시하는 것이 바람직하다. 예를 들면, 틸트 이온주입 공정은 이온주입 시 불순물의 입사 각도를 3° 내지 45°으로 하여 실시할 수 있다. In the third ion implantation process, it is preferable to inject a dopant having a large mass due to an increase in the degree of integration of the semiconductor device. For example, the third ion implantation process may be performed by injecting BF 2 as a dopant at a concentration of 1 × 10 11 ion / cm 2 to 1 × 10 14 ion / cm 2 , and provides an energy region of 5KeV to 50K. It is preferable to carry out by addition. At this time, it is preferable to perform the tilted ion implantation process in order to maximize the ion collision of impurities. For example, the tilt ion implantation process may be performed by setting the incident angle of the impurity at the time of ion implantation to 3 ° to 45 °.

특히, 고질량(high mass)의 불순물(예컨대, BF2)은 반도체 기판(200)에 충돌하면서 열을 발생하기 때문에, 반도체 기판(200)의 온도가 상승하는 것을 방지하기 위하여 제3 이온주입 공정은 저온 이온주입 공정으로 실시하는 것이 바람직하다. In particular, since a high mass impurity (eg, BF 2 ) generates heat while colliding with the semiconductor substrate 200, a third ion implantation process is performed to prevent the temperature of the semiconductor substrate 200 from rising. It is preferable to perform silver by a low temperature ion implantation process.

예를 들면, 저온 이온주입 공정은 저온 조절이 가능한 이온주입 장비를 사용하여 실시할 수 있다. 저온 조절이 가능한 이온주입 장비는 N2 가스를 이용하여 반도체 기판(200)을 로딩(loading)하는 척(chuck)의 온도를 낮출 수 있다. 즉, 척의 내부로 N2 가스를 주입하여 온도를 낮출 수 있다. 이때, 척(chuck)의 온도를 낮추어 반도체 기판의 온도를 -10℃ 내지 10℃가 되도록 조절할 수 있다. 또는, 척(chuck)의 온도를 낮추기 위하여 척(chuck)의 내부에 증류수(DI water)와 냉각제(coolant)를 주입하여 실시할 수도 있다. 냉각제는 글리코에틸(glycolethylene)을 사용할 수 있다. For example, the low temperature ion implantation process can be carried out using ion implantation equipment capable of low temperature control. The ion implantation apparatus capable of low temperature control may lower the temperature of a chuck that loads the semiconductor substrate 200 using N 2 gas. That is, the temperature may be lowered by injecting N 2 gas into the chuck. In this case, the temperature of the semiconductor substrate may be adjusted to be −10 ° C. to 10 ° C. by lowering the temperature of the chuck. Alternatively, in order to lower the temperature of the chuck, distilled water (DI water) and a coolant may be injected into the chuck. The coolant may use glycoethyl.

이처럼, 이온주입 공정 시, 반도체 기판(200)의 온도 상승을 억제하면, 반도체 기판(200)에 주입되는 이온(불순물)의 충돌로 인해 발생할 수 있는 온도 상승을 억제시킬 수 있다. 이로써, 반도체 기판(200)의 채널 정션(Vt)의 온도 상승을 방지하여 이에 따른 결함(defect) 발생을 억제시킬 수 있으므로, 반도체 소자의 수율을 증가시킬 수 있고, 전기적 특성 개선으로 인해 신뢰도를 향상시킬 수 있다. As such, when the temperature rise of the semiconductor substrate 200 is suppressed in the ion implantation process, the temperature rise that may occur due to the collision of ions (impurities) injected into the semiconductor substrate 200 may be suppressed. As a result, since the temperature rise of the channel junction Vt of the semiconductor substrate 200 can be prevented and defects can be suppressed, the yield of the semiconductor device can be increased, and the reliability is improved due to the improvement of the electrical characteristics. You can.

상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.Although the technical spirit of the present invention described above has been described in detail in a preferred embodiment, it should be noted that the above-described embodiment is for the purpose of description and not of limitation. In addition, the present invention will be understood by those skilled in the art that various embodiments are possible within the scope of the technical idea of the present invention.

도 1은 종래의 반도체 소자의 문제점을 설명하기 위한 사진이다.1 is a photograph for explaining a problem of a conventional semiconductor device.

도 2a 내지 도 2c는 본 발명에 따른 반도체 소자의 문턱전압 조절 영역 형성 방법을 설명하기 위한 단면도이다.2A to 2C are cross-sectional views illustrating a method of forming a threshold voltage regulating region of a semiconductor device according to the present invention.

<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for the main parts of the drawings>

10, 200 : 반도체 기판 12 : 게이트 절연막10, 200: semiconductor substrate 12: gate insulating film

14 : 플로팅 게이트 20 : 소자 분리막14 floating gate 20 device isolation film

202 : 스크린막 204 : 제1 마스크 패턴202: screen film 204: first mask pattern

206 : 제2 마스크 패턴 208 : 제3 마스크 패턴206: second mask pattern 208: third mask pattern

TNW : 트리플 N 웰 PW : P 웰TNW: Triple N Well PW: P Well

Vt : 문턱전압 조절 영역Vt: Threshold Voltage Controlled Area

Claims (3)

증류수와 냉각제를 척(chuck)의 내부로 주입하여 반도체 기판의 온도를 낮추는 이온주입 장치를 사용하여 반도체 기판에 이온주입 공정을 실시하는 단계를 포함하는 반도체 소자의 채널 정션 형성 방법.A method of forming a channel junction in a semiconductor device, comprising the step of implanting distilled water and a coolant into a chuck to reduce the temperature of the semiconductor substrate. 제 1 항에 있어서,The method of claim 1, 상기 냉각제는 글리코에틸(glycolethylene)을 사용하는 반도체 소자의 채널 정션 형성 방법.The coolant is a method of forming a channel junction of a semiconductor device using glycoethyl (glycolethylene). N2 가스를 척(chuck)의 내부로 주입하여 반도체 기판의 온도를 낮추는 이온주입 장치를 사용하여 반도체 기판에 이온주입 공정을 실시하는 단계를 포함하는 반도체 소자의 채널 정션 형성 방법.A method of forming a channel junction in a semiconductor device, comprising the step of performing an ion implantation process on a semiconductor substrate using an ion implantation apparatus that injects N 2 gas into the chuck to lower the temperature of the semiconductor substrate.
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PA0109 Patent application

Patent event code: PA01091R01D

Comment text: Patent Application

Patent event date: 20081224

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