KR20100073520A

KR20100073520A - 메인 보드와 확장 보드간 ｓｐｉ 통신 시스템 및 방법

Info

Publication number: KR20100073520A
Application number: KR1020080132221A
Authority: KR
Inventors: 곽태근
Original assignee: 엘지노텔 주식회사
Priority date: 2008-12-23
Filing date: 2008-12-23
Publication date: 2010-07-01
Also published as: KR101028618B1

Abstract

본 발명은 확장 보드와 메인 보드간 통신 시간을 감소시킬 수 있는 SPI 통신 시스템 및 방법에 관한 것이다. CPU를 포함하지 않는 확장보드가 메인보드 CPU의 어드레스(address) 및 데이타(data) 버스를 통해 SPI(Serial Peripheral Interface)를 구현하는 통신시스템은, SPI 어드레스를 CPU 어드레스에 포함시켜 어드레스 버스를 통해 전송하고, 상기 SPI 어드레스에 필요한 데이타를 상기 CPU 어드레스가 동작될 때 데이타 버스를 통해 전송하는 상기 메인보드의 CPU; 및 상기 CPU 억세스시에, 상기 SPI 어드레스 및 상기 데이타를 바탕으로 SPI를 구동하여 읽기/쓰기 동작을 수행하는 상기 확장보드를 포함한다.

SPI 통신, PLD, 확장 보드, 메인 보드

Description

메인 보드와 확장 보드간 ＳＰＩ 통신 시스템 및 방법{SPI COMMUNICATION SYSTEM AND METHOD FOR COMMUNICATING BETWEEN MAIN BOARD AND EXPANSION BOARD}

본 발명은 SPI 통신 시스템 및 방법에 관한 것으로, 특히 확장 보드와 메인 보드간 통신 시간을 감소시킬 수 있는 SPI 통신 시스템 및 방법에 관한 것이다.

두 개의 장치 간에 직렬 통신으로 데이타를 주고 받을 수 있게 해주는 인터페이스인 SPI(serial peripheral interface ; 직렬 인터페이스)는, 데이타 출력 핀, 데이타 입력 핀, 클럭 핀, 슬레이브 선택 핀만을 사용하여 인터페이스 자체가 간단하고 직렬이지만 속도가 빠르므로 편리하게 다양한 기능을 구현할 수 있다.

이러한 SPI는, 예를 들면 비디오게임 시스템, 디지털 카메라, 카 오디오, 네비게이션, 세톱 박스, PDA, MP3 플레이어 등 빠르게 변하는 대용량 데이타를 갖는 애플리케이션에 다양한 주변 기기들을 추가, 연결할 수 있게 해주는 프로토콜로서, 대부분 CPU(Central Processor Unit)와 주변 기기들간의 통신을 위한 시스템에 채용된다.

메인보드와 확장보드간의 1회의 SPI 통신을 위해서 CPU는 여러번의 억세스(access)를 수행해야 하며 그 구조 또한 복잡하다. 그리고 억세스 동안 CPU가 다 른 작업을 수행하지 못하여 전체적인 시스템 성능에 영향을 미치는 문제점이 있다. 또한, SPI 통신 방식으로 인해 시스템 성능이 발휘되지 못할 경우 SPI 통신 방식을 사용하는 확장보드에 별도의 CPU가 필요하게 될 수 있고, 이로 인해 확장보드의 가격상승을 불러올 수 있다.

본 발명은 확장 보드와 메인 보드간 통신 시간을 감소시킬 수 있는 SPI 통신 시스템 및 방법을 제공한다.

본 발명의 CPU를 포함하지 않는 확장보드가 메인보드 CPU의 어드레스(address) 및 데이타(data) 버스를 통해 SPI(Serial Peripheral Interface)를 구현하는 통신시스템은, SPI 어드레스를 CPU 어드레스에 포함시켜 어드레스 버스를 통해 전송하고, 상기 SPI 어드레스에 필요한 데이타를 상기 CPU 어드레스가 동작될 때 데이타 버스를 통해 전송하는 상기 메인보드의 CPU; 및 상기 CPU 억세스시에, 상기 SPI 어드레스 및 상기 데이타를 바탕으로 SPI를 구동하여 읽기/쓰기 동작을 수행하는 상기 확장보드를 포함한다.

본 발명의 CPU를 포함하지 않는 확장보드가 메인보드 CPU의 어드레스(address) 및 데이타(data) 버스를 통해 SPI(Serial Peripheral Interface)를 구현하는 통신 방법은, a) SPI 어드레스를 CPU 어드레스에 포함시켜 어드레스 버스를 통해 전송하는 단계; b) 상기 SPI 어드레스에 필요한 데이타를 상기 CPU 어드레스 가 동작될 때 데이타 버스를 통해 전송하는 단계; 및 c) 상기 CPU 억세스시에, 상기 SPI 어드레스 및 상기 데이타를 바탕으로 SPI를 구동하여 읽기/쓰기 동작을 수행하는 단계를 포함한다.

본 발명에 따르면 CPU의 1회의 억세스(access)만으로 SPI 통신이 가능하여, SPI 통신 동작을 간소화할 수 있다. 또한 SPI 통신의 구동을 위해서 메인 보드의 CPU 이외에 확장 보드에 별도로 CPU가 구비될 필요가 없으므로 확장 보드의 가격 절감 효과를 얻을 수 있다.

이하 첨부된 도면을 참조하여 본 발명의 실시예들에 대해 상세히 설명한다. 다만, 이하의 설명에서는 본 발명의 요지를 불필요하게 흐릴 우려가 있는 경우, 널리 알려진 기능이나 구성에 관한 구체적 설명은 생략하기로 한다.

도 1은 본 발명의 실시예에 따른 SPI(serial peripheral interface) 통신 방식의 신호 동작을 보이는 예시도이다.

SPI 통신 방식은 다음과 같은 4개의 전기적 신호라인을 포함한다. 4가지 신호라인은 CS(Chip Select), SCLK(Select Clock), SDI(Select Data_In), SDO(Select Data_Out)이다. SPI 통신 방식의 기본적인 동작은 도 1에서와 같이 CS 신호를 전기적 LOW 상태로 설정하여 통신을 시작하는 것을 알리고 통신이 끝나면 CS 신호를 전기적 HIGH 상태로 설정한다. SPI 통신 방식은 1회에 1바이트(byte) 즉, 8비트(bit) 전송을 기본으로 한다. CS 신호가 LOW 상태일 동안 SCLK 신호는 LOW와 HIGH를 반복 하면서, 그 반복하는 1회 전송 주기동안 SDI 신호의 컨트롤(CONTROL), 어드레스(ADDRESSD), 데이타(DATA) 필드(field)에 정보를 입력하거나 SDO 신호의 데이타 필드에서 정보를 출력한다. 각 필드에 대한 상세한 설명은 후술하도록 한다. SDI 신호의 컨트롤 필드(CONTROL field)를 통한 읽기(read) 및 쓰기(write) 동작 구분에서, 쓰기 동작의 경우 SDI 신호로 계속 데이타가 입력되고, 읽기 동작의 경우 SDI 신호의 데이타 필드에서 SDO 신호의 데이타 필드를 통해 데이타가 출력된다.

상기한 바와 같은 SPI 통신 방식을 구현하기 위하여 SPI 통신 시스템은 도 2에서 보이는 바와 같은 구성을 갖는다. 메인 보드(110)와 CPU를 포함하지 않는 확장 보드(120)간 SPI 통신 방식 구현을 위해 확장 보드(120)는 PLD(programmable logic device)(122)를 포함할 수 있다. 다시 말하면, 확장 보드(120)가 CPU(Central Process Unit)를 포함하지 않는다면 메인 보드(110)에서 SPI 통신을 제어해야 한다. SPI 통신을 위한 4가지 신호라인 즉, SPI 전용 라인을 메인 보드(110)에서 확장 보드(120)로 바로 연결해 놓으면 바람직하겠지만, 확장 보드를 설치하는 슬롯(slot)에는 다양한 종류의 확장 보드들이 공용으로 사용될 수 있다. 확장 보드 중에는 SPI 통신 방식을 사용하지 않는 확장 보드도 있기 때문에 SPI 전용 라인을 연결해 놓기보다는 메인 보드(110)의 어드레스 버스 및 데이타 버스(BUS)를 이용하여 SPI 통신 방식을 구성할 수 있다. 또한 메인 보드(110)는 SPI 통신 동작 구현을 위한 CPU(112)를 포함한다.

SPI 통신 방식의 동작을 위해서는 SDI 신호의 컨트롤(CONTROL), 어드레스(ADDRESS), 데이타(DATA) 필드에 대한 정보가 필요하다. 컨트롤 필드는 읽기 및 쓰기 동작에 대한 정보를 포함하고, 또한 SPI 통신 방식으로 동작하는 PLD(122)들이 다수일 때 각각의 PLD(122)를 구분하기 위한 채널(channel) ID를 포함한다. 읽기 또는 쓰기 동작에 대한 정보는 메인 보드(110) CPU(112)의 억세스(access)시에 발생하는 CPU의 읽기 또는 쓰기 신호를 통해서 획득할 수 있다. 채널 ID 정보는 시스템 구동시에 채널별로 어드레스를 구분하여 설정해 놓아서 CPU(112)가 억세스하는 PLD(122)가 어떤 채널의 PLD(122)인지 알 수 있도록 한다. CPU 어드레스는 본 발명의 읽기 또는 쓰기 동작을 위한 SPI 어드레스 및 SPI 어드레스에 필요한 데이타를 포함한다. CPU(112)의 억세스시에, SPI 어드레스는 어드레스 버스(bus)를 통하여 전송되고, SPI 어드레스에 필요한 데이타는 데이타 버스(bus)를 통하여 전송(load) 된다. CPU(112)의 1회 억세스만으로 SPI 통신이 구동될 수 있는 컨트롤, 어드레스, 데이타 필드에 대한 정보가 전송된다. 기존의 SPI 통신 방식에서 SPI 통신 동작을 위한 컨트롤, 어드레스, 데이타 등의 정보가 모아졌을 때 SPI 통신을 구동시키는 역할을 하던 트리거 레지스터(Trigger register)는 본 발명에서 필요로 하지 않는다. 본 발명에 따른 SPI 통신은 CPU의 억세스가 종료됨과 동시에 구동되어 SPI 어드레스 및 SPI 어드레스에 필요한 데이타를 바탕으로 읽기 또는 쓰기 동작을 수행한다.

도 3은 본 발명의 실시예에 따른 채널 '0x01'에 SPI 어드레스 '0x14'에 데이타 '0x55'의 값을 쓰기 위한 CPU(112)의 억세스 동작을 보이는 예시도이고, 도 4는 본 발명의 실시예에 따른 채널 '0x01'에 SPI 어드레스 '0x14'에 저장되어 있는 데이타의 값을 CPU(112)로 읽기 위한 CPU(112)의 억세스 동작을 보이는 예시도이다.

도 3을 참조하여 SPI 쓰기 동작을 살표보면, CPU(112)는 PLD(122)를 억세스 할때 어드레스 버스로 쓰기 동작을 수행할 대상 SPI 어드레스(0x14)를 전송하고, 데이타 버스로 해당 SPI 어드레스(0x14)에 입력할 데이타(0x55)를 전송한다. 그리고, 쓰기 동작인지 여부는 CPU(112)의 억세스시에 발생하는 CPU(112) 쓰기/읽기 신호를 그대로 읽어드려서 설정가능하다. 또한, 채널 ID(0x01)는 시스템 구동시에 채널별로 어드레스를 구분하여 설정해 놓아서 CPU(112)가 억세스하는 채널이 어느 채널인지 알 수 있도록 한다. CPU(112)의 억세스가 종료되면, PLD(122)는 채널 ID(0x01), SPI 어드레스(0x14), SPI 어드레스에 입력할 데이타(0x55) 및 쓰기 동작 여부에 대한 정보를 이용하여 도 1의 SPI 통신 규격에 맞도록 SPI 통신을 구동시킨다. 보다 구체적으로, 쓰기 동작의 경우 CPU 어드레스가 포함하는 채널 ID(예로서, 0x01)와 SPI 어드레스(예로서, 0x14)에 특정 데이타값(예로서, 0x55) 쓰기 동작을 수행한다. SPI 통신을 이용한 메인 보드에서 확장보드로의 쓰기 동작을 위해 CPU(112)는 1회의 쓰기 동작을 수행해야 한다. CPU(112)가 1회 읽기 또는 쓰기 동작을 수행하는데 걸리는 시간이 100ns라고 가정하면 총 100ns의 시간이 필요하다. 이는 SPI 통신이 구동되는 시간을 제외한 것이다.

도 4를 참조하여 읽기 동작을 살펴보면, CPU(112)는 PLD(122)를 억세스 할때 어드레스 버스로 읽기 동작을 수행할 대상 SPI 어드레스(0x14)를 전송하고, 데이타 버스로 해당 SPI 어드레스(0x14)에 입력할 값이 존재하지 않으므로 더미 데이타(Invalid dummy data)를 전송한다. 그리고, 읽기 동작인지 여부는 CPU(112)의 억세스시에 발생하는 CPU(112) 쓰기/읽기 신호를 그대로 읽어드려서 설정가능하다. 또한, 채널 ID(0x01)는 시스템 구동시에 채널별로 어드레스를 구분하여 설정해 놓아서 CPU(112)가 억세스하는 채널이 어느 채널인지 알 수 있도록 한다. CPU(112)의 억세스가 종료되면, PLD(122)는 채널 ID(0x01), SPI 어드레스(0x14), SPI 어드레스에 입력할 더미 데이타 및 읽기 동작 여부에 대한 정보를 이용하여 도 1의 SPI 통신 규격에 맞도록 SPI 통신을 구동시킨다. 보다 구체적으로, 읽기 동작의 경우 CPU 어드레스가 포함하는 채널 ID(예로서, 0x01)와 SPI 어드레스(예로서, 0x14)에 저장된 특정 데이타값 읽기 동작을 수행한다. SDO 신호를 통하여 SPI 어드레스(예로서, 0x14)에서 인출된 데이타는 특정 레지스터에 저장된다. CPU(112)는 특정 레지스터에 저장된 데이타에 대하여 메인 보드(110)로 인출하는 읽기 동작을 수행한다. SPI 통신을 이용한 메인 보드에서 확장 보드로의 읽기 동작을 위해 CPU(112)는 1회의 쓰기 동작과 1회의 읽기 동작을 수행해야 한다. CPU(112)가 1회 읽기 또는 쓰기 동작을 수행하는데 걸리는 시간이 100ns라고 가정하면 총 200ns의 시간이 필요하다. 이는 SPI 통신이 구동되는 시간을 제외한 것이다.

도 5는 키폰시스템에 구현된 본 발명의 SPI 통신 방식을 보이는 예시도이다.도 5를 참조하면, 키폰시스템의 아날로그(Analog) 확장 국선 보드에 CPU를 사용하지 않고 본 발명의 SPI 통신방법이 사용될 수 있다. 어드레스 레지스터(gister)를 PLD 내부에 구성하여 한번의 억세스로 SPI 통신이 구동되도록 하였다. 이때 CPU에서 확장 보드에 연결되는 어드레스는 11개이고 이중 상위 5개 어드레스는 채널 ID를 구분하여 총 12개의 확장 보드를 구동하도록 하였고, 나머지 하위 6개 어드레스로 SPI 어드레스를 표현하게 하였다. 즉, 총 12개 확장 보드의 특정 SPI 어드레스 가 단일(unique)하게 지정되어 한 번의 억세스가 가능하게 된 것이다.

상기 방법들은 특정 실시예들을 통하여 설명되었지만, 상기 방법들은 또한 컴퓨터로 읽을 수 있는 기록매체에 컴퓨터가 읽을 수 있는 코드로서 구현하는 것이 가능하다. 컴퓨터가 읽을 수 있는 기록매체는 컴퓨터 시스템에 의해 읽혀질 수 있는 데이타가 저장되는 모든 종류의 기록장치를 포함한다. 컴퓨터가 읽을 수 있는 기록매체의 예로는 ROM, RAM, CD-ROM, 자기 테이프, 플로피 디스크, 광데이타 저장장치 등이 있으며, 또한 케리어 웨이브(예를 들어 인터넷을 통한 전송)의 형태로 구현되는 것도 포함한다. 또한, 컴퓨터가 읽을 수 있는 기록매체는 네트워크로 연결된 컴퓨터 시스템에 분산되어, 분산방식으로 컴퓨터가 읽을 수 있는 코드가 저장되고 실행될 수 있다. 그리고, 상기 실시예들을 구현하기 위한 기능적인(functional) 프로그램, 코드 및 코드 세그먼트들은 본 발명이 속하는 기술분야의 프로그래머들에 의해 용이하게 추론될 수 있다.

또한, 본 명세서에서는 본 발명이 일부 실시예들과 관련하여 설명되었지만, 본 발명이 속하는 기술분야의 당업자가 이해할 수 있는 본 발명의 정신 및 범위를 벗어나지 않는 범위에서 다양한 변형 및 변경이 이루어질 수 있다는 점을 알아야 할 것이다. 또한, 그러한 변형 및 변경은 본 명세서에 첨부된 특허청구의 범위 내에 속하는 것으로 생각되어야 한다.

도 1은 본 발명의 실시예에 따른 SPI(serial peripheral interface) 통신 방식의 신호 동작을 보이는 예시도.

도 2는 본 발명의 실시예에 따른 SPI 통신 시스템의 구성을 보이는 블록도.

도 3은 본 발명의 실시예에 따른 SPI 쓰기 동작을 위한 CPU의 억세스 동작을 보이는 예시도.

도 4는 본 발명의 실시예에 따른 SPI 읽기 동작을 위한 CPU의 억세스 동작을 보이는 예시도.

도 5는 본 발명의 실시예에 따라 키폰시스템에 구현된 SPI 통신 방식을 보이는 예시도.

Claims

CPU를 포함하지 않는 확장보드가 메인보드 CPU의 어드레스(address) 및 데이타(data) 버스를 통해 SPI(Serial Peripheral Interface)를 구현하는 통신시스템으로서,

SPI 어드레스를 CPU 어드레스에 포함시켜 어드레스 버스를 통해 전송하고, 상기 SPI 어드레스에 필요한 데이타를 상기 CPU 어드레스가 동작될 때 데이타 버스를 통해 전송하는 상기 메인보드의 CPU; 및

상기 CPU 억세스시에, 상기 SPI 어드레스 및 상기 데이타를 바탕으로 SPI를 구동하여 읽기/쓰기 동작을 수행하는 상기 확장보드를 포함하는 SPI 통신시스템.
제1항에 있어서,

상기 확장보드는,

상기 SPI 동작을 위한 적어도 하나의 PLD(Programmable Logic Device)를 포함하는 SPI 통신시스템.
제2항에 있어서,

상기 읽기/쓰기 동작에 대한 정보는, 상기 CPU 억세스시에 발생하는 CPU 읽기/쓰기 신호를 그대로 읽어드려서 설정하고,

상기 CPU 어드레스는, 상기 SPI로 동작하는 적어도 하나의 PLD 각각을 구분 하기 위하여 채널별 어드레스로 구분하여 설정되는 채널(channel) ID를 더 포함하는 SPI 통신시스템.
CPU를 포함하지 않는 확장보드가 메인보드 CPU의 어드레스(address) 및 데이타(data) 버스를 통해 SPI(Serial Peripheral Interface)를 구현하는 통신 방법으로서,

a) SPI 어드레스를 CPU 어드레스에 포함시켜 어드레스 버스를 통해 전송하는 단계;

b) 상기 SPI 어드레스에 필요한 데이타를 상기 CPU 어드레스가 동작될 때 데이타 버스를 통해 전송하는 단계; 및

c) 상기 CPU 억세스시에, 상기 SPI 어드레스 및 상기 데이타를 바탕으로 SPI를 구동하여 읽기/쓰기 동작을 수행하는 단계를 포함하는 SPI 통신 방법.
제4항에 있어서,

상기 SPI 통신은,

적어도 하나의 PLD(Programmable Logic Device)를 통하여 이루어지는 것을 특징으로 하는 SPI 통신 방법.
제5항에 있어서,

상기 읽기/쓰기 동작에 대한 정보는, 상기 CPU 억세스시에 발생하는 CPU 읽 기/쓰기 신호를 그대로 읽어드려서 설정하는 SPI 통신 방법.
제6항에 있어서,

상기 CPU 어드레스는, 상기 SPI로 동작하는 적어도 하나의 PLD 각각을 구분하기 위하여 채널별 어드레스로 구분하여 설정되는 채널(channel) ID를 더 포함하는 SPI 통신 방법.