KR20100072976A - 아날로그 회로에서 ｄＢ-선형 이득 제어가 가능한 이득 조절 장치 및 그에 따른 증폭기 - Google Patents

아날로그 회로에서 ｄＢ-선형 이득 제어가 가능한 이득 조절 장치 및 그에 따른 증폭기 Download PDF

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Abstract

본 발명은 아날로그 회로에서의 독립적으로 dB-선형 이득 제어가 가능한 이득 조절 장치에 관한 것으로, 본 발명의 이득 조절 장치는, 제1 고정 저항 및 선형적으로 가변이 가능한 제1 가변 저항을 구비하며, 상기 제1 가변 저항 및 상기 제1 고정 저항은 각각 제1 입력 신호 및 상기 제1 입력 신호와 부호가 다른 제2 입력 신호를 입력받아 제1 출력단으로 전류를 출력하는 제1 입력 저항부와, 제2 고정 저항 및 선형적으로 가변이 가능한 제2 가변 저항을 구비하며, 상기 제2 고정 저항 및 상기 제2 가변 저항은 각각 상기 제1 입력 신호 및 상기 제2 입력 신호를 입력받아 제2 출력단으로 전류를 출력하는 제2 입력 저항부를 포함한다.
본 발명의 이득 조절 장치는 독립적으로 dB-선형 이득 조절이 가능하므로 연속시간 SDM, 연속시간 필터, 연속시간 ADC 등의 회로에 결합이 용이하며, 소형화, 저전력화를 구현할 수 있는 효과가 있다.
dB-linear, VGA, PGA, AGC, 연속시간 델타 시그마, 연속시간 ADC, 아날로그 필터

Description

아날로그 회로에서 ｄＢ-선형 이득 제어가 가능한 이득 조절 장치 및 그에 따른 증폭기{APPARATUS FOR CONTROLLING A dB-LINEAR GAIN IN ANALOG CIRCUIT AND AMPLIFIER THEREOF}
본 발명은 아날로그 회로에서 독립적으로 dB-선형 이득을 제어할 수 있는 장치에 관한 것으로, 특히, 아날로그 회로에서 이득 제어시 연산증폭기에 연결된 부궤환소자값에 영향을 주지 않기 위한 이득 조절 장치 및 그에 따른 증폭기에 관한 것이다.
본 발명은 지식경제부 및 정보통신연구진흥원의 IT성장동력기술개발사업의 일환으로 수행한 연구로부터 도출된 것이다[과제관리번호 : 2008-S-015-01, 과제명 : 45nm 급 혼성 SoC 용 아날로그 회로]
일반적으로 오디오 신호 처리칩, 무선통신시스템, 이미지 센서 신호 처리칩 등의 많은 아날로그 신호처리 회로에 있어서 입력신호에 대해 증폭 또는 감쇄 기능을 수행할 때 이득조절신호에 대한 이득이 dB-선형적(dB-linear)으로 증폭 또는 감쇄하도록 제어되어야 한다.
dB-선형적(dB-linear)이라 함은 입력신호가 선형으로 증가할 때, 출력이 로 그함수를 취했을 때 선형으로 변화하게 됨을 의미한다. 즉, 이득조절 회로에서 선형 이득조절신호에 대해 이득이 지수함수로 표현되어야 한다.
dB-선형 이득조절회로는 바이폴라 트랜지스터(BJT) 소자 자체의 지수함수 특성을 이용하여 구현될 수 있었다. 그러나 최근 저전력 회로설계와 CMOS 공정의 발달로 인해 대부분의 아날로그회로가 MOSFET으로 제작되고 있는데, MOSFET 소자는 지수함수 특성을 가지고 있지 않으므로, 지수전달함수 구현을 위한 회로를 개발해야 한다. 이에 따라 근사적으로 dB-선형(dB-linear) 이득조절을 구현하기 위한 다양한 기법들이 발표되었다.
도 1은 일반적인 dB-선형(dB-linear) 이득조절 장치를 나타낸 것으로, MOSFET을 이용한 dB-선형(dB-linear) PGA(Programmable Gain Amplifier)의 일례를 나타낸 도면이다.
도 1은 참조하면, PGA(100)는 연산증폭기(120)과, 부궤환 저항들(101, 103)과, 상기 저항들(101, 103)의 가변이 가능하도록 제어하는 스위칭 수단(111, 113)으로 구성되며, 완전 차동 형태이다.
여기서 상기 PGA(100)의 입출력 전달함수는 다음의 <수학식 1>로 나타낼 수 있다.
<수학식 1>
Figure 112008088065379-PAT00001
여기서, 상기 x는 이득조절 입력 신호 변수이며, Vinp, Vinn은 입력 신호, Voutp, Voutn은 출력신호이다.
상기 <수학식 1>을 살펴보면, 입력 신호차이에 대한 이득은
Figure 112008088065379-PAT00002
이며, 이 값은 근사적으로 10x와 동일하게 되어 이득조절 입력 신호 x에 대해 이득이 근사적으로 지수형태가 된다.
도 2는 상기 <수학식 1>의 이득 관계식
Figure 112008088065379-PAT00003
와 지수함수 y=10x 함수의 그래프를 나타낸 도면으로, X값의 범위가 -0.7부터 +0.7에 대한
Figure 112008088065379-PAT00004
값을 나타내었다. 여기서 상기 y=10x 와
Figure 112008088065379-PAT00005
의 그래프는 각각 참조부호 201과 203으로 나타내었다.
상기 도 2에서
Figure 112008088065379-PAT00006
(203)의 신호는 대략 -0.7 부터 +0.7까지 지수 함수인 y=10x(201) 형태와 유사함을 알 수 있다. 즉, 두 함수가 특정 x 범위에 대해 유사하게 근사화가 가능하게 되므로 dB-선형(dB-linear) 이득 조절이 됨을 알 수 있다.
최근 들어 아날로그 회로설계에 있어 저전력, 저비용 구현을 추구함에 따라 앞에서 설명된 dB-선형 이득 조절 장치인 증폭기와, 신호변환기, 필터 등의 아날로 그 신호 처리부의 기능 통합이 요구되고 있는 추세이다. 이에 신호변환기, 필터 등의 아날로그 신호 처리 블록에 기능 통합이 가능한 이득 조절 장치의 필요성이 증가하고 있는 실정이다.
그러나 일반적인 dB-선형(dB-linear) 이득 조절 장치는 연산증폭기의 출력과 입력을 부궤환으로 연결하는 소자의 소자값 조절이 필요하다.
예컨대, 상기 도 1의 이득 조절 장치인 PGA(100)의 경우, 부궤환으로 연결된 소자는 저항(101,103)이고, 이득 조절을 위해서는 상기 저항의 저항값이 변화하게 된다. 이러한 구성의 PGA(100)의 뒷단에 신호 변환기 및 필터 등의 아날로그 신호 처리부를 결합하는 경우, 상기 저항(101, 103)으로 인해 상기 아날로그 신호 처리부의 신호처리 특성을 변화시키게 된다. 따라서 상기 연산증폭기에 연결된 부궤환 소자의 소자값 변화가 이득조절뿐만 아니라 아날로그 신호 처리 특성도 변화시키므로, 아날로그 신호 처리부와 상기 PGA가 결합하기 어려운 문제점이 발생한다.
이러한 문제점을 해결하기 위해 아날로그 신호 처리부의 앞단에 dB-선형 이득 제어가 가능한 별도의 증폭기를 추가하면 가능하지만, 이러한 구조인 경우 추가적인 회로로 인해 용적이 커지게 되어 소형화, 고집적화가 힘들뿐만 아니라 전력 상승으로 인해 저전력 회로를 구현하기 힘든 문제점이 있다.
따라서 본 발명의 목적은 아날로그 신호 처리부의 부궤환소자와 무관하게 입력단 저항값 조절만으로 dB-선형(dB-linear) 이득조절이 가능한 이득 조절 장치 및 이를 포함하는 증폭기를 제공함에 있다.
본 발명의 다른 목적은 아날로그 신호 처리부의 신호처리특성과 독립적으로 dB-선형 이득 조절이 가능한 이득 조절 장치 및 이를 포함하는 증폭기를 제공함에 있다.
상술한 바를 해결하기 위한 본 발명의 이득 조절 장치는 제1 고정 저항 및 선형적으로 가변이 가능한 제1 가변 저항을 구비하며, 상기 제1 가변 저항 및 상기 제1 고정 저항은 각각 제1 입력 신호 및 상기 제1 입력 신호와 부호가 다른 제2입력 신호를 입력받고, 상기 제1 고정 저항 및 상기 제1 가변저항에서 출력된 신호를 가산하여 제1 출력단으로 입력하는 제1 입력 저항부와, 제2 고정 저항 및 선형적으로 가변이 가능한 제2 가변 저항을 구비하며, 상기 제2 고정 저항 및 상기 제2 가변 저항은 각각 상기 제1 입력 신호 및 상기 제2 입력 신호를 입력받고, 상기 제2 고정 저항 및 상기 제2 가변 저항에서 출력된 신호를 가산하여 제2 출력단으로 입력하는 제2 입력 저항부를 포함한다.
상기 제1 고정 저항과 상기 제2 고정 저항의 저항값이 동일하며, 상기 제1 가변 저항과 상기 제2 가변저항의 최대 저항값이 동일하다.
상기 제1 및 제2 출력단은 가상 접지 노드임을 특징으로 한다.
상기 제1 출력 전류는 다음의 수식으로 나타내며,
<수학식>
여기서, 상기 ITP는 상기 제1 출력단에서의 전류이고, 상기 RREF 는 고정 저항이고, 상기 Vinp는 양의 입력 전압이고, x는 상기 가변 저항의 범위를 나타냄을 특징으로 한다.
상술한 바를 달성하기 위한 본 발명의 증폭기는, 제1 입력 저항부와 제2 입력 저항부를 포함하는 입력 저항부와, 상기 입력 저항부의 출력 신호를 연산 증폭하는 연산 증폭기와, 상기 연산증폭기의 출력 신호를 부궤환하는 적어도 하나의 저항을 포함하며,
상기 제1 입력 저항부는, 제1 고정 저항 및 선형적으로 가변이 가능한 제1 가변 저항을 구비하며, 상기 제1 가변 저항 및 상기 제1 고정 저항은 각각 제1 입력 신호 및 상기 제1 입력 신호와 부호가 다른 제2입력 신호를 입력받아 상기 연산 증폭기로 전류를 출력하며,
상기 제2 입력 저항부는, 제2 고정 저항 및 선형적으로 가변이 가능한 제2 가변 저항을 구비하며, 상기 제2 고정 저항 및 상기 제2 가변 저항은 각각 상기 제1 입력 신호 및 상기 제2 입력 신호를 입력받아 상기 연산 증폭기로 전류를 출력함 을 특징으로 한다.
본 발명의 이득 조절 장치는 저항피드백 증폭기, DAC가 결합된 저항형 MDAC 및 active-RC 적분기에서 연산증폭기에 연결된 부궤환소자와 관계없이 dB-선형(dB-linear) 이득조절이 가능하게 된다. 또한 VGA, PGA, AGC 등의 이득조절용 아날로그블록의 구현에 있어 좀더 정밀하고 복잡한 이득조절방법에도 활용할 수 있는 효과가 있다.
그리고 저항피드백 증폭기, active-RC 적분기를 사용하는 연속시간 SDM(시그마-델타 변조기), 연속시간 필터, 연속시간 아날로그 디지털 변환기(Analog-Digital Converter : ADC)에 연결시에도 시그마-델타 변조기, 연속시간 필터, 연속시간 ADC의 특성변화를 야기시키지 않음으로써 결합이 용이할 뿐만 아니라, 소형화, 저전력화를 구현할 수 있는 효과가 있다.
이하 본 발명의 바람직한 실시 예들의 상세한 설명이 첨부된 도면들을 참조하여 설명될 것이다. 도면들 중 동일한 구성들은 가능한 한 어느 곳에서든지 동일한 부호들을 나타내고 있음을 유의하여야 한다. 하기 설명에서 구체적인 특정사항들이 나타나고 있는데, 이는 본 발명의 보다 전반적인 이해를 돕기 위해 제공된 것이다. 그리고 본 발명을 설명함에 있어, 관련된 공지 기능 혹은 구성에 대한 구체 적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략한다.
본 발명은 기본적으로 저항피드백 증폭기(DAC가 결합된 저항형 MDAC 포함) 혹은 active-RC 적분기를 이용하는 아날로그 회로와 결합하는 경우, 상기 아날로그 신호 처리부의 신호처리 특성을 변화시키지 않으면서 dB-선형 이득을 제어할 수 있는 이득 조절 장치 및 이를 포함하는 증폭기를 제안한다. 즉 본 발명의 이득 조절 장치는 결합된 아날로그 신호 처리부에 독립적으로 dB-선형 이득을 제어할 수 있게 된다.
본 발명에서 결합할 수 있는 아날로그 신호 처리부는 저항 또는 커패시터로 구성되어 부궤환루프를 형성하는 회로에 적용이 가능하다. 이러한 회로의 일례로, 저항 피드백 증폭기, DAC가 결합된 저항형 MDAC, 액티브 RC 적분기, 연속 시간 시그마 델타 변조기(SDM), 연속시간 필터, 연속시간 아날로그 디지털 변환기(ADC)등이 있다.
이에 우선 본 발명의 이득 조절 장치의 기본 개념을 설명한 후, 본 발명의 이득 조절 장치가 아날로그 신호 처리부와 결합된 실시예들을 설명하기로 한다.
도 3은 본 발명의 이득 조절 장치의 기본적인 개념을 설명하기 위한 도면으로, 완전 차동 증폭기(300)를 나타내었다.
도 3을 참조하면, 완전 차동 증폭기(300)는 입력 저항(310)과, 상기 입력 저항(310)의 출력 신호를 연산 증폭하는 연산 증폭기(320)과, 상기 연산 증폭기(320)의 출력 신호를 부궤환하는 부궤환저항들(303, 313)로 구성된다. 이러한 완전 차동 증폭기(300)의 전압의 입출력 관계식은 다음의 <수학식 2>로 나타나게 된다.
<수학식 2>
Figure 112008088065379-PAT00008
여기서, RA 는 입력 저항(310), RF는 부궤환저항 Vinp, Vinn은 입력 신호, Voutp, Voutn은 출력신호이다.
상기 <수학식 2>에서 알 수 있듯이 완전 차동 증폭기(300)의 이득은 RF/RA 로 결정되므로, 상기 입력 저항(RA)(310)을 조절하면 이득 조절이 가능함을 알 수 있다. 즉, 입력 저항(RA)(310)만 제어하는 것은 연산증폭기에 연결된 부궤환소자값에 영향을 미치지 않게 된다.
이에 본 발명에서는 입력 저항을 대체하여 연산증폭기에 연결된 부궤환소자값에 영향을 미치지 않고 독립적으로 dB-선형 이득 제어를 하게 된다. 본 발명에서는 이러한 입력 저항을 이득 조절 장치라 칭하기로 한다.
도 4는 본 발명의 이득 조절 장치(400)를 나타낸 도면이다. 여기서 입력 이득 조절 장치(400) 이외의 블록들은 도 3의 완전 차동 증폭기와 동일하다.
도 4를 참조하면, 본 발명의 이득 조절 장치(400)는 제 1 입력 저항부(410)와, 제2 입력 저항부(420)로 구성된다.
상기 제1 입력 저항부(410)는 선형적으로 가변이 가능한 제1 가변 저항(RC)(411)과, 제1 고정 저항(RB)(413)으로 구성된다. 상기 제1 가변 저항(RC)(411)은 양의 입력신호(Vinp)와 가상접지노드(TP) 사이에 연결되며, 상기 제1 고정 저항(RB)(413)은 부호가 다른 음의 입력신호(Vinn)와 상기 가상접지노드(TP)에 연결된다.
여기서 상기 제1 가변 저항(411)의 최대 저항값은 상기 제1 고정 저항(413)의 저항값의 1/2의 값으로 구성될 수 있다. 그러나 상기 제1 가변 저항(411)의 최대 저항값은 지수특성을 변화시키기 위해서 상기 제1 고정 저항값보다 작은 범위내에서 다르게 구성될 수 있다.
상기 제2 입력 저항부(420)는 선형적으로 가변이 가능한 제2 가변 저항(421)과, 제2 고정 저항(423)으로 구성된다. 상기 제2 가변 저항(421)은 상기 음의 입력신호(Vinn)와 가상접지노드(TN) 사이에 연결되며, 상기 제2 고정 저항(423)은 상기 양의 입력신호(Vinp)와 가상접지노드(TN)에 연결된다.
여기서 상기 제2 고정 저항(423)의 고정 저항값은 상기 제1 고정 저항(413)의 고정 저항값과 동일하며, 상기 제2 가변 저항(421)의 최대 저항값은 상기 제2고정 저항(423)의 고정 저항값의 1/2의 값으로 구성될 수 있다. 그러나 상기 제1 가변 저항(411)의 최대 저항값은 지수특성을 변화시키기 위해서 상기 제1 고정 저항값보다 작은 범위내에서 다르게 구성될 수 있다.
즉 상기 제1 입력 저항부(410)과 상기 제2 입력 저항부(420)는 대칭구조로 구성된다.
한편, 상기 제1 가변 저항(411) 및 제2 가변 저항(421)이 선형적으로 가변하기 위한 스위칭 수단(415, 425)을 포함하며, 이러한 스위칭 수단은 다양하게 구현이 가능하다.
그러면 본 발명의 이득 조절 장치(400)가 독립적으로 이득 제어가 가능한 이유를 설명하기로 한다.
상술하였듯이 상기 제1 가변 저항(411)의 최대 저항값은 상기 제1 고정 저항(413)보다 작은 범위내에서 구성될 수 있으며, 상기 일례에서는 상기 제1 가변 저항(411)의 최대 저항값은 상기 제1 고정 저항(413)보다 1/2로 구성되었다. 따라서 상기 제1 고정 저항(413)의 저항값을 RREF 으로 가정하면, 상기 제1 가변 저항(RC)(411)가 선형조절이 가능한 부분은 다음의 <수학식 3>과 같이 나타낼 수 있다.
<수학식 3>
Figure 112008088065379-PAT00009
여기서,
Figure 112008088065379-PAT00010
는 상기 제1 가변 저항(411)의 선형 조절이 가능한 부분이며, x는 0~1의 임의의 수이다.
그리고 각각의 저항을 통해 흐르는 전류 IA, IB는 다음 <수학식 4>과 같이 나타낼 수 있으며, 설명의 편의를 위해 입력신호와 가상접지노드의 공통모드전압이 동일하다고 가정하였다.
<수학식 4>
Figure 112008088065379-PAT00011
그러면 가상접지노드(TP)로 인가되는 전류(ITP)는 IA, IB 를 합하며 , 다음의 <수학식 5>와 같이 나타난다.
<수학식 5>
Figure 112008088065379-PAT00012
상기 <수학식 5>에서 알 수 있듯이 가상접지노드(TP)에서의 전류는 변수 X에 대해 근사적 지수함수 형태로 구성된다.
그러므로 상기 <수학식 2>의 완전 차동 증폭기의 전압 입출력 관계식을 대입하면 차동 증폭기(300)에서의 전압 입출력 관계식은 다음의 <수학식 6>과 같이 계산된다.
<수학식 6>
Figure 112008088065379-PAT00013
상기 전압 입출력 관계식에서 이득은
Figure 112008088065379-PAT00014
이므로 앞에서 설명했듯이 이득조절 변수(x)에 대해 근사적 지수함수가 됨을 알 수 있다. 따라서 본 발명의 이득 조절 장치(300)에서는 상기 가변 저항(Rc)의 저항값의 선형변화에 따라 dB-선형적(dB-linear)으로 이득 조절이 됨을 알 수 있다. 그리고 상기 RF는 가변 저항값의 변화에 관련이 없으므로, 본 발명의 이득 조절 장치(300)는 독립적으로 dB-선형 이득 제어가 가능함을 알 수 있다.
상술한 내용에서 본 발명의 이득 조절 장치(400)는 부궤환루프에 저항을 이용하는 완전 차동 증폭기(300)와 연결된 실시 예로 설명하였다. 그러나 본 발명의 이득 조절 장치(400)는 부궤환루프에 저항을 이용하는 구조 이외에도 커패시터가 연결된 구조 예컨대, 연속 시간 적분기, 연속시간 시그마-델타 변조기등에서도 적용이 가능하다.
도 5는 본 발명의 이득 조절 장치(400)가 결합된 일례로, 연속 시간 시그마-델타 변조기(500)와 결합된 경우를 나타내었다.
도 5를 참조하면, 여기서 상기 시그마-델타 변조기(500)의 루프는 본 발명의 이득 조절 장치(400)를 제외한 제1 연산증폭기(OPA1), 제1 부궤환캐패시터(C1), 제 1 저항(RDAC1), 제2 연산증폭기(OPA2), 제2 부궤환캐패시터(C2), 제2 저항(RDAC2), 그리고 비교기(comparator)로 형성된다. 따라서 상기 이득 조절 장치(400)는 시그마-델타 변조기(500)의 루프 특성엔 영향을 미치지 않고, 단지 시그마-델타 변조기 루프에 인가되는 입력신호의 크기만을 제어함을 알 수 있다.
도 6은 본 발명의 이득 조절 장치(400)가 결합된 일례로, 연속 시간 파이프라인 ADC와 결합된 경우를 나타내었다.
도 6을 참조하면, 상기 파이프 라인 ADC의 신호처리특성은 MDAC1(Multiplying Digital to Analog Converter)(601-1)의 DAC(603-1)를 구성하는 RDAC1과R1및 뒷단 MDAC(MDAC2, …, MDACN+1)에 의해 결정된다. 따라서 상기 이득 조절 장치(400)은 파이프라인 ADC의 신호처리특성엔 영향을 미치지 않고, 단지 파이프라인 ADC(600)에 인가되는 입력신호의 크기만을 제어함을 알 수 있다.
한편 본 발명의 상세한 설명에서는 3개의 실시 예에 관해 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도 내에서 여러 가지 대역에서의 변형이 가능함은 물론이다. 그러므로 본 발명의 범위는 설명된 실시 예에 국한되어 정해져서는 안되며 후술하는 특허청구의 범위뿐 아니라 이 특허청구의 범위와 균등한 것들에 의해서 정해져야 한다.
도 1은 일반적인 dB-선형(dB-linear) 이득조절 장치를 나타낸 도면
도 2는 지수함수와 근사 지수함수의 그래프를 나타낸 도면
도 3은 본 발명의 이득 조절 장치가 결합된 완전 차동 증폭기를 나타낸 도면
도 4는 본 발명의 이득 조절 장치를 구체적으로 나타낸 도면
도 5은 본 발명의 이득 조절 장치가 결합된 연속 시간 시그마 델타 변조기를 나타낸 도면
도 6은 본 발명의 이득 조절 장치가 결합된 연속 시간 파이프라인 ADC를 나타낸 도면
<도면의 주요 부분에 대한 부호의 설명>
100 : PGA 300 : 완전 차동 증폭기
400 : 이득 조절 장치 410 : 제1 입력 저항부
420 : 제2 입력 저항부 415, 425 : 스위칭 수단
411 : 제1 가변 저항 413 : 제1 고정 저항
421 : 제2 가변 저항 423 : 제2 고정 저항

Claims (10)

  1. 제1 고정 저항 및 선형적으로 가변이 가능한 작은 제1 가변 저항을 구비하며, 상기 제1 가변 저항 및 상기 제1 고정 저항은 각각 제1 입력 신호 및 상기 제1 입력 신호와 부호가 다른 제2입력 신호를 입력받고, 상기 제1 고정 저항 및 상기 제1 가변저항에서 출력된 신호를 가산하여 제1 출력단으로 출력하는 제1 입력 저항부와,
    제2 고정 저항 및 선형적으로 가변이 가능한 제2 가변 저항을 구비하며, 상기 제2 고정 저항 및 상기 제2 가변 저항은 각각 상기 제1 입력 신호 및 상기 제2 입력 신호를 입력받고, 상기 제2 고정 저항 및 상기 제2 가변 저항에서 출력된 신호를 가산하여 제2 출력단으로 출력하는 제2 입력 저항부를 포함하는 이득 조절 장치.
  2. 제 1항에 있어서,
    상기 제1 고정 저항과 상기 제2 고정 저항의 저항값은 서로 동일하며,
    상기 제1 가변 저항과 상기 제2 가변저항의 최대 저항값은 서로 동일하며,
    상기 제1 가변 저항 및 상기 제2 가변 저항의 최대 저항값은 각각 상기 제1 고정 저항 및 상기 제2 고정 저항값보다 작은 저항값을 가지는 이득 조절 장치.
  3. 제2 항에 있어서,
    상기 제1 가변 저항 및 상기 제2 가변 저항의 최대 저항값은 각각 상기 제1 고정 저항 및 상기 제2 고정 저항값의 1/2인 이득 조절 장치.
  4. 제1 항에 있어서, 상기 제1 출력단 및 제2 출력단은,
    가상 접지 노드인 이득 조절 장치.
  5. 제1 항에 있어서, 상기 제1 가변 저항 및 2 가변 저항은,
    스위칭 수단을 이용하여 저항값을 선형적으로 가변하는 이득 조절 장치.
  6. 제 1항에 있어서,
    상기 제1 입력 신호는 양의 신호이며,
    상기 제2 입력 신호는 음의 신호인 이득 조절 장치
  7. 제1 항에 있어서, 상기 제1 출력 전류는
    Figure 112008088065379-PAT00015
    (여기서, 상기 ITP는 상기 제1 출력단에서의 전류이고, 상기 RREF 는 제1 고정 저항의 저항값이고, 상기 Vinp는 제1 입력 신호의 전압이고, x는 상기 제1 가변 저항의 이득 조절 변수),
    인 이득 조절 장치.
  8. 제1 입력 저항부와 제2 입력 저항부를 포함하는 입력 저항부와,
    상기 입력 저항부의 출력 신호를 연산 증폭하는 연산 증폭기와,
    상기 연산증폭기의 출력 신호를 부궤환하는 적어도 하나의 저항을 포함하며,
    상기 제1 입력 저항부는,
    상기 제1 가변 저항 및 상기 제1 고정 저항은 각각 제1 입력 신호 및 상기 제1 입력 신호와 부호가 다른 제2입력 신호를 입력받고, 상기 제1 고정 저항 및 상기 제1 가변저항에서 출력된 신호를 가산하여 상기 연산 증폭기로 입력되며,
    상기 제2 입력 저항부는,
    제2 고정 저항 및 선형적으로 가변이 가능한 제2 가변 저항을 구비하며, 상기 제2 고정 저항 및 상기 제2 가변 저항은 각각 상기 제1 입력 신호 및 상기 제2 입력 신호를 입력받고, 상기 제2 고정 저항 및 상기 제2 가변 저항에서 출력된 신호를 가산하여 상기 연산 증폭기로 입력되는 증폭기.
  9. 제 8항에 있어서,
    상기 제1 고정 저항과 상기 제2 고정 저항의 저항값은 서로 동일하며,
    상기 제1 가변 저항과 상기 제2 가변저항의 최대 저항값은 서로 동일하며,
    상기 제1 가변 저항 및 상기 제2 가변 저항의 최대 저항값은 각각 상기 제1 고정 저항 및 상기 제2 고정 저항값보다 작은 저항값을 가지는 이 동일한 증폭기.
  10. 제9 항에 있어서,
    상기 제1 가변 저항 및 상기 제2 가변 저항의 최대 저항값은 각각 상기 제1 고정 저항 및 상기 제2 고정 저항값의 1/2배인 증폭기.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8749414B2 (en) 2012-06-27 2014-06-10 Electronics And Telecommunications Research Institute Apparatus and method for calibrating time constant, and low pass delta sigma modulation apparatus including the same

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8199038B2 (en) * 2009-07-28 2012-06-12 Electronics And Telecommunications Research Institute Active resistance-capacitor integrator and continuous-time sigma-delta modulator with gain control function
US8378731B1 (en) * 2010-06-14 2013-02-19 Marvell International Ltd. Asymmetric correction circuit with negative resistance
US8698555B2 (en) * 2010-11-19 2014-04-15 Marvell World Trade Ltd. Low distortion variable gain amplifier (VGA)
EP2592751B1 (en) 2011-11-14 2017-05-31 Dialog Semiconductor GmbH A sigma-delta modulator for increased volume resolution in audio output stages
CN102571092B (zh) * 2012-01-20 2016-05-11 钜泉光电科技(上海)股份有限公司 适用于零偏置输入的电能计量芯片的adc电路
KR101779623B1 (ko) * 2012-06-21 2017-09-18 엘에스산전 주식회사 입력 신호 제어 장치 및 방법
US8704568B1 (en) * 2012-09-28 2014-04-22 Analog Devices, Inc. Sub-gate delay adjustment using digital locked-loop
KR101376982B1 (ko) 2013-02-18 2014-03-26 한양대학교 에리카산학협력단 저전압 적분기 회로
JP2015115881A (ja) * 2013-12-13 2015-06-22 株式会社東芝 差動増幅回路およびマイクアンプシステム
KR101624045B1 (ko) 2014-10-14 2016-05-24 한양대학교 에리카산학협력단 저전압 스위치드 커패시터 적분기
KR102628932B1 (ko) * 2016-09-05 2024-01-25 삼성전자주식회사 가변 이득 증폭기 및 가변 이득 증폭기의 동작 방법
AU2017346844A1 (en) 2016-10-18 2019-05-02 Carrier Corporation Flame scanner having non-linear amplifier with temperature compensation
DE102018106071B4 (de) * 2018-03-15 2019-12-12 Tdk Electronics Ag Verstärkerschaltungsanordnung und Verfahren zum Kalibrieren derselben
KR102225242B1 (ko) * 2019-03-12 2021-03-09 연세대학교 산학협력단 이벤트 기반 신호 표현을 이용한 이벤트 증폭기 및 이벤트 처리 회로

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6081603A (en) * 1997-09-08 2000-06-27 Information Storage Devices, Inc. Method and apparatus for automatic gain control using a linear limiter circuit with voltage controlled resistors as a variable element
US5999052A (en) * 1998-04-28 1999-12-07 Lucent Technologies Inc. High speed, fine-resolution gain programmable amplifier
US6462615B1 (en) * 2001-10-01 2002-10-08 International Business Machines Corporation High speed closed loop amplifier with gain adjustment
US7102441B2 (en) 2003-12-31 2006-09-05 Realtek Semiconductor Corp. Variable gain amplifying circuit
KR100698319B1 (ko) 2005-02-17 2007-03-23 삼성전자주식회사 이득 제어 증폭기 및 이에 기초한 캐스코드 이득 제어 증폭기
US7339434B1 (en) 2005-06-30 2008-03-04 Marvell International Ltd. Linear-in-dB variable gain amplifier using geometric ladder circuit
JP2007067541A (ja) 2005-08-29 2007-03-15 General Res Of Electronics Inc 非線形回路
US7352238B2 (en) 2006-06-21 2008-04-01 Newport Media, Inc. dB-linear analog variable gain amplifier (VGA) realization system and method
US7619472B1 (en) * 2008-06-04 2009-11-17 Newport Media, Inc. Noise-shaped blocker-reject amplifier

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8749414B2 (en) 2012-06-27 2014-06-10 Electronics And Telecommunications Research Institute Apparatus and method for calibrating time constant, and low pass delta sigma modulation apparatus including the same

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