KR20100071403A - Ｃｍｐ 더미 패턴을 갖는 반도체 소자 및 그 ｃｍｐ 더미 패턴 형성 방법 - Google Patents

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Abstract

본 발명은 CMP 더미 패턴을 갖는 반도체 소자 및 그 더미 패턴 형성 방법을 개시한다.
본 발명은 CMP 더미 패턴을 셀 영역의 패턴과 동일한 방향 및/또는 동일한 각도로 형성함으로써 웨이퍼의 휨 현상을 방지할 수 있으며, 이를 통해 식각 잔류물에 의한 오버레이 에러를 줄여 수율을 향상시킬 수 있다.
CMP, ISO 패턴, 더미 패턴

Description

ＣＭＰ 더미 패턴을 갖는 반도체 소자 및 그 ＣＭＰ 더미 패턴 형성 방법{Semiconductor having CMP dummy pattern and method for manufacturing the CMP dummy pattern}
본 발명은 CMP 더미 패턴 및 그 CMP 더미 패턴 형성 방법에 관한 것으로, 보다 상세하게는 6F2의 레이아웃을 갖는 반도체 소자에서 ISO 셀 패턴을 형성시 웨이퍼의 휨 현상을 방지할 수 있는 CMP 더미 패턴 및 그 CMP 더미 패턴의 형성 방법에 관한 것이다.
최근 반도체 메모리 소자, 특히 디램(DRAM; Dynamic Random Access Memory) 소자의 대용량화에 대한 요구가 점점 커짐에도 불구하고, 칩 크기의 증가 한계에 의해 디램 소자의 용량증가 또한 한계를 보이는 실정이다. 칩 크기가 증가하게 되면 웨이퍼당 칩의 수가 감소하여 소자의 생산성이 감소하게 된다. 따라서 최근에는 셀 레이아웃을 변화시켜 셀 면적을 감소시키고, 그에 따라 보다 많은 메모리셀을 하나의 웨이퍼에 집적시키고자 하는 노력을 기울이고 있다. 이와 같은 노력에 의해 최근에는 8F2의 레이아웃에서 6F2의 레이아웃으로 변화하고 있다.
또한, 반도체 제조기술이 발달함에 따라 평탄화 기술도 발전을 거듭해왔다. 종래에는 층간절연막의 평탄화 방법으로서 전통적인 BPSG 리플로우 기술이 사용되어 왔으나, 최근에는 화학적 기계적 연마(CMP: chemical mechanical polishing)를 적용하여 평탄도를 향상시켰다.
그러나, CMP 공정을 적용하면 어느 정도 평탄도를 향상시킬 수는 있었으나, 칩 내의 단차를 균일하게 하는 데에는 한계가 있었다.
즉, 셀 어레이(Cell Array) 영역과 코아/주변회로(Core/Peri) 영역 간의 패턴 밀도(Pattern Density)의 차이로 말미암아 셀 영역과 코아/주변회로 영역에서의 절연막에 대한 연마 정도가 달라져 코아/주변회로 영역의 상부가 움푹하게 들어가는 디싱(dishing) 현상이 발생하게 된다.
도 1a 내지 도 1c는 종래에 CMP 더미 패턴을 형성하는 과정을 설명하기 위한 공정 단면도이다.
도 1a를 참조하면, 기판(10)의 셀 영역과 코아/주변회로 영역 사이에는 패턴의 밀도에 있어서 큰 차이가 있다. 이러한 기판(10) 상부에 절연막(20)을 증착한 후 절연막(20)에 대하여 CMP를 수행하면, 도 1b에 나타낸 것과 같이 패턴 사이의 폭이 넓은 코아/주변회로 상부의 절연막(21a) 표면이 접시처럼 아래로 처지는 디싱 현상이 발생한다.
이처럼 디싱이 발생된 절연막(20) 상에 후속 공정에서 레이어가 증착될 경우 디싱에 의해 발생된 단차로 인해 광학 초점이 맞지 않아 패턴 불량을 발생시키는 문제가 있다.
이러한 디싱 현상을 해소하기 위하여 종래에는 코아/주변회로 영역에서 패턴 사이의 폭이 넓은 영역에 CMP 더미 패턴으로서 웨이퍼 오픈 제어용 더미 패턴(wafer open control dummy pattern)을 형성하는 방법이 제안되어 사용되고 있다. 즉, 도 1c에서와 같이 코아/주변회로 영역에서 원래의 설계 패턴이 형성되지 않는 넓은 빈 공간에 오픈 제어용 더미 패턴(15)을 형성하여 패턴 간의 폭을 실질적으로 좁혀줌으로써 디싱 현상을 해결하고 있다.
이처럼, CMP 공정은 패턴 밀도에 민감하게 반응하기 때문에 설계 단계에서 칩 내 패턴 밀도가 균일하게 유지되도록 설계하는 것이 중요하다.
그런데 6F2의 레이아웃을 갖는 반도체 소자의 경우, 셀 영역에 형성되는 ISO 패턴은 대각선 방향으로 비스듬하게 배치되는 반면에 코아/주변회로 영역에 형성되는 ISO 패턴은 8F2의 레이아웃에서와 같이 워드라인에 수직하게 배치되기 때문에 ISO 공정을 진행한 후 웨이퍼의 휨 정도(warpage)가 도 2의 계측 결과와 같이 웨이퍼의 위치에 따라 서로 다르게 되는 문제가 발생하게 된다. 이처럼, 웨이퍼의 휨 정도가 균일하지 않으면 예컨대 ISO 공정 후 셀 패턴 형성시 식각 잔류물에 의한 얼라인(Align) 문제가 증가하게 된다. 특히, 이러한 식각 잔류물은 플래쉬 메모리의 플로팅 게이트(FG)를 형성시 더 큰 문제를 야기시킬 수 있다.
물론 이러한 문제를 해결하기 위해, 코아/주변회로 영역의 패턴을 셀 영역의 패턴과 동일하게 형성하면 웨이퍼의 휨 정도가 개선될 수 있으나 설계상의 문제로 인해 코아/주변회로 영역의 패턴을 셀 영역과 같이 변경하는 것은 실질적으로 불가 능하다.
본 발명은 셀 영역의 패턴과 코아/주변회로 영역의 패턴이 서로 다른 방향으로 형성된 반도체 소자에서 웨이퍼의 휨 현상을 방지하고자 한다.
본 발명의 반도체 소자는 일정 기울기로 기울어진 제 1 패턴을 갖는 셀 영역 및 상기 셀 영역 보다 낮은 밀도의 제 2 패턴을 가지며 상기 제 1 패턴과 동일한 방향 또는 각도로 기울어지게 형성된 더미 패턴을 포함하는하는 코아/주변회로 영역을 포함한다.
이러한 본 발명의 반도체 소자에서 상기 더미 패턴은 웨이퍼 오픈 제어용 더미(wafer open control dummy) 영역에 형성되는 CMP 더미 패턴이다.
이때, 상기 더미 패턴은 일정 기울기로 기울어진 사각 형상의 패턴 내에 상기 일정 기울기로 기울어진 적어도 하나의 오픈영역이 형성된 형태를 갖거나, 일정 기울기로 기울어진 하나의 오픈영역을 내부에 가지며 상기 일정 기울기로 기울어진 박스 패턴들이 동일한 높이로 평행하게 일체형으로 형성된 형태를 갖는다.
이러한 더미 패턴에서 오픈영역은 높이와 폭이 5:1의 비율로 형성된다.
본 발명의 반도체 소자에서 상기 제 1 패턴 및 상기 제 2 패턴은 ISO 패턴이며, 상기 더미패턴은 상기 제 1 패턴과 동일한 각도로 기울어지게 형성된다.
본 발명에 따른 반도체 소자의 CMP 더미 패턴 형성 방법은 셀 영역 및 코아/주변회로 영역이 정의된 기판 상부에 절연막을 형성하는 단계 및 상기 절연막 및 상기 기판을 식각하여 상기 셀 영역에 제 1 패턴을 형성하고, 상기 코아/주변회로 영역에 제 2 패턴 및 더미 패턴을 형성하는 단계를 포함하되, 상기 제 1 패턴은 일정 기울기로 기울어지게 형성되며, 상기 더미 패턴은 상기 제 1 패턴과 동일한 방향으로 형성되는 것을 특징으로 한다.
상기 더미 패턴은 웨이퍼 오픈 제어용 더미(wafer open control dummy) 영역에 형성되며, 상기 제 1 패턴과 동일한 각도로 기울어지게 형성된다.
그리고, 상기 절연막 및 상기 기판에 대한 식각은 STI 식각공정을 수행하는 것을 특징으로 한다.
본 발명은 CMP 더미 패턴을 셀 영역의 패턴과 동일한 방향 및/또는 동일한 각도로 형성함으로써 웨이퍼의 휨 현상을 방지할 수 있으며, 이를 통해 식각 잔류물에 의한 오버레이 에러를 줄여 수율을 향상시킬 수 있다.
이하, 첨부된 도면들을 참조하여 본 발명의 바람직한 실시예를 보다 상세하게 설명한다. 이하의 설명에서 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 의미한다.
도 3은 본 발명의 제 1 실시예에 따른 CMP 더미 패턴이 형성된 반도체 소자의 레이아웃을 도시한 평면도이다.
반도체 소자는 패턴(예컨대 ISO 패턴)의 밀도가 높은 셀 영역(100) 및 패턴의 밀도가 낮은 지역으로서 셀 영역(100) 보다 넓은 폭을 갖는 패턴 예컨대 소자 분리막이 형성되는 코아/주변회로 영역(200)으로 구분된다. 도 3에서는 설명의 편의를 위해 6F2의 셀 구조를 갖는 반도체 소자에서 셀 영역(100) 및 코아/주변회로 영역(200)의 일부만을 도시한 것이다.
이때, 6F2의 레이아웃을 갖는 반도체 소자에서 셀 영역(100)에 형성되는 ISO 패턴은 8F2의 레이아웃을 갖는 반도체 소자의 셀 영역에 형성되는 ISO 패턴이 수직한 방향으로 형성되는 것과 달리 임의의 방향으로 일정 각도(예컨대, 26.5도 또는 116.5도) 기울어지게 형성된다. 그러나, 코아/주변회로 영역(200)에 형성되는 ISO 패턴들(설계 패턴 및 더미 패턴)은 8F2의 레이아웃을 갖는 반도체 소자에서와 같이 여전히 수직한 방향으로 형성된다.
즉, 셀 영역(100)에 형성되는 ISO 패턴과 코아/주변회로 영역(200)에 형성되는 ISO 패턴은 같은 방향으로 형성되지 못하고 서로 다른 방향으로 형성된다. 이로 인해, ISO 공정을 진행한 후 웨이퍼의 휨 정도(warpage)가 웨이퍼의 위치에 따라 달라지게 되는 문제가 발생하게 된다. 그러나, 코아/주변회로 영역(200)의 ISO 패턴은 상술한 바와 같이 설계상의 문제로 인해 셀 영역(100)의 ISO 패턴과 같이 기울어지게 형성하는 것이 실질적으로 불가능하다.
따라서, 본 발명에서는 코아/주변회로 영역(200)에서 많은 영역을 차지하면서 실제 코아/주변회로의 동작에는 관여하지 않는 영역(210)에 셀 영역(100)의 ISO 패턴과 같은 방향 및/또는 같은 각도로 기울어진 웨이퍼 오픈 조절용 더미 패 턴(wafer open control dummy pattern)을 형성한다.
코아/주변회로 영역(200)에는 다양한 기능 및 형태의 트랜지스터들이 형성되므로 ISO 패턴이 셀 영역(100)에서와 같이 균일하게 형성되지 않기 때문에 코아/주변회로 영역(200)에는 설계 패턴의 활성영역이 형성되지 않는 상당히 넓은 빈 공간(웨이퍼 오픈 조절용 더미 패턴 영역)(210)이 발생되게 된다. 일반적으로 반도체 소자에서 셀 영역(100) 및 코아/주변회로 영역(200)에서 실제 회로의 동작과 관련된 패턴들이 형성되는 영역(CORE, PERI)과 그렇지 않은 웨이퍼 오픈 조절용 더미 패턴 영역(210)이 차지하는 비율은 칩 전체를 100%로 했을 때 각각 42.8％, 17.9％ 및 9.7％ 정도가 된다. 즉, 웨이퍼 오픈 조절용 더미 패턴 영역(210)이 코아/주변회로 영역(200)의 절반 이상을 차지하게 된다.
따라서, 본 발명에서는 코아/주변회로 영역(200)에서 실제 회로의 동작과 관련된 패턴들은 실질적으로 변경이 불가능하므로 이와 상관없는 더미 패턴 영역 즉 웨이퍼 오픈 조절용 더미 패턴 영역(210)에 셀 영역(100)의 패턴과 같은 방향 및/또는 같은 각도로 기울어진 웨이퍼 오픈 조절용 더미 패턴(wafer open control dummy pattern)(212)을 형성한다.
설명의 편의상 도 3에서는 웨이퍼 오픈 조절용 더미 패턴 영역(210)을 코아/주변회로 영역(200) 내의 특정 영역(코아 영역과 주변회로 영역 사이의 영역)으로 한정하여 도시하였으나 그 위치는 소자의 설계에 따라 달라질 수 있다.
도 4는 도 3에서 오픈 조절용 더미 패턴의 모양을 보다 구체적으로 나타낸 도면이다.
각 웨이퍼 오픈 조절용 더미 패턴(212)은 일정 기울기로 기울어진 사각 형상의 패턴(213) 내에 패턴(213)과 같은 기울기로 기울어진 적어도 하나(본 실시예에서는 4개)의 사각 형상의 오픈영역(214)들이 일정 간격으로 형성된 형태를 갖는다.
이때, 오픈영역(214)의 높이(H)와 폭(W)의 비율은 5:1로 형성되는 것이 바람직하며, 오픈영역(214)을 둘러싸는 라인 패턴들은 동일한 CD를 갖도록 형성될 수 있다. 그리고, 웨이퍼 오픈 조절용 더미 패턴(212)은 도 4와 같이 셀 영역(100)에 형성된 ISO 패턴과 같은 각도 예컨대 비트라인의 길이 방향을 기준으로 26.5도 또는 워드라인의 길이 방향을 기준으로 116.5도 회전한 방향으로 형성될 수 있다. 그러나 이는 기존에 6F2로 설계된 반도체 소자를 기준으로 한 것으로서 그 기울어진 방향 및 각도는 반도체 소자의 설계 변경에 따라 변경될 수 있다. 또한, 패턴(213) 및 오픈영역(214)은 도 4와 같이 사각 형상을 갖는 것이 바람직하나 이에 한정되는 것은 아니다.
도 5는 본 발명의 제 2 실시예에 따른 CMP 더미 패턴이 형성된 반도체 소자의 레이아웃을 도시한 평면도이며, 도 6은 도 5의 더미 패턴을 보다 구체적으로 도시한 도면이다.
도 5에서는 코아/주변회로 영역(200)에 형성된 오픈 조절용 더미 패턴(216)의 형태가 도 3과 서로 상이하다.
본 실시예에서의 오픈 조절용 더미 패턴(216)은 도 6에 도시된 바와 같이 일정 기울기로 기울어진 하나의 사각 형상의 오픈영역(218)을 내부에 갖는 박스 타입 의 단위 패턴(217)(이하, 박스 패턴이라 함)들이 동일한 높이로 평행하게 형성된 형태를 갖는다.
이때, 각 박스 패턴(217) 내에 형성된 오픈영역(218)은 도 4에서와 같이 높이와 폭이 5:1의 비율을 갖도록 형성되는 것이 바람직하다.
또한, 도 6에서는 일정 개수의 박스 패턴(218)들이 그 측면의 라인 패턴 일부가 서로 공유되어 일체형으로 형성된 모습을 보여주고 있으나, 도 7과 같이 각각의 박스 패턴(218)들이 독립되게 분리된 형태로 형성될 수도 있다. 이러한 패턴의 형상은 도 4의 오픈 조절용 더미 패턴(212) 내부에 하나의 오픈영역(214) 만이 형성되는 경우와 같다.
상술한 구조를 갖는 반도체 소자의 패턴 형성 방법을 간략하게 설명하면 다음과 같다. 이하의 설명에서는 상술한 패턴이 ISO 패턴인 경우를 예로 설명한다.
셀 영역(100)과 코아/주변회로 영역(200)이 정의된 기판 상부에 기판의 결정 결함 억제 또는 표면 처리를 위하여 패드 산화막을 형성한다. 이때, 패드 산화막은 건식 또는 습식산화공정으로 형성하며, 750 ∼ 900℃의 온도범위 내에서 70 ∼ 100Å의 두께로 형성한다.
다음에, 패드 산화막 상부에 패드 질화막을 형성한다. 이때, 패드 질화막은 LPCVD(Low Pressure Chemical Vapor Deposition) 방식으로 증착될 수 있으며, 후속 공정을 통해 형성되는 소자 분리막의 두께를 충분히 확보하기 위하여 최대한 두껍게 증착하되, 바람직하게는 2500 ∼ 3500Å의 두께로 증착한다.
다음에, STI 식각공정을 실시하여 기판 내부에 트렌치를 형성한다. STI 식 각공정은 마스크 공정과 식각공정으로 이루어지며, 패드 질화막 상부에 감광막을 도포한 후 포토 마스크를 이용한 노광 및 현상공정을 실시하여 감광막 패턴을 형성하고 이 감광막 패턴을 식각 마스크로 이용한 식각공정을 실시하여 기판을 식각하는 과정으로 이루어진다. 이러한 STI 식각 공정시, 후속 소자 분리막을 형성하기 위한 CMP 공정시 웨이퍼의 불균일한 휨 현상을 방지하기 위해 코아/주변회로 영역(200)의 웨이퍼 오픈 조절용 더미 패턴 영역(210)에 일정 기울기로 기울어지도록 배치된 오픈 조절용 더미 패턴(212 또는 216)을 형성한다. 이러한 오픈 조절용 더미 패턴(212 또는 216)은 셀 영역(100)에 형성되는 ISO 패턴과 동일한 방향 및/또는 각도를 갖도록 형성된다.
다음에, 트렌치가 매립되도록 소자 분리용 절연막을 증착한 후 CMP(Chemical Mechanical Polishing) 공정을 실시하여 소자 분리막을 형성한다. 이때, 소자 분리막은 트렌치 내부에서 공극(void)이 발생되지 않도록 매립 특성이 우수한 HDP(High Density Plasma) 산화막으로 형성하는 것이 바람직하다.
도 8은 본 발명에 따른 더미 패턴을 사용시 ISO 공정 후 웨이퍼의 위치에 따른 휨 정도를 계측한 그래프이다.
도 8을 통해 알 수 있듯이, 본 발명과 같이 CMP 더미패턴으로서 코아/주변회로 영역(200)에 삽입되는 웨이퍼 오픈 조절용 더미 패턴을 수직하게 형성하지 않고 셀 영역(100)에 형성된 패턴과 같은 방향으로 형성하게 되면 웨이퍼의 위치에 따른 휨 정도가 상당히 개선되었음을 알 수 있다.
아울러 본 발명의 바람직한 실시 예는 예시의 목적을 위한 것으로, 당업자라 면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.
도 1a 내지 도 1c는 종래에 CMP 더미 패턴을 형성하는 과정을 설명하기 위한 공정 단면도.
도 2는 셀 영역의 패턴과 코아/주변회로 영역의 패턴이 서로 다른 방향으로 형성되었을 때, ISO 공정 후 웨이퍼의 위치에 따른 휨 정도를 계측한 그래프.
도 3은 본 발명의 제 1 실시예에 따른 CMP 더미 패턴을 갖는 반도체 소자의 레이아웃을 도시한 도면.
도 4는 도 3의 웨이퍼 오픈 제어용 더미 패턴의 모습을 보다 상세하게 도시한 도면.
도 5는 본 발명의 제 2 실시예에 따른 CMP 더미 패턴을 갖는 반도체 소자의 레이아웃을 도시한 도면.
도 6은 도 5의 웨이퍼 오픈 제어용 더미 패턴의 모습을 보다 상세하게 도시한 도면.
도 7은 도 6의 웨이퍼 오픈 제어용 더미 패턴이 각 박스 패턴 단위로 분리된 모습을 보여주는 도면.
도 8은 본 발명에 따른 더미 패턴을 사용시, ISO 공정 후 웨이퍼의 위치에 따른 휨 정도를 계측한 그래프.

Claims (15)

  1. 제 1 패턴을 갖는 셀 영역; 및
    상기 셀 영역 보다 낮은 밀도의 제 2 패턴을 가지며, 상기 제 1 패턴과 동일한 방향으로 형성된 더미 패턴을 포함하는 코아/주변회로 영역을 포함하는 반도체 소자.
  2. 제 1 패턴을 갖는 셀 영역; 및
    상기 셀 영역 보다 낮은 밀도의 제 2 패턴을 가지며, 상기 제 1 패턴과 동일한 각도로 기울어지게 형성된 더미 패턴을 포함하는 코아/주변회로 영역을 포함하는 반도체 소자.
  3. 제 1항 또는 제 2항에 있어서, 상기 제 1 패턴은
    일정 기울기로 기울지게 형성된 것을 특징으로 하는 반도체 소자.
  4. 제 1항 또는 제 2항에 있어서, 상기 더미 패턴은
    웨이퍼 오픈 제어용 더미(wafer open control dummy) 영역에 형성되는 CMP 더미 패턴인 것을 특징으로 하는 반도체 소자.
  5. 제 1항 또는 제 2항에 있어서, 상기 더미 패턴은
    일정 기울기로 기울어진 사각 형상의 패턴 내에 상기 일정 기울기로 기울어진 적어도 하나의 오픈영역이 형성된 형태를 갖는 것을 특징으로 하는 반도체 소자.
  6. 제 5항에 있어서, 상기 오픈영역은
    높이와 폭이 5:1의 비율로 형성되는 것을 특징으로 하는 반도체 소자.
  7. 제 1항 또는 제 2항에 있어서, 상기 더미 패턴은
    일정 기울기로 기울어진 하나의 오픈영역을 내부에 가지며 상기 일정 기울기로 기울어진 박스 패턴들이 동일한 높이로 평행하게 일체형으로 형성된 형태를 갖는 것을 특징으로 하는 반도체 소자.
  8. 제 7항에 있어서, 상기 오픈영역은
    높이와 폭이 5:1의 비율로 형성되는 것을 특징으로 하는 반도체 소자.
  9. 제 1항 또는 제 2항에 있어서, 상기 제 1 패턴 및 상기 제 2 패턴은
    ISO 패턴인 것을 특징으로 하는 반도체 소자.
  10. 제 1항에 있어서, 상기 더미패턴은
    상기 제 1 패턴과 동일한 각도로 기울어지게 형성된 것을 특징으로 하는 반 도체 소자.
  11. 셀 영역 및 코아/주변회로 영역이 정의된 기판 상부에 절연막을 형성하는 단계; 및
    상기 절연막 및 상기 기판을 식각하여 상기 셀 영역에 제 1 패턴을 형성하고, 상기 코아/주변회로 영역에 제 2 패턴 및 더미 패턴을 형성하는 단계를 포함하되,
    상기 더미 패턴은 상기 제 1 패턴과 동일한 방향으로 형성되는 것을 특징으로 하는 반도체 소자의 CMP 더미 패턴 형성 방법.
  12. 제 11항에 있어서, 상기 제 1 패턴은
    일정 기울기로 기울어지게 형성되는 것을 특징으로 하는 CMP 더미 패턴 형성 방법.
  13. 제 11항에 있어서, 상기 더미 패턴은
    웨이퍼 오픈 제어용 더미(wafer open control dummy) 영역에 형성되는 것을 특징으로 하는 반도체 소자의 CMP 더미 패턴 형성 방법.
  14. 제 11항에 있어서, 상기 더미 패턴은
    상기 제 1 패턴과 동일한 각도로 기울어지게 형성되는 것을 특징으로 하는 반도체 소자의 CMP 더미 패턴 형성 방법.
  15. 제 11항에 있어서, 상기 절연막 및 상기 기판에 대한 식각은
    STI 식각공정을 수행하는 것을 특징으로 하는 반도체 소자의 CMP 더미 패턴 형성 방법.
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