KR20100070668A - Substrate for test of semiconductor package and equipment for test of semiconductor device using the same - Google Patents
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Abstract
Description
본 발명은 반도체 패키지 테스트용 기판 및 이를 이용한 반도체 패키지 테스트 장치에 관한 것으로, 특히 다양한 크기의 비지에이(Ball Grid Array ; 이하 BGA라고 함) 패키지들에 대하여 전기적인 테스트를 수행할 수 있게 역할하는 범용 테스트 기판 및 이용한 반도체 패키지 테스트 장치에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor package test substrate and a semiconductor package test apparatus using the same, and in particular, a general-purpose device capable of performing an electrical test on a ball grid array (BGA) package of various sizes. It relates to a test substrate and the semiconductor package test apparatus used.
BGA 패키지는 반도체 소자의 밀도(Density)와 테크(Tech)에 따라 다양한 크기를 가지며 다른 수 및 형태의 솔더볼과 같은 외부접속단자를 가질 수 있다. 이에 따라, 상기 BGA 패키지들에 대한 전기적인 테스트의 수행시, 테스트 시간 및 비용이 증가하며 효율성이 떨어진다. 따라서, BGA 패키지들에 대한 새로운 전기적 테스트 방법이 필요하다. The BGA package may have various sizes depending on the density and the technology of the semiconductor device and may have external connectors such as solder balls of different numbers and shapes. As a result, when performing electrical tests on the BGA packages, test time and cost increase and efficiency decreases. Therefore, a new electrical test method for BGA packages is needed.
본 발명이 이루고자 하는 기술적 과제는 상술한 종래기술의 문제점을 개선하기 위한 것으로서, BGA 패키지에 대한 전기적인 테스트 기간 및 비용을 감소시키며 효율성을 향상시킬 수 있는 범용 반도체 패키지 테스트용 기판 및 이를 이용한 반도체 패키지 테스트 장치를 제공하는 데 있다.The technical problem to be achieved by the present invention is to improve the above-mentioned problems of the prior art, a test board for a general-purpose semiconductor package that can reduce the electrical test period and cost for the BGA package and improve the efficiency and a semiconductor package using the same To provide a test device.
상기 기술적 과제를 달성하기 위하여 본 발명의 일 실시 예에서, 반도체 패키지 테스트용 기판을 제공한다. 상기 반도체 패키지 테스트용 기판은 도전 플레이트 및 절연막을 갖는다. 상기 도전 플레이트는 신호용 및 그라운드용 외부접속단자들이 구비된 반도체 패키지가 배치되는 상면 및 상기 상면과 대향하는 하면을 갖는다. 상기 도전 플레이트는 상기 외부접속단자들과 대응하는 위치의 상기 상면으로부터 상기 하면으로 형성된 다수의 관통홀을 갖는다. 상기 절연막은 상기 관통홀들에 의해 노출된 상기 도전 플레이트의 내측면 부분들 및 상기 상면 상에 배치된다.In order to achieve the above technical problem, in an embodiment of the present invention, a semiconductor package test substrate is provided. The semiconductor package test substrate has a conductive plate and an insulating film. The conductive plate has a top surface on which a semiconductor package having external connection terminals for signal and ground is disposed, and a bottom surface facing the top surface. The conductive plate has a plurality of through holes formed in the lower surface from the upper surface at a position corresponding to the external connection terminals. The insulating layer is disposed on the inner surface portions and the upper surface of the conductive plate exposed by the through holes.
상기 반도체 패키지는 상기 외부접속단자들이 상기 관통홀 내에 삽입배치되는 BGA 패키지이다. The semiconductor package is a BGA package in which the external connection terminals are inserted into the through hole.
상기 도전 플레이트 및 상기 절연막의 두께를 합한 높이는 상기 외부접속단자의 높이보다 낮다. The sum of the thicknesses of the conductive plate and the insulating film is lower than the height of the external connection terminal.
상기 도전 플레이트는 구리(Cu)를 포함하여 구성된다.The conductive plate includes copper (Cu).
상기 절연막은 상기 도전 플레이트의 상기 하면을 제외한 상기 상면과 상기 각 내측면 부분들의 전체 면에 형성된다.The insulating film is formed on the entire surface of the upper surface and each of the inner side portions except the lower surface of the conductive plate.
상기 도전 플레이트는 서로 다른 상기 외부접속단자들의 배열을 갖는 적어도 두 종류 이상의 상기 반도체 패키지들이 배치되게 형성된 관통홀들을 갖는다.The conductive plate has through-holes in which at least two kinds of the semiconductor packages having different arrangements of the external connection terminals are arranged.
또한, 본 발명의 다른 실시 예에서, 반도체 패키지 테스트 장치를 제공한다. 상기 반도체 패키지 테스트 장치는 반도체 패키지용 기판, 접속부재, 계측기 및 프로브 몸체를 포함한다. 상기 반도체 패키지 테스트용 기판은 도전 플레이트 및 절연막을 갖는다. 상기 도전 플레이트는 신호용 및 그라운드용 외부접속단자들이 구비된 반도체 패키지가 배치되는 상면 및 상기 상면과 대향하는 하면을 갖는다. 상기 도전 플레이트는 상기 외부접속단자들과 대응하는 위치의 상기 상면으로부터 상기 하면으로 형성된 다수의 관통홀을 갖는다. 상기 절연막은 상기 관통홀들에 의해 노출된 상기 도전 플레이트의 내측면 부분들 및 상기 상면 상에 배치된다. 상기 접속부재는 상기 그라운드용 외부접속단자들과 상기 도전 플레이트를 전기적으로 연결한다. 상기 계측기는 상기 반도체 테스트 기판의 상기 도전 플레이트와 전기적으로 연결된다. 상기 프로브 몸체는 상기 도전 플레이트 및 상기 신호용 외부접속단자와 각각 접속되는 프로브 팁들을 갖는다.Further, in another embodiment of the present invention, a semiconductor package test apparatus is provided. The semiconductor package test apparatus includes a semiconductor package substrate, a connection member, a measuring instrument, and a probe body. The semiconductor package test substrate has a conductive plate and an insulating film. The conductive plate has a top surface on which a semiconductor package having external connection terminals for signal and ground is disposed, and a bottom surface facing the top surface. The conductive plate has a plurality of through holes formed in the lower surface from the upper surface at a position corresponding to the external connection terminals. The insulating layer is disposed on the inner surface portions and the upper surface of the conductive plate exposed by the through holes. The connection member electrically connects the ground external connection terminals and the conductive plate. The meter is electrically connected to the conductive plate of the semiconductor test substrate. The probe body has probe tips connected to the conductive plate and the signal external connection terminal, respectively.
상기 접속부재는 전도성 테이프 또는 솔더를 포함한다.The connecting member includes a conductive tape or solder.
본 발명의 실시 예들에 따르면, BGA 패키지의 전기적인 테스트를 수행하기 위한 반도체 패키지 테스트용 기판은 일면에 형성된 도전막 및 상기 BGA 패키지의 외부접속단자들이 삽입되는 관통홀들을 갖는다. 상기 외부접속단자들 중 그라운드 용 외부접속단자는 상기 도전막과 전기적으로 연결되며 상기 도전막은 상기 BGA 패키지의 그라운드로 역할한다. 이에 따라, 상기 BGA 패키지에 구비된 모든 신호용 외부접속단자들에 대해 프로브 팁들을 이용하여 전기적인 테스트를 수행할 수 있다. 또한, 다양한 종류의 BGA 패키지에 대하여 간단하고 용이하게 전기적인 테스트를 수행할 수 있다. 따라서, 상기 BGA 패키지의 전기적인 테스트 기간 및 비용을 감소시킬 수 있고, 테스트의 효율성을 향상시킬 수 있다.According to embodiments of the present invention, a semiconductor package test substrate for performing an electrical test of a BGA package has a conductive film formed on one surface and through holes into which external connection terminals of the BGA package are inserted. Among the external connection terminals, an external connection terminal for ground is electrically connected to the conductive layer, and the conductive layer serves as the ground of the BGA package. Accordingly, electrical tests may be performed by using probe tips on all signal external terminals provided in the BGA package. In addition, electrical tests can be easily and easily performed on various kinds of BGA packages. Therefore, the electrical test period and cost of the BGA package can be reduced, and the efficiency of the test can be improved.
이하, 첨부된 도면들을 참조하여 본 발명의 실시 예들에 따른 반도체 패키지 테스트용 기판 및 이를 이용한 반도체 패키지 테스트 장치에 대하여 상세하게 설명하지만, 본 발명이 하기의 실시 예들에 제한되는 것은 아니며, 해당 분야에서 통상의 지식을 가진 자라면 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 본 발명에 따른 반도체 패키지 테스트용 기판 및 이를 이용한 반도체 패키지 테스트 장치를 다양한 다른 형태로 구현할 수 있을 것이다. Hereinafter, a semiconductor package test substrate and a semiconductor package test apparatus using the same according to embodiments of the present invention will be described in detail with reference to the accompanying drawings, but the present invention is not limited to the following embodiments. Those skilled in the art may implement the semiconductor package test substrate and the semiconductor package test apparatus using the same in various other forms without departing from the technical spirit of the present invention.
일반적인 에프비지에이(Fine pitch Ball Grid Array ; 이하 FBGA라고 함) 패키지를 포함한 BGA 패키지는 반도체 소자의 밀도(Density)와 테크(Tech)에 따라 다양한 크기를 갖는다. 또한, BGA 패키지는 다양한 수 및 형태의 솔더볼과 같은 외부접속단자를 갖는다. 이에 따라, 상기 BGA 패키지의 제조 후에 수행되는 반도체 소자의 동작 테스트 과정에서 많은 어려움을 겪고 있다. BGA packages including general FBGA (Fine Ball Ball Array) packages have various sizes depending on the density and technology of semiconductor devices. In addition, BGA packages have external connections such as solder balls of various numbers and shapes. Accordingly, there are many difficulties in the operation test process of the semiconductor device performed after the manufacture of the BGA package.
즉, 현재 각종 컴퓨터 및 기억장치에 사용되는 반도체 패키지는 세계반도체표준화협회(JEDEC : Joint Electron Device Engineering Council)에서 정한 표준에 맞게 제작되고 있다. 그러나, 외부접속단자로 볼을 사용하는 BGA 패키지에 대해서는 외부접속단자들 간의 피치(Pitch) 등과 같은 볼 어레이(Ball Array)에 대한 표준만 정해져 있을 뿐, 반도체 소자의 밀도(Density)와 테크(Tech)에 따른 BGA 패키지의 크기 및 외부접속단자의 형태에 대해서는 정해지지 않았다. In other words, semiconductor packages used in various computers and storage devices are manufactured to meet the standards set by the Joint Electron Device Engineering Council (JEDEC). However, for BGA packages that use balls as external connection terminals, only standards for ball arrays such as pitch between external connection terminals are defined, and the density and technology of semiconductor devices are defined. ), The size of BGA package and the type of external connection terminal are not determined.
상기 BGA 패키지의 전기적인 테스트는 PCB 타입의 RLC 측정용 보드와 상기 보드 상에 배치되는 소켓(Socket)을 포함하는 테스트 장치를 이용하여 수행된다. 그러나, 상기 소켓 및 보드는 다양한 크기 및 상이한 수의 외부접속단자를 갖는 BGA 패키지들에 대하여 범용으로 사용되지 못한다. 이에, 각 BGA 패키지의 테스트시마다 테스트 대상 BGA 패키지에 대응하는 소켓 및 보드가 필요하다. 또한, BGA 패키지의 전기적인 테스트를 위하여 소켓 및 보드에 BGA 패키지를 배치시킨 상태 및 제거된 상태로 2번의 전기적인 측정을 수행해야 한다. Electrical testing of the BGA package is performed using a test apparatus including a PCB-type RLC measurement board and a socket disposed on the board. However, the socket and board are not universally used for BGA packages having various sizes and different numbers of external terminals. Accordingly, each test of each BGA package requires a socket and a board corresponding to the test target BGA package. In addition, electrical testing of the BGA package requires two electrical measurements with and without the BGA package placed in the socket and board.
이에 따라, 다양한 종류의 BGA 패키지를 테스트하기 위해 각 BGA 패키지에 대응하는 소켓 및 고가의 RLC 측정용 보드의 제작이 필요하다. 또한, 하나의 소켓 및 보드에 대한 RLC 측정 빈도가 낮다. 따라서, BGA 패키지에 대한 전기적인 테스트 시간과 비용이 증가하고 테스트의 효율성이 낮다. Accordingly, in order to test various kinds of BGA packages, it is necessary to manufacture sockets and expensive RLC measurement boards corresponding to each BGA package. In addition, the frequency of RLC measurements for one socket and board is low. Thus, the electrical test time and cost for the BGA package is increased and the efficiency of the test is low.
한편, BGA 패키지에 대한 전기적인 테스트는 BGA 패키지에 구비된 외부접속단자에 직접적으로 접속되는 프로브 팁(Probe tip)들을 갖는 프로브 몸체를 이용하여 수행할 수 있다. 그러나, 상기 프로브 몸체를 이용한 BGA 패키지의 전기적인 테스트 방법은 측정하고자 하는 신호용 외부접속단자 주변에 그라운드가 없거나, 신호용 솔더볼과 그라운드용 솔더볼의 거리가 다양할 수 있기 때문에 다양한 피치의 프로브 팁들을 갖는 프로브 몸체들이 필요하다. On the other hand, the electrical test for the BGA package may be performed using a probe body having probe tips directly connected to an external connection terminal provided in the BGA package. However, the electrical test method of the BGA package using the probe body has no ground around the signal external connection terminal to be measured, or the distance between the signal solder ball and the ground solder ball may vary, so that the probe has probe tips having various pitches. The bodies are needed.
아울러, 모바일(Mobile), 그래픽(Grapic) 및 소비자(Cosume) 제품에 사용되는 BGA 패키지가 점차 고속화되면서 저항(Resistance), 인덕턴스(inductance) 및 캐패시턴스(Capacitance) 등도 무시할 수 없는 상황에 이름에 따라 BGA 패키지에 대한 새로운 전기적인 테스트 방법이 필요하다. In addition, as BGA packages used in mobile, graphic and consumer products are getting faster, resistance, inductance, and capacitance cannot be ignored. A new electrical test method for the package is needed.
[제 1 실시 예][First Embodiment]
도 1은 본 발명의 제1실시 예에 따른 반도체 패키지 테스트용 기판의 상면을 도시한 평면도이고, 도 2는 본 발명의 제1실시 예에 따른 반도체 패키지 테스트용 기판의 하면을 도시한 평면도이며, 도 3은 도 1의 Ⅰ―Ⅰ'에 따라 취해진 단면도이다. 1 is a plan view showing a top surface of a semiconductor package test substrate according to a first embodiment of the present invention, and FIG. 2 is a plan view showing a bottom surface of a semiconductor package test substrate according to a first embodiment of the present invention. 3 is a cross-sectional view taken along the line II ′ of FIG. 1.
도 1 내지 도 3을 참조하면, 본 발명에 따른 반도체 패키지 테스트용 기판(100)은 몸체로 역할하는 도전 플레이트(110) 및 절연막(120)을 가질 수 있다. 상기 반도체 패키지 테스트용 기판(100)은 다양한 크기와 다른 수 및 형태의 외부접속단자를 갖는 BGA 패키지들을 프로브 팁들을 이용하여 전기적인 테스트할 수 있도록 역할하는 범용 테스트 기판일 수 있다.1 to 3, the semiconductor
자세하게, 상기 도전 플레이트(110)는 상면(112) 및 상기 상면(112)과 대향하는 하면(114)을 가질 수 있다. 상기 도전 플레이트(110)는, 바람직하게, 구리(Cu)를 포함하여 전기 전도성이 우수한 금속물질로 이루어질 수 있다.In detail, the
상기 도전 플레이트(110)는 상기 상면(112)으로부터 상기 하면(114)으로 형성된 다수의 관통홀(116)을 가질 수 있다. The
상기 관통홀(116)들에 의해 노출된 상기 도전 플레이트(110)의 내측면 부분(117)들 및 상기 도전 플레이트(110)의 상기 상면(112) 상에는 절연막(120)이 형성될 수 있다. 상기 절연막(120)은, 바람직하게, 상기 상면(112) 전체에 형성될 수 있다. 상기 절연막(120)은, 바람직하게, 각 내측면 부분(117)들의 전체면에, 즉, 각 내측면 부분(117)들의 상기 도전 플레이트(110) 부분들이 노출되지 않게 형성될 수 있다. 상기 상면(112) 및 상기 내측면 부분(117)들에 형성된 절연막(120)은 상호 일체로 형성될 수 있다.An
상기 절연막(120)의 두께(t2)는, 바람직하게, 상기 도전 플레이트(110)의 두께(t1)보다 얇을 수 있다. 상기 도전 플레이트(110)의 상기 상면(112)에 형성된 절연막(120)의 두께(t2)는 상기 도전 플레이트(110)의 휨 등을 방지하기 위하여 상기 도전 플레이트(110)의 두께(t1)와 동일하거나 두꺼울 수 있다. The thickness t2 of the insulating
상기 도전 플레이트(110)의 상기 하면(114)에는 BGA 패키지에 전기적인 테스트를 수행하기 위하여 계측기와 전기적으로 연결되는 그라운드 연결부(118)가 배치될 수 있다. 상기 그라운드 연결부(118)는 상기 계측기와의 용이한 연결을 위하여, 바람직하게, 상기 도전 플레이트(110)의 상기 하면(114) 가장자리 부분에 배치될 수 있다. A
도 4는 BGA 패키지가 배치된 본 발명의 제1실시 예에 따른 반도체 패키지 테스트용 기판을 도시한 단면도이며, 도 5는 FBGA 패키지가 배치된 본 발명의 제1실시 예에 따른 반도체 패키지 테스트용 기판을 도시한 단면도이다.4 is a cross-sectional view illustrating a semiconductor package test substrate in accordance with a first embodiment of the present invention in which a BGA package is disposed, and FIG. 5 is a semiconductor package test substrate in accordance with a first embodiment of the present invention in which an FBGA package is disposed. It is a cross-sectional view showing.
도 4 및 도 5는 앞서 도 1 내지 도 3에 도시 및 설명된 반도체 패키지 테스 트용 기판과 실질적으로 동일한 구성 요소를 포함한다. 따라서, 동일한 구성 요소에 대한 중복된 설명은 생략하기로 하며, 동일한 구성 요소에 대해서는 동일한 명칭 및 동일한 참조 부호를 부여하기로 한다.4 and 5 include substantially the same components as the substrate for semiconductor package test described above and described with reference to FIGS. Therefore, duplicate descriptions of the same components will be omitted, and the same components and the same reference numerals will be given to the same components.
도 4 및 도 5를 참조하면, 도전 플레이트(110)의 상면(112) 상에는 신호용 외부접속단자(132, 142)들 및 그라운드용 외부접속단자(134, 144)들을 갖는 BGA 패키지(130) 또는 FBGA 패키지(140)가 배치될 수 있다. 관통홀(116)들은 상기 BGA 패키지(130) 또는 FBGA 패키지(140)에 구비된 상기 외부접속단자들(132, 134, 142, 144)과 대응하는 위치에 배치될 수 있다. 상기 BGA 패키지(130) 또는 상기 FBGA 패키지(140)는 상기 외부접속단자(132, 134, 142, 144)들이 각각 대응하는 관통홀(116)들 내에 삽입 배치될 수 있다. 상기 외부접속단자들(132, 134, 142, 144)은, 바람직하게, 솔더볼로 이루어질 수 있으며, 도전 핀, 범프를 포함하여 외부와 전기적으로 연결할 수 있는 다양한 부재들로 이루어질 수 있다. 4 and 5, the
상기 도전 플레이트(110)는 상기 상면(112)에 배치되는 상기 BGA 패키지(130) 또는 상기 FBGA 패키지(140)의 표면적보다 넓은 표면적을 가질 수 있다. 상기 관통홀(116)들은 상기 BGA 패키지(130) 또는 상기 FBGA 패키지(140)에 구비된 상기 외부접속단자들(132, 134, 142, 144) 사이의 피치와 동일한 피치를 갖게 배치될 수 있다. 상기 관통홀(116)들은, 바람직하게, BGA 패키지(130)들 또는 상기 FBGA 패키지(140)들에 구비된 외부접속단자들보다 많은 수로 구비될 수 있다. The
즉, 상기 도전 플레이트(110)는 서로 다른 상기 외부접속단자들(142, 144, 152, 154)의 배열을 갖는 적어도 두 종류 이상의 상기 BGA 패키지(130) 또는 상기 FBGA 패키지(140)들이 배치될 수 있게 형성된 다수의 관통홀(116)을 가질 수 있다. 이에 따라, 본 발명에 따른 반도체 패키지 테스트용 기판(100)은 다양한 크기와 다른 수 및 형태의 외부접속단자들(132, 134, 142, 144)를 갖는 BGA 패키지(130) 또는 상기 FBGA 패키지(140)의 전기적인 테스트에 범용으로 사용될 수 있다.That is, the
상기 도전 플레이트(110) 및 상기 절연막(120)은 다양한 두께를 가질 수 있다. 바람직하게, 상기 도전 플레이트(110) 및 상기 절연막(120)의 두께를 합한 높이는 상기 외부접속단자들(132, 134, 142, 144)의 높이보다 낮을 수 있다. 즉, 상기 도전 플레이트(110) 및 상기 절연막(120)의 두께 합은 상기 관통홀(116)들에 삽입된 상기 외부접속단자들(132, 134, 142, 144)이 상기 도전 플레이트(110)의 하면(114)으로 돌출되는 높이를 가질 수 있다. 상기 도전 플레이트(110) 및 상기 절연막(120)의 두께를 합한 높이는, 예를 들어, 전기적인 측정이 용이하다면 상기 외부접속단자들(132, 134, 142, 144)의 높이와 동일하거나 높을 수 있다.The
도 6은 본 발명의 제1실시 예에 따른 반도체 패키지 테스트용 기판을 이용한 반도체 패키지 테스트 장치 및 이를 이용한 반도체 패키지 테스트 방법을 설명하기 위하여 도시한 단면도이다.6 is a cross-sectional view illustrating a semiconductor package test apparatus using a semiconductor package test substrate and a semiconductor package test method using the same according to a first embodiment of the present invention.
도 6은 앞서 도 4에 도시 및 설명된 반도체 패키지 테스트용 기판 및 BGA 패키지와 실질적으로 동일한 구성 요소를 포함한다. 따라서, 동일한 구성 요소에 대한 중복된 설명은 생략하기로 하며, 동일한 구성 요소에 대해서는 동일한 명칭 및 동일한 참조 부호를 부여하기로 한다.FIG. 6 includes substantially the same components as the BGA package and the semiconductor package test substrate shown and described above in FIG. 4. Therefore, duplicate descriptions of the same components will be omitted, and the same components and the same reference numerals will be given to the same components.
도 6을 참조하면, 본 발명의 실시 예에 따른 반도체 패키지 테스트 장치는 상기 도 1 내지 도 3에 도시된 반도체 패키지 테스트용 기판(100), 계측기(160) 및 프로브 팁(166)들을 갖는 프로브 몸체(168)를 포함할 수 있다.Referring to FIG. 6, a semiconductor package test apparatus according to an embodiment of the inventive concept may include a probe body having a
상기 계측기(160)는 상기 반도체 패키지 테스트용 기판(100) 상에 배치된 BGA 패키지(130)에 전기적인 신호를 인가하여 각종 신호 값들을 측정함으로써 상기 BGA 패키지(130)의 이상 유무를 판단하는 역할을 수행할 수 있다.The measuring
상기 계측기(160)에 구비된 그라운드 부분(미도시)은 제1라인(162)을 통하여 도전 플레이트(110)의 하면(114)에 배치된 그라운드 연결부(118)와 전기적으로 연결될 수 있다. The ground portion (not shown) provided in the measuring
상기 프로브 몸체(168)는 제2라인(164)을 통하여 상기 계측기(160)와 전기적으로 연결될 수 있다. 상기 프로브 몸체(168)에 구비된 상기 프로브 팁(166)들을 상기 BGA 패키지(130)의 신호용 외부접속단자(132)와 직접적으로 접속되어 상기 계측기(160)로부터 인가된 전기적인 신호를 상기 BGA 패키지(130)에 전달할 수 있다.The
상기 반도체 패키지의 테스트 장치를 이용한 반도체 패키지 테스트 방법은 다음과 같은 방법으로 수행할 수 있다.The semiconductor package test method using the test apparatus of the semiconductor package may be performed by the following method.
상기 BGA 패키지(130)를 상기 반도체 패키지 테스트용 기판(100) 상에 고정되게 배치시킬 수 있다. 이때, 상기 BGA 패키지(130)에 구비된 다수의 신호용 및 그라운드용 외부접속단자(132, 134)들은 상기 반도체 패키지 테스트용 기판(100) 대응하는 관통홀(116)들 내에 삽입된다.The
상기 계측기(160)에 구비된 그라운드 부분(미도시)과 상기 도전 플레이트(110)의 하면(114)에 배치된 상기 그라운드 연결부(118)를 제1라인(162)을 통하 여 전기적으로 연결할 수 있다. A ground portion (not shown) provided in the measuring
상기 도전 플레이트(110)의 상기 하면(114)과 상기 관통홀(116) 내에 삽입된 그라운드용 외부접속단자(134)를 접속부재(150)를 매개로 전기적으로 연결할 수 있다. 상기 접속부재(150)는, 바람직하게, 전도성 테이프일 수 있다. 또한, 상기 접속부재(150)는 상기 도전 플레이트(110)의 상기 하면(114)과 상기 그라운드용 외부접속단자(134)를 납땜하는 방법으로 형성할 수 있다. 아울러, 상기 접속부재(150)는 상기 그라운드용 외부접속단자(134)만을 솔더링(soldering)하는 방법으로 형성할 수 있다. 이에 따라, 상기 도전 플레이트(110)는 상기 BGA 패키지(130)의 상기 그라운드용 외부접속단자(134)와 전기적으로 연결되어 상기 BGA 패키지(130)의 그라운드로 역할할 수 있다. The
상기 프로브 몸체(168)에 구비된 프로브 팁(166)들 중 적어도 어느 하나의 프로브 팁(166)을 상기 BGA 패키지(130)의 신호용 외부접속단자(132)에 접속시킬 수 있다. 또한, 프로브 팁(166)들 중 적어도 다른 어느 하나의 프로브 팁(166)을 상기 도전 플레이트(110)에 접속시킬 수 있다.At least one of the
상기 프로브 팁(166)을 매개로 상기 계측장비(160)의 전기적인 신호를 상기 BGA 패키지(150)의 신호용 외부접속단자(132)에 인가하여 저항값, 인덕턴스값 및 캐패시턴스값을 포함한 각종 신호 값들을 측정하고, 상기 신호 값들로 상기 BGA 패키지(150)의 이상 유무를 테스트할 수 있다.Various signal values including resistance value, inductance value and capacitance value by applying electrical signal of the measuring
[제 2 실시 예]Second Embodiment
도 7은 본 발명의 제2실시 예에 따른 반도체 패키지 테스트용 기판의 상면을 도시한 평면도이고, 도 8은 본 발명의 제2실시 예에 따른 반도체 패키지 테스트용 기판의 하면을 도시한 평면도이며, 도 9는 도 7의 Ⅱ―Ⅱ'에 따라 취해진 단면도이다. 7 is a plan view showing a top surface of a semiconductor package test substrate according to a second embodiment of the present invention, and FIG. 8 is a plan view showing a bottom surface of a semiconductor package test substrate according to a second embodiment of the present invention. FIG. 9 is a cross-sectional view taken along II-II 'of FIG. 7.
도 7 내지 도 9를 참조하면, 본 발명에 따른 반도체 패키지 테스트용 기판(200)은 몸체로 역할하는 절연 플레이트(170) 및 도전막(180)을 가질 수 있다. 7 to 9, the semiconductor
상기 절연 플레이트(170)는 상면(172) 및 상기 상면(172)과 대향하는 하면(174)을 가지며, 전기 절연성이 우수한 절연물로 이루어질 수 있다. 상기 절연 플레이트(170)의 상기 상면(172)은 FBGA 패키지를 포함한 BGA 패키지가 배치될 수 있게 평평한 형태를 가질 수 있다. 상기 절연 플레이트(170)의 상기 하면(174)은 저면부(171) 및 상기 저면부(171)로부터 돌출되며 일정 간격으로 배열된 다수의 돌출부(173)를 가질 수 있다.The insulating
상기 절연 플레이트(170)는 상기 상면(172)으로부터 상기 하면(174)으로 형성된 다수의 관통홀(176)을 가질 수 있다. 상기 관통홀(176)들은 상기 절연 플레이트(170)의 상기 돌출부(173) 영역과 대응하는 영역 내에 형성될 수 있다. The insulating
상기 도전막(180)은 상기 절연 플레이트(170)의 상기 하면(174), 즉, 상기 저면부(171) 상에 형성될 수 있다. 상기 도전막(180)은 상기 절연 플레이트(180)의 상기 하면(174)에 일체형으로 배치될 수 있다. 상기 도전막(180)은, 바람직하게, 구리(Cu)를 포함하여 전기 전도성이 우수한 금속물질로 이루어질 수 있다.The
상기 도전막(180)의 두께(t4)는, 바람직하게, 상기 절연 플레이트(170)의 두께(t3)보다 얇을 수 있다. 상기 도전막(180)의 두께(t4)는 상기 도 3에 도시된 상 기 도전 플레이트(110)의 두께(t1)보다 얇을 수 있다.The thickness t4 of the
상기 도전막(180)에는 상기 FBGA 패키지를 포함하는 BGA 패키지에 전기적인 테스트를 수행하기 위하여 계측기와 연결되는 그라운드 연결부(182)가 배치될 수 있다. The
이상에서 살펴본 바와 같이, 본 발명은 BGA 패키지의 전기적인 테스트를 수행하기 위한 범용 반도체 패키지 테스트용 기판을 제공한다. 상기 반도체 패키지용 기판은 일면에 도전막이 배치되며, 상기 BGA 패키지의 외부접속단자들이 삽입되는 다수의 관통홀들이 구비된다.As described above, the present invention provides a substrate for testing a general-purpose semiconductor package for performing an electrical test of a BGA package. A conductive film is disposed on one surface of the semiconductor package substrate, and a plurality of through holes into which the external connection terminals of the BGA package are inserted are provided.
상기 도전막은 상기 BGA 패키지에 구비된 그라운드용 외부접속단자는 상기 도전막과 전기적으로 연결되어 그라운드로 역할한다. 이에 따라, 프로브 팁을 이용하여 상기 BGA 패키지에 구비된 모든 신호용 외부접속단자들에 대해 전기적인 테스트를 수행할 수 있다. The conductive film has an external connection terminal for ground provided in the BGA package, and is electrically connected to the conductive film to serve as a ground. Accordingly, an electrical test may be performed on all signal external connection terminals included in the BGA package using the probe tip.
또한, 본 발명에 따른 범용 반도체 패키지 테스트용 기판을 이용하여 반도체 소자의 밀도와 테크에 따라 다양한 크기를 가지며 다른 수 및 형태의 솔더볼과 같은 외부접속단자를 갖는 BGA 패키지들에 대하여 전기적인 테스트를 수행할 수 있다. In addition, by using the substrate for testing a general-purpose semiconductor package according to the present invention, electrical tests are performed on BGA packages having various sizes according to the density and technology of semiconductor devices and having external connection terminals such as solder balls of different numbers and shapes. can do.
따라서, BGA 패키지들에 대한 전기적인 테스트 시간 및 비용을 줄일 수 있으며 테스트의 효율성을 향상시킬 수 있다. Thus, electrical test time and cost for BGA packages can be reduced and test efficiency can be improved.
이상, 여기에서는 본 발명을 특정 실시 예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다. As mentioned above, although the present invention has been illustrated and described with reference to specific embodiments, the present invention is not limited thereto, and the scope of the following claims is not limited to the scope of the present invention. It can be easily understood by those skilled in the art that can be modified and modified.
도 1은 본 발명의 제1실시 예에 따른 반도체 패키지 테스트용 기판의 상면을 도시한 평면도.1 is a plan view showing a top surface of a semiconductor package test substrate according to a first embodiment of the present invention.
도 2는 본 발명의 제1실시 예에 따른 반도체 패키지 테스트용 기판의 하면을 도시한 평면도.2 is a plan view illustrating a bottom surface of a semiconductor package test substrate according to a first embodiment of the present invention;
도 3은 도 1의 Ⅰ―Ⅰ'에 따라 취해진 단면도.3 is a sectional view taken along the line II ′ of FIG. 1;
도 4는 BGA 패키지가 배치된 본 발명의 제1실시 예에 따른 반도체 패키지 테스트용 기판을 도시한 단면도. 4 is a cross-sectional view showing a semiconductor package test substrate according to a first embodiment of the present invention in which a BGA package is disposed;
도 5는 FBGA 패키지가 배치된 본 발명의 제1실시 예에 따른 반도체 패키지 테스트용 기판을 도시한 단면도. 5 is a cross-sectional view showing a semiconductor package test substrate according to a first embodiment of the present invention in which an FBGA package is disposed;
도 6는 본 발명의 제1실시 예에 따른 반도체 패키지 테스트용 기판을 이용한 반도체 패키지의 테스트 장치 및 이를 이용한 반도체 패키지 테스트 방법을 설명하기 위하여 도시한 단면도.6 is a cross-sectional view for explaining a semiconductor package test apparatus using a semiconductor package test substrate and a semiconductor package test method using the same according to the first embodiment of the present invention.
도 7은 본 발명의 제2실시 예에 따른 반도체 패키지 테스트용 기판의 상면을 도시한 평면도.7 is a plan view showing a top surface of a semiconductor package test substrate according to a second embodiment of the present invention.
도 8은 본 발명의 제2실시 예에 따른 반도체 패키지 테스트용 기판의 하면을 도시한 평면도.8 is a plan view illustrating a bottom surface of a semiconductor package test substrate according to a second exemplary embodiment of the present invention.
도 9는 도 7의 Ⅱ―Ⅱ'에 따라 취해진 단면도.FIG. 9 is a sectional view taken along II-II 'of FIG. 7; FIG.
Claims (8)
Priority Applications (1)
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KR1020080129317A KR20100070668A (en) | 2008-12-18 | 2008-12-18 | Substrate for test of semiconductor package and equipment for test of semiconductor device using the same |
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Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR101644964B1 (en) | 2015-12-22 | 2016-08-03 | 부산대학교 산학협력단 | Compositions for promotion of angiogenesis comprising peptide derived from periostin |
CN111063632A (en) * | 2019-10-15 | 2020-04-24 | 北京烁科中科信电子装备有限公司 | High-density array type Faraday cylinder measuring probe |
-
2008
- 2008-12-18 KR KR1020080129317A patent/KR20100070668A/en not_active Application Discontinuation
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KR101644964B1 (en) | 2015-12-22 | 2016-08-03 | 부산대학교 산학협력단 | Compositions for promotion of angiogenesis comprising peptide derived from periostin |
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CN111063632B (en) * | 2019-10-15 | 2024-02-06 | 北京烁科中科信电子装备有限公司 | High-density array Faraday cage measuring probe |
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