KR20100069790A - 플라즈마 증착 기술을 이용한 나노결정 실리콘막 구조체, 그의 형성방법, 나노결정 실리콘막 구조체를 구비하는 비휘발성 메모리 소자 및 그의 형성방법 - Google Patents

플라즈마 증착 기술을 이용한 나노결정 실리콘막 구조체, 그의 형성방법, 나노결정 실리콘막 구조체를 구비하는 비휘발성 메모리 소자 및 그의 형성방법 Download PDF

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Abstract

본 발명은 플라즈마 증착 기술을 이용한 나노결정 실리콘막 구조체, 그의 형성방법, 나노결정 실리콘막 구조체를 구비하는 비휘발성 메모리 소자 및 그의 형성방법에 관한 것으로, 나노결정 실리콘막 구조체의 형성방법에 있어서, 기판 상에 버퍼막을 형성하는 단계 및 상기 버퍼막 상에 실리콘과 수소의 각각을 함유하는 가스를 이용한 플라즈마 증착 기술로 나노결정 실리콘막을 형성하는 단계를 포함한다.
상기와 같은 플라즈마 증착 기술을 이용한 나노결정 실리콘막 구조체, 그의 형성방법, 나노결정 실리콘막 구조체를 구비하는 비휘발성 메모리 소자 및 그의 형성방법에 의해, 종래기술에서와 같은 후처리 공정을 수행하지 않고 플라즈마 기상 증착법으로 유리기판 상에 나노결정 실리콘막을 직접 증착함으로써 비휘발성 메모리 소자의 제조공정을 줄여 제조단가를 낮출 수 있다.
비휘발성 메모리 소자, 나노결정, 실리콘, 플라즈마, 평판형 디스플레이

Description

플라즈마 증착 기술을 이용한 나노결정 실리콘막 구조체, 그의 형성방법, 나노결정 실리콘막 구조체를 구비하는 비휘발성 메모리 소자 및 그의 형성방법 {Nano-crystal silicon layers using plasma deposition technology, methods thereof, non-volatile memory devices having nano-crystal silicon layers and methods of the same}
본 발명은 플라즈마 증착 기술을 이용한 나노결정 실리콘막 구조체, 그의 형성방법, 나노결정 실리콘막 구조체를 구비하는 비휘발성 메모리 소자 및 그의 형성방법에 관한 것으로, 특히 유리 기판 상에 형성된 나노결정 실리콘막 구조체를 구비하는 비휘발성 메모리 소자 및 저온 공정에서 형성되고, 저전압에서 구동할 수 있는 비휘발성 메모리 소자의 형성방법에 관한 것이다.
일반적으로, 비휘발성 메모리 소자는 셀의 구성 및 동작에 따라 NAND 타입과 NOR 타입으로 구분된다. 또한, 단위셀에 사용되는 전하저장층 물질의 종류에 따라 플로팅 게이트 계열의 메모리 소자, MONOS(Metal Oxide Nitride Oxide Semiconductor) 구조 또는 SONOS(Metal Oxide Nitride Oxide Semiconductor) 구조의 메모리 소자로 나누어진다. 플로팅 게이트 계열의 메모리 소자는 전위우 물(potential well)을 이용하여 기억특성을 구현하는 소자이고, MONOS 또는 SONOS 계열은 유전막인 실리콘 질화막의 벌크(bulk) 내에 존재하는 트랩사이트 또는 유전막과 유전막 사이의 계면 등에 존재하는 트랩사이트를 이용하여 기억특성을 구현한다. 상기 MONOS는 금속으로 이루어진 컨트롤 게이트를 구비하고, 상기 SONOS는 폴리실리콘으로 이루어진 컨트롤 게이트를 구비한다.
상기 SONOS 또는 MONOS 계열의 소자는 플로팅 게이트 계열의 비휘발성 메모리 소자에 비해 상대적으로 용이한 스케일링과 개선된 지속성 특성(endurance) 및 고른 문턱전압(threshold voltage) 분포를 갖는다.
이하에서, 도 1a 및 도 1b를 참조하여 종래기술의 실시예들에 따른 비휘발성 메모리 소자에 대하여 설명하기로 한다. 도 1a 및 도 1b는 각각 종래기술의 실시예들에 따른 반도체 기판 및 유리기판 상에 형성된 비휘발성 메모리 소자를 개략적으로 도시한 단면도들이다.
도 1a를 참조하면, 종래기술의 일 실시예에 따른 비휘발성 메모리 소자는 반도체 기판(1) 상에 차례로 제1산화막(2), 질화막(3) 및 제2산화막(4)이 형성된다. 상기 제2산화막(4) 상에 게이트 전극(5)이 형성되고, 상기 게이트 전극(5) 양측의 반도체 기판(1) 표면에 소오스영역(6) 및 드레인영역(7)이 형성된다.
상기 제1산화막(2)은 비휘발성 메모리에서 질화막(3) 내의 트랩 영역이나 질화막(4) 계면의 트랩 영역으로 전자들이 터널링할 수 있는 역할을 수행한다. 상기 제2산화막(4)은 질화막(4)과 게이트 전극(5) 간의 전하 이동을 막는 블로킹 역할을 수행한다. 상기 질화막(4)은 질화막(4) 내부의 트랩 영역이나 질화막(4) 계면의 트 랩 영역에 전하를 저장하는 역할을 수행한다.
도 1b를 참조하면, 종래기술의 다른 실시예에 따른 비휘발성 메모리 소자는 유리기판(8) 상에 유리기판(8)을 보호하는 완충 산화막(9)이 형성되고, 상기 완충 산화막(9) 상에 플라즈마 CVD(Chemical Vapoer Deposition) 방법을 사용하여 비정절 실리콘 층을 형성한다. 상기 비정질 실리콘 층을 폴리실리콘 층(10)으로 변화시키기 위하여 상기 비정질 실리콘 층에 레이저를 조사하여 다결정화 시킨다.
또한, 상기 폴리실리콘 층(10) 상에 차례로 제1산화막(11), 질화막(12), 제2산화막(13) 및 게이트 전극(14)을 형성한다. 상기 게이트 전극(14) 양측의 폴리실리콘 층(10) 표면에 고농도 불순물을 도핑함으로써 소오스영역(15) 및 드레인영역(16)을 형성한다. 그러나, 상기 폴리실리콘 층(10)의 표면은 매우 거칠고, 불균일하여 유리기판 상에 비휘발성 메모리 제작시에 누설전류 특성이 열화된다는 문제가 있었다. 따라서, 상기 비휘발성 메모리 소자는 프로그래밍/소거 시에 정상적인 기능이 수행되지 않는다는 문제점을 갖는다.
이러한 문제점을 해결하기 위한 기술이 일례가 최병덕 등에 의하여 등록된 한국등록특허 제0719680호(2007.05.11 등록)에 개시되어 있다. 상기 한국등록특허 제0719680호에 개시된 비휘발성 메모리 소자는 유기기판 상에 차례로 적층된 완충 산화막, 폴리실리콘층, 실리콘 산질화층, 제1절연막, 질화막, 제2절연막 및 금속 전극을 포함하여 구성된다. 상기 실리콘 산질화층은 아산화질소(N2O) 플라즈마를 사용하여 표면이 거친 폴리실리콘 층의 상부를 개질시켜 형성된다. 따라서, 상기 비 휘발성 메모리 소자는 비정질 실리콘 층의 레이저 조사에 의해 발생되는 폴리실리콘 층의 표면 불균일과 거칠기에 의해 야기되는 과도한 누설 전류를 방지할 수 있다.
그러나, 상기 한국등록특허 제0719680호에 개시된 비휘발성 메모리 소자에서 상기 폴리실리콘층은 완충산화막 상에 비정질 실리콘층을 형성하고, 상기 비정질 실리콘층 상에 엑시머 레이저 결정화 또는 고상 결정화를 수행함으로써 결정화된다(crystallized). 따라서, 비휘발성 메모리 소자의 제조공정이 복잡해지고, 이에 따른 비휘발성 메모리 소자의 제조단가가 상승된다는 문제점이 있다.
본 발명의 목적은 상술한 바와 같은 문제점을 해결하기 위해 이루어진 것으로서, 기판 상에 비정질 실리콘을 증착하고 후처리 공정으로 다결정 실리콘막을 형성하는 종래기술 대신에 플라즈마 기상 증착법으로 유리기판 상에 나노결정 실리콘막을 직접 증착할 수 있는 플라즈마 증착 기술을 이용한 나노결정 실리콘막 구조체, 그의 형성방법, 나노결정 실리콘막 구조체를 구비하는 비휘발성 메모리 소자 및 그의 형성방법을 제공하는 것이다.
또한, 본 발명의 목적은 유리기판 상에 나노결정 실리콘막을 직접 증착함으로써 종래의 다결정 실리콘막에 비하여 누설전류 특성을 향상시킬 수 있는 플라즈마 증착 기술을 이용한 나노결정 실리콘막 구조체, 그의 형성방법, 나노결정 실리콘막 구조체를 구비하는 비휘발성 메모리 소자 및 그의 형성방법을 제공하는 것이다.
또한, 본 발명의 목적은 플라즈마 증착 장비 내에서 진공 상태를 깨뜨리지 않고 나노결정 실리콘 박막과 다층 절연막을 연속적으로 직접 증착할 수 있는 플라즈마 증착 기술을 이용한 나노결정 실리콘막 구조체, 그의 형성방법, 나노결정 실리콘막 구조체를 구비하는 비휘발성 메모리 소자 및 그의 형성방법을 제공하는 것이다.
또한, 본 발명의 목적은 후처리 공정을 수행하지 않음으로써 비휘발성 메모리 소자의 제조공정을 줄여 제조단가를 낮출 수 있는 플라즈마 증착 기술을 이용한 나노결정 실리콘막 구조체, 그의 형성방법, 나노결정 실리콘막 구조체를 구비하는 비휘발성 메모리 소자 및 그의 형성방법을 제공하는 것이다.
또한, 본 발명의 목적은 종래기술보다 낮은 온도 분위기의 플라즈마 증착 장치 내에서 나노결정 실리콘막 구조체 및 다층 절연막을 형성함으로서 비휘발성 메모리 소자에 가해지는 손상을 줄일 수 있는 플라즈마 증착 기술을 이용한 나노결정 실리콘막 구조체, 그의 형성방법, 나노결정 실리콘막 구조체를 구비하는 비휘발성 메모리 소자 및 그의 형성방법을 제공하는 것이다.
상기 목적을 달성하기 위해 본 발명의 일 실시예에 따른 플라즈마 증착 기술을 이용한 나노결정 실리콘막 구조체의 형성방법은 기판 상에 버퍼막을 형성하는 단계 및 상기 버퍼막 상에 실리콘과 수소의 각각을 함유하는 가스를 이용한 플라즈마 증착 기술로 나노결정 실리콘막을 형성하는 단계를 포함하는 것을 특징으로 한다.
또한, 본 발명의 일 실시예에 따른 나노결정 실리콘막 구조체의 형성방법에서 상기 나노결정 실리콘막은 실란(SiH4) 가스 1sccm 내지 10sccm 및 수소(H2) 가스 90sccm 내지 99sccm에서 형성되는 것을 특징으로 한다.
또한, 본 발명의 일 실시예에 따른 나노결정 실리콘막 구조체의 형성방법에서 상기 나노결정 실리콘막은 40nm 내지 60nm의 두께로 형성되는 것을 특징으로 한 다.
또한, 본 발명의 일 실시예에 따른 나노결정 실리콘막 구조체의 형성방법에서 상기 나노결정 실리콘막은 PECVD(Plasma Enhanced Chemcial Vapor Deposition) 또는 ICP-CVD(Inductively coupled plasma CVD) 방법으로 형성되는 것을 특징으로 한다.
또한, 본 발명의 일 실시예에 따른 나노결정 실리콘막 구조체의 형성방법에서 상기 나노결정 실리콘막은 250℃ 내지 350℃의 온도범위에서 형성되는 것을 특징으로 한다.
또한, 본 발명의 일 실시예에 따른 나노결정 실리콘막 구조체의 형성방법에서 상기 나노결정 실리콘막의 표면에 아산화질소(N2O) 가스 1.5sccm 내지 5sccm의 유량 및 RF 파워 50W 내지 550W의 처리조건을 갖는 플라즈마 처리공정을 수행하여 실리콘 산질화막(SiOxNy)을 형성하는 것을 더 포함하는 것을 특징으로 한다.
또한, 본 발명의 일 실시예에 따른 나노결정 실리콘막 구조체의 형성방법에서 상기 실리콘 산질화막은 상기 나노결정 실리콘막과 동일한 온도에서 형성되는 것을 특징으로 한다.
또한, 본 발명의 일 실시예에 따른 나노결정 실리콘막 구조체의 형성방법에서 상기 실리콘 산질화막은 2.0nm 내지 3.0nm의 두께로 형성되는 것을 특징으로 한다.
상기 목적을 달성하기 위해 본 발명의 일 실시예에 따른 나노결정 실리콘막 구조체를 구비하는 비휘발성 메모리 소자의 형성방법은 기판 상에 버퍼막을 형성하는 단계, 상기 버퍼막 상에 실리콘과 수소의 각각을 함유하는 가스를 이용한 플라즈마 증착 기술로 나노결정 실리콘막을 형성하는 단계, 상기 나노결정 실리콘막 상에 게이트 패턴을 형성하는 단계 및 상기 게이트 패턴을 마스크로 하여 상기 게이트 패턴 하부의 상기 나노결정 실리콘막을 채널 영역으로 한정하고, 상기 채널 영역의 외측에 형성된 상기 나노결정 실리콘막 상에 이온주입 공정을 수행하여 소오스 영역 및 게이트 영역을 형성하는 단계를 포함하는 것을 특징으로 한다.
또한, 본 발명의 일 실시예에 따른 비휘발성 메모리 소자의 형성방법에서 상기 나노결정 실리콘막은 실란(SiH4) 가스 1sccm 내지 10sccm 및 수소(H2) 가스 90sccm 내지 99sccm에서 형성되는 것을 특징으로 한다.
또한, 본 발명의 일 실시예에 따른 비휘발성 메모리 소자의 형성방법에서 상기 나노결정 실리콘막은 40nm 내지 60nm의 두께로 형성되는 것을 특징으로 한다.
또한, 본 발명의 일 실시예에 따른 비휘발성 메모리 소자의 형성방법에서 상기 나노결정 실리콘막은 PECVD(Plasma Enhanced Chemcial Vapor Deposition) 또는 ICP-CVD(Inductively coupled plasma CVD) 방법으로 형성되는 것을 특징으로 한다.
또한, 본 발명의 일 실시예에 따른 비휘발성 메모리 소자의 형성방법에서 상기 나노결정 실리콘막은 250℃ 내지 350℃의 온도범위에서 형성되는 것을 특징으로 한다.
또한, 본 발명의 일 실시예에 따른 비휘발성 메모리 소자의 형성방법에서 상 기 게이트 패턴을 형성하는 단계는 상기 나노결정 실리콘막 상에 터널링 절연막을 형성하는 단계, 상기 터널링 절연막 상에 전하저장막을 형성하는 단계, 상기 전하저장막 상에 블로킹 절연막을 형성하는 단계, 상기 블로킹 절연막 상에 게이트 전극막을 형성하는 단계 및 상기 게이트 전극막, 상기 블로킹 절연막, 상기 전하저장막 및 상기 터널링 절연막을 차례로 패터닝하는 단계를 포함하는 것을 특징으로 한다.
또한, 본 발명의 일 실시예에 따른 비휘발성 메모리 소자의 형성방법에서 상기 터널링 절연막은 실리콘 산질화막(SiOxNy)으로 형성하는 것을 특징으로 한다.
또한, 본 발명의 일 실시예에 따른 비휘발성 메모리 소자의 형성방법에서 상기 실리콘 산질화막은 상기 나노결정 실리콘막의 표면에 아산화질소(N2O) 가스 1.5sccm 내지 5sccm의 유량 및 RF 파워 50W 내지 550W의 범위에서 수행되는 플라즈마 처리공정으로부터 형성되는 것을 특징으로 한다.
또한, 본 발명의 일 실시예에 따른 비휘발성 메모리 소자의 형성방법에서 상기 실리콘 산질화막은 상기 나노결정 실리콘막과 동일한 온도에서 형성되는 것을 특징으로 한다.
또한, 본 발명의 일 실시예에 따른 비휘발성 메모리 소자의 형성방법에서 상기 실리콘 산질화막은 2.0nm 내지 3.0nm의 두께로 형성되는 것을 특징으로 한다.
상기 목적을 달성하기 위해 본 발명의 일 실시예에 따른 나노결정 실리콘막 구조체를 구비하는 비휘발성 메모리 소자는 기판 상에 배치된 버퍼막, 실리콘과 수 소의 각각을 함유하는 가스를 이용한 플라즈마 증착 기술로 상기 버퍼막 상에 배치된 나노결정 실리콘막, 상기 나노결정 실리콘막 상에 배치된 게이트 패턴 및 상기 게이트 패턴 하부의 상기 나노결정 실리콘막을 채널 영역으로 한정하고, 상기 채널 영역의 외측에 배치된 상기 나노결정 실리콘막 내에 불순물이 주입된 소오스 영역 및 게이트 영역을 포함하는 것을 특징으로 한다.
또한, 본 발명의 일 실시예에 따른 비휘발성 메모리 소자에서 상기 나노결정 실리콘막의 두께는 40nm 내지 60nm인 것을 특징으로 한다.
또한, 본 발명의 일 실시예에 따른 비휘발성 메모리 소자에서 상기 게이트 패턴은 상기 나노결정 실리콘막 상에 배치된 터널링 절연막 패턴, 상기 터널링 절연막 패턴 상에 배치된 전하저장막 패턴, 상기 전하저장막 패턴 상에 배치된 블로킹 절연막 패턴 및 상기 블로킹 절연막 패턴 상에 배치된 게이트 전극막 패턴을 포함하는 것을 특징으로 한다.
또한, 본 발명의 일 실시예에 따른 비휘발성 메모리 소자에서 상기 터널링 절연막은 실리콘 산질화막(SiOxNy)인 것을 특징으로 한다.
또한, 본 발명의 일 실시예에 따른 비휘발성 메모리 소자에서 상기 실리콘 산질화막은 2.0nm 내지 3.0nm의 두께로 형성되는 것을 특징으로 한다.
또한, 본 발명의 일 실시예에 따른 비휘발성 메모리 소자에서 상기 전하저장막 패턴 및 상기 블로킹 절연막 패턴의 각각은 실리콘 질화막 패턴 또는 실리콘 산화막 패턴인 것을 특징으로 한다.
또한, 본 발명의 일 실시예에 따른 비휘발성 메모리 소자에서 상기 실리콘 질화막 패턴의 두께는 15nm 내지 25nm의 범위이고, 상기 실리콘 산화막 패턴의 두께는 5nm 내지 15nm인 것을 특징으로 한다.
상술한 바와 같이, 본 발명에 따른 플라즈마 증착 기술을 이용한 나노결정 실리콘막 구조체, 그의 형성방법, 나노결정 실리콘막 구조체를 구비하는 비휘발성 메모리 소자 및 그의 형성방법에 의하면, 종래기술에서와 같은 후처리 공정을 수행하지 않고 플라즈마 기상 증착법으로 유리기판 상에 나노결정 실리콘막을 직접 증착함으로써 비휘발성 메모리 소자의 제조공정을 줄여 제조단가를 낮출 수 있다는 효과가 얻어진다.
또한, 본 발명에 따른 플라즈마 증착 기술을 이용한 나노결정 실리콘막 구조체, 그의 형성방법, 나노결정 실리콘막 구조체를 구비하는 비휘발성 메모리 소자 및 그의 형성방법에 의하면, 플라즈마 증착 장비 내에서 진공 상태를 깨뜨리지 않고 나노결정 실리콘 박막과 다층 절연막을 연속적으로 직접 증착할 수 있다는 효과가 있다.
또한, 본 발명에 따른 플라즈마 증착 기술을 이용한 나노결정 실리콘막 구조체, 그의 형성방법, 나노결정 실리콘막 구조체를 구비하는 비휘발성 메모리 소자 및 그의 형성방법에 의하면, 종래기술보다 낮은 온도 분위기의 플라즈마 증착 장치 내에서 나노결정 실리콘막 구조체 및 다층 절연막을 형성함으로서 비휘발성 메모리 소자에 가해지는 손상을 줄일 수 있다는 효과가 있다.
본 발명의 상기 및 그 밖의 목적과 새로운 특징은 본 명세서의 기술 및 첨부 도면에 의해 더욱 명확하게 될 것이다.
이하, 도 2a 내지 2e를 참조하여 본 발명의 일 실시예에 따른 비휘발성 메모리 소자의 형성방법을 상세하게 설명하기로 한다. 도 2a 내지 2e는 본 발명의 일 실시예에 따른 비휘발성 메모리 소자의 형성방법을 도시한 단면도들이다.
도 2a를 참조하면, 본 발명의 일 실시예에 따른 비휘발성 메모리 소자의 형성방법은 기판(21) 상에 차례로 버퍼막(23) 및 나노결정 실리콘막(25a)을 형성하는 것을 포함한다. 상기 기판(21)은 유리기판인 것이 바람직하다. 상기 버퍼막(23)은 실리콘 질화막 및 실리콘 산화막 중에서 선택된 어느 하나의 막으로 형성되거나, 이들의 적층막으로 형성될 수 있다. 상기 버퍼막(23)은 열팽창 및 다른 박막과의 계면 상태 등을 고려하여 기판(21)상에 실리콘 질화막 및 실리콘 산화막이 차례로 형성된 적층막인 것이 바람직하다. 이 경우, 상기 실리콘 질화막은 170nm 내지 230nm로 형성되고, 상기 실리콘 산화막은 70nm 내지 130nm로 형성될 수 있다.
상기 나노결정 실리콘막(25a)은 플라즈마 증착방법, 예를 들어 PECVD(Plasma Enhanced Chemcial Vapor Deposition) 또는 ICP-CVD(Inductively coupled plasma CVD) 방법으로 형성할 수 있다. 이 경우, 상기 나노결정 실리콘막(25a)은 실란(SiH4) 가스 및 수소(H2) 가스를 이용하여 형성될 수 있다. 상기 수소의 함량이 증가할수록 나노결정 실리콘막(25a)의 결정화 특성은 향상되나 버퍼막(23)에 증착되는 비율이 줄어드는 단점을 갖는다. 따라서, 상기 나노결정 실리콘막(25a)은 실란(SiH4) 가스 1sccm 내지 10sccm 및 수소(H2) 가스 90sccm 내지 99sccm에서 형성되는 것이 바람직하다. 또한, 상기 나노결정 실리콘막(25a)은 250℃ 내지 350℃의 온도범위에서 형성되는 것이 바람직하다.
상기 비휘발성 메모리 소자가 평판형 디스플레이의 구동소자로 사용되는 경우에, 상기 나노결정 실리콘막(25a)의 두께가 두꺼울수록 구동전류의 밀도 및 누설전류는 증가하게 된다. 따라서, 상기 나노결정 실리콘막(25a)은 구동전류 및 누설전류 특성을 고려하여 40nm 내지 60nm의 두께로 형성될 수 있다. 본 발명의 일 실시예에서 상기 나노결정 실리콘막(25a)은 50nm의 두께를 갖는 것이 바람직하다.
도 2b를 참조하면, 상기 나노결정 실리콘막(25a) 상에 터널링 절연막(27a)을 형성한다. 상기 터널링 절연막(27a)은 실리콘 산질화막인 것이 바람직하다. 상기 실리콘 산질화막은 나노결정 실리콘막(25a)을 갖는 기판(21)에 아산화질소(N2O) 가스를 침투시켜 나노결정 실리콘막(25a)의 표면을 개질시키는 것으로 형성될 수 있다. 상기 실리콘 산질화막은 나노결정 실리콘막(25a)을 형성하는 플라즈마 장치와 동일한 장치 내에서 형성될 수 있다. 상기 실리콘 산질화막은 1.5sccm 내지 5sccm 유량의 아산화질소 가스, 50W 내지 550W의 RF파워 및 250℃ 내지 350℃의 온도에서 형성될 수 있다.
이 경우, 상기 실리콘 산질화막은 박막의 광학적 및 전기적 특성에 따라 2.5sccm 유량의 아산화질소 가스 및 150W의 RF파워에서 형성되는 것이 바람직하다. 또한, 상기 실리콘 산질화막은 나노결정 실리콘막(25a)이 형성된 온도와 동일한 온도에서 형성되는 것이 바람직하다. 상기 터널링 절연막(27a)은 막의 두께가 얇을수록 작동전압이 낮아진다는 장점이 있으나, 기억유지 특성이 열화되는 단점 또한 갖는다. 따라서, 상기 터널링 절연막(27a)은 낮은 작동전압 및 기억유지 특성을 향상시키기 위해 2.0nm 내지 3.0nm 사이의 두께로 형성되는 것이 바람직하다.
그 결과, 상기 기판(21), 버퍼막(23), 나노결정 실리콘막(25a) 및 터널링 절연막(27a)은 나노결정 실리콘막 구조체(29)를 형성할 수 있다.
도 2c를 참조하면, 상기 터널링 절연막(27a) 상에 차례로 전하저장막(31a) 및 블로킹 절연막(33a)을 형성한다. 상기 전하저장막(31a) 및 블로킹 절연막(33a)의 각각은 실리콘 질화막 또는 실리콘 산화막으로 형성될 수 있다. 예를 들어, 상기 전하저장막(31a)이 실리콘 질화막으로 형성되는 경우에 블로킹 절연막(33a)은 실리콘 산화막으로 형성될 수 있다. 또한, 상기 전하저장막(31a)이 실리콘 산화막으로 형성되는 경우에 블로킹 절연막(33a)은 실리콘 질화막으로 형성될 수 있다. 이 경우, 상기 실리콘 질화막은 실란 가스(SiH4):암모니아 가스(NH3)의 유량비가 6:4, 300℃의 온도 및 200W의 RF 파워에서 형성되는 것이 바람직하다. 또한, 상기 실리콘 산화막은 실란 가스(SiH4):아산화질소 가스(N2O)의 유량비가 6:4, 300℃의 온도 및 250W의 RF 파워에서 형성되는 것이 바람직하다. 상기 실리콘 질화막은 15nm 내지 25nm의 두께로 형성되고, 상기 실리콘 산화막은 5nm 내지 15nm의 두께로 형성되는 것이 바람직하다.
상기 전하저장막(31a)은 블로킹 절연막(33a)과는 다른 물질막인 것이 바람직하다. 상기 블로킹 절연막(33a) 상에 게이트 전극막(35a)이 형성된다. 상기 게이트 전극막(35a)은 알루미늄(Al), 크롬(Cr), 은(Ag) 및 금(Au) 중에서 선택된 물질로 형성될 수 있다. 또한, 상기 게이트 전극막(35a)은 비정질 실리콘 상에 레이저를 조사하여 상기 비정질 실리콘을 결정화시킴으로써 형성될 수도 있다.
도 2d 및 2e를 참조하면, 상기 게이트 전극막(35a), 블로킹 절연막(33a), 전하저장막(31a) 및 터널링 절연막(27a)을 차례로 패터닝하여 나노결정 실리콘막(25a)의 상부 일부를 노출시킨다. 상기 패터닝 공정은 당업자에게 잘 알려져 있으므로 그 자세한 설명을 생략하기로 한다.
따라서, 상기 게이트 전극막(35a), 블로킹 절연막(33a), 전하저장막(31a) 및 터널링 절연막(27a)은 각각 게이트 전극막 패턴(35), 블로킹 절연막 패턴(33), 전하저장막 패턴(31) 및 터널링 절연막 패턴(27)으로 형성될 수 있다. 그 결과, 상기 게이트 전극막 패턴(35), 블로킹 절연막 패턴(33), 전하저장막 패턴(31) 및 터널링 절연막 패턴(27)은 게이트 패턴(37)을 형성한다.
상기 게이트 패턴(37) 하부의 나노결정 실리콘막(25a)을 채널 영역(25)으로 한정하고, 상기 게이트 패턴(37)을 마스크로 하여 노출된 나노결정 실리콘막(25a)에 이온주입 공정을 수행하여 소오스 영역(39) 및 드레인 영역(41)을 형성한다. 그 결과, 본 발명의 일 실시예에 따른 톱 게이트형(top gate type) 비휘발성 메모리 소자(50)를 형성할 수 있다.
다음으로, 도 3a 내지 도 3f는 본 발명의 다른 실시예에 따른 비휘발성 메모리 소자의 형성방법을 설명하기로 한다. 도 3a 내지 도 3f는 본 발명의 다른 실시예에 따른 비휘발성 메모리 소자의 형성방법을 도시한 단면도들이다.
도 3a 및 도3b를 참조하면, 본 발명의 다른 실시예에 따른 비휘발성 메모리 소자의 형성방법은 기판(51) 상에 버퍼막(53)을 형성하는 것을 포함한다. 상기 기판(51)은 유리기판인 것이 바람직하다. 상기 버퍼막(53)은 실리콘 질화막 및 실리콘 산화막 중에서 선택된 어느 하나의 막으로 형성되거나, 이들의 적층막으로 형성될 수 있다. 상기 버퍼막(53)은 열팽창 및 다른 박막과의 계면 상태 등을 고려하여 기판(51)상에 실리콘 질화막 및 실리콘 산화막이 차례로 형성되는 것이 바람직하다. 이 경우, 상기 실리콘 질화막은 170nm 내지 230nm로 형성되고, 상기 실리콘 산화막은 70nm 내지 130nm로 형성될 수 있다.
상기 버퍼막(53) 상에 게이트 전극막(55a)이 형성되고, 상기 게이트 전극막(55a)을 패터닝하여 게이트 전극(55)을 형성한다. 상기 게이트 전극(55)은 알루미늄(Al), 크롬(Cr), 은(Ag) 및 금(Au) 중에서 선택된 어느 하나의 물질로 형성될 수 있다. 또한, 상기 게이트 전극막(55a)은 비정질 실리콘 상에 레이저를 조사하여 상기 비정질 실리콘을 결정화시킴으로써 형성될 수도 있다.
도 3c 및 도 3d를 참조하면, 상기 게이트 전극(55)을 갖는 기판(51) 상에 블로킹 절연막(57) 및 전하저장막(59)이 차례로 적층되어 형성된다. 상기 블로킹 절연막(57) 및 전하저장막(59)의 각각은 실리콘 질화막 또는 실리콘 산화막으로 형성될 수 있다. 예를 들어, 상기 블로킹 절연막(57)이 실리콘 질화막으로 형성되는 경 우에 전하저장막(59)은 실리콘 산화막으로 형성될 수 있다. 또한, 상기 블로킹 절연막(57)이 실리콘 산화막으로 형성되는 경우에 전하저장막(59)은 실리콘 질화막으로 형성될 수 있다.
이 경우, 상기 실리콘 질화막은 실란 가스(SiH4):암모니아 가스(NH3)의 유량비가 6:4, 300℃의 온도 및 200W의 RF 파워에서 형성되는 것이 바람직하다. 또한, 상기 실리콘 산화막은 실란 가스(SiH4):아산화질소 가스(N2O)의 유량비가 6:4, 300℃의 온도 및 250W의 RF 파워에서 형성되는 것이 바람직하다. 상기 실리콘 질화막은 15nm 내지 25nm의 두께로 형성되고, 상기 실리콘 산화막은 5nm 내지 15nm의 두께로 형성되는 것이 바람직하다. 상기 전하저장막(59)은 블로킹 절연막(57)과는 다른 물질막인 것이 바람직하다.
상기 전하저장막(59) 상에 초미세 나노결정 실리콘막(61a)이 형성된다. 상기 초미세 나노결정 실리콘막(61a)은 플라즈마 증착방법, 예를 들어 PECVD(Plasma Enhanced Chemcial Vapor Deposition) 또는 ICP-CVD(Inductively coupled plasma CVD) 방법으로 형성할 수 있다. 이 경우, 상기 초미세 나노결정 실리콘막(61a)은 실란(SiH4) 가스 및 수소(H2) 가스를 이용하여 형성될 수 있다. 상기 초미세 나노결정 실리콘막(61a)은 실란(SiH4) 가스 1sccm 내지 10sccm 및 수소(H2) 가스 90sccm 내지 99sccm에서 형성되는 것이 바람직하다. 또한, 상기 초미세 나노결정 실리콘막(61a)은 250℃ 내지 350℃의 온도범위에서 형성되는 것이 바람직히다. 상기 초미세 나노결정 실리콘막(61a)은 2.0nm 내지 3.0nm의 두께로 형성될 수 있다.
상기 초미세 나노결정 실리콘막(61a)을 개질하여 터널링 절연막(61)을 형성하기 위하여 상기 초미세 나노결정 실리콘막(61a) 상에 플라즈마 처리공정이 수행된다. 상기 플라즈마 처리공정은 1.5sccm 내지 5.0sccm 유량의 아산화질소(N2O), 50W 내지 550W의 RF파워 및 250℃ 내지 350℃의 온도범위 내에서 수행될 수 있다. 이 경우, 상기 플라즈마 처리공정은 2.5sccm 유량의 아산화질소(N2O), 150W의 RF파워 및 300℃의 온도에서 수행되는 것이 바람직하다. 그 결과, 상기 터널링 절연막(61)은 초미세 나노결정 실리콘막(61a)과 동일한 두께를 갖는 실리콘 산질화막으로 형성될 수 있다.
이하에서, 상기 게이트 전극(55)을 갖는 기판(51) 상에 차례로 적층된 블로킹 절연막(57), 전하저장막(59) 및 터널링 절연막(61)을 다층절연막(63)이라 칭한다.
도 3e 및 도 3f를 참조하면, 상기 다층절연막(63) 상에 제1나노결정 실리콘막(65)을 형성한다. 상기 제1나노결정 실리콘막(65)은 초미세 나노결정 실리콘막(61a, 이하에서 제2나노결정 실리콘막이라 칭함.)과 동일한 증착장비에서 형성될 수 있다. 상기 제1나노결정 실리콘막(65)은 제2나노결정 실리콘막(61a)이 형성된 온도와 동일한 온도에서 형성되는 것이 바람직하다. 상기 제1나노결정 실리콘막(65)은 40nm 내지 60nm의 범위내에서 형성될 수 있다. 상기 비휘발성 메모리 소자가 평판형 디스플레이의 구동소자로 사용되는 경우에, 상기 제1나노결정 실리콘막(65)의 두께가 두꺼울수록 구동전류의 밀도가 증가한다는 장점이 있으나, 이에 따른 누설전류 특성 역시 열화된다는 단점도 있다. 따라서, 상기 제1나노결정 실리콘막(65)은 구동전류 및 누설전류 특성을 고려하여 50nm의 두께를 갖는 것이 바람직하다.
상기 제1나노결정 실리콘막(65) 상에 금속전극막(67)을 형성한다. 상기 금속전극막(67)은 알루미늄(Al), 크롬(Cr), 은(Ag) 및 금(Au) 중에서 선택된 어느 하나의 물질로 형성될 수 있다. 또한, 상기 게이트 전극막(55a)은 비정질 실리콘 상에 레이저를 조사하여 상기 비정질 실리콘을 결정화시킴으로써 형성될 수도 있다. 상기 금속전극막(67)에 당업자에게 잘 알려진 패터닝 공정을 수행함으로써 소오스 전극(69) 및 드레인 전극(71)을 형성한다. 그 결과, 본 발명의 다른 실시예에 따라 바텀 게이트형(bottom gate type) 비휘발성 메모리 소자(100)를 형성할 수 있다.
다음으로, 도 2e를 참조하여 본 발명의 일 실시예에 따른 비휘발성 메모리 소자의 구조에 대하여 설명하기로 한다.
도 2e를 참조하면, 본 발명의 일 실시예에 따른 톱 게이트형 비휘발성 메모리 소자(50)는 기판(21) 상에 배치된 버퍼막(23)을 포함한다. 상기 기판(21)은 유기기판인 것이 바람직하다. 상기 버퍼막(23)은 실리콘 질화막 및 실리콘 산화막 중에서 선택된 어느 하나의 막이거나, 이들의 적층막일 수 있다. 상기 버퍼막(23)은 열팽창 및 다른 박막과의 계면 상태 등을 고려하여 기판(21)상에 실리콘 질화막 및 실리콘 산화막이 차례로 적층된 이중막인 것이 바람직하다. 이 경우, 상기 실리콘 질화막은 170nm 내지 230nm로 형성되고, 상기 실리콘 산화막은 70nm 내지 130nm로 형성될 수 있다. 상기 버퍼막(23) 상에 실리콘과 수소의 각각을 함유하는 가스를 이용한 플라즈마 증착 기술로 나노결정 실리콘막(25a)이 배치된다. 상기 나노결정 실리콘막(25a)은 40nm 내지 60nm의 두께로 형성될 수 있다.
상기 비휘발성 메모리 소자(50)가 평판형 디스플레이의 구동소자로 사용되는 경우에, 상기 나노결정 실리콘막(25a)의 두께가 두꺼울수록 구동전류의 밀도가 증가한다는 장점이 있으나, 이에 따른 누설전류 특성이 열화된다는 단점도 있다. 따라서, 상기 나노결정 실리콘막(25a)은 구동전류 및 누설전류 특성을 고려하여 50nm의 두께를 갖는 것이 바람직하다.
상기 나노결정 실리콘막(25a) 상에 차례로 적층된 터널링 절연막 패턴(27), 전하저장막 패턴(31), 블로킹 절연막 패턴(33) 및 게이트 전극막 패턴(35)을 갖는 게이트 패턴(37)이 배치된다. 상기 터널링 절연막 패턴(27)은 실리콘 산질화막인 것이 바람직하다. 상기 터널링 절연막(27a)은 막의 두께가 얇을수록 작동전압이 낮아진다는 장점이 있으나, 기억유지 특성이 열화된다는 단점도 있다. 따라서, 상기 터널링 절연막(27a)은 낮은 작동전압 및 기억유지 특성을 향상시키기 위해 2.0nm 내지 3.0nm 사이의 두께를 갖는 것이 바람직하다.
상기 터널링 절연막 패턴(27) 상에 전하저장막 패턴(31) 및 블로킹 절연막 패턴(33)이 차례로 적층되어 배치되어 있다. 상기 전하저장막 패턴(31) 및 블로킹 절연막 패턴(33)의 각각은 실리콘 질화막 또는 실리콘 산화막일 수 있다. 예를 들어, 상기 전하저장막 패턴(31)이 실리콘 질화막인 경우에 블로킹 절연막 패턴(33)은 실리콘 산화막일 수 있다. 또한, 상기 전하저장막 패턴(31)이 실리콘 산화막인 경우에 블로킹 절연막 패턴(33)은 실리콘 질화막일 수 있다. 상기 실리콘 질화막의 두께는 15nm 내지 25nm이고, 상기 실리콘 산화막의 두께는 5nm 내지 15nm인 것이 바람직하다. 상기 전하저장막 패턴(31)은 블로킹 절연막 패턴(33)과는 다른 물질막인 것이 바람직하다. 상기 게이트 전극막 패턴(35)은 알루미늄(Al), 크롬(Cr), 은(Ag) 및 금(Au) 중에서 선택된 물질일 수 있다. 또한, 상기 게이트 전극막 패턴(35)은 다결정 실리콘막으로 배치될 수 있다.
상기 게이트 패턴(37) 하부의 나노결정 실리콘막(25a)을 채널 영역(25)으로 한정하고, 상기 채널 영역(25)의 외측에 배치된 나노결정 실리콘막(25a) 상에 불순물이 주입된 소오스 영역(39) 및 드레인 영역(41)이 배치된다.
다음으로, 도 3f를 참조하여 본 발명의 다른 실시예에 따른 비휘발성 메모리 소자의 구조에 대하여 설명하기로 한다.
도 3f에 도시한 바와 같이, 본 발명의 다른 실시예에 따른 비휘발성 메모리 소자(100)은 기판(51) 상에 배치된 버퍼막(53)을 포함한다. 상기 기판(51)은 유리기판인 것이 바람직하다. 상기 버퍼막(53)은 실리콘 질화막 및 실리콘 산화막 중에서 선택된 어느 하나의 막이거나, 이들의 적층막일 수 있다. 상기 버퍼막(53)은 열팽창 및 다른 박막과의 계면 상태 등을 고려하여 기판(51)상에 실리콘 질화막 및 실리콘 산화막이 차례로 적층된 이중막인 것이 바람직하다. 이 경우, 상기 실리콘 질화막은 170nm 내지 230nm로 형성되고, 상기 실리콘 산화막은 70nm 내지 130nm로 형성될 수 있다.
상기 버퍼막(53) 상에 게이트 전극(55)이 배치된다. 상기 게이트 전극(55)은 알루미늄(Al), 크롬(Cr), 은(Ag) 및 금(Au) 중에서 선택된 어느 하나의 물질일 수 있다. 또한, 상기 게이트 전극막(55a)은 비정질 실리콘 상에 레이저를 조사하여 형성된 다결정 실리콘막일 수 있다.
상기 게이트 전극(55)을 갖는 기판(51) 상에 블로킹 절연막(57) 및 전하저장막(59)이 차례로 적층되어 배치된다. 상기 블로킹 절연막(57) 및 전하저장막(59)의 각각은 실리콘 질화막 또는 실리콘 산화막으로 배치될 수 있다. 예를 들어, 상기 블로킹 절연막(57)이 실리콘 질화막인 경우에 전하저장막(59)은 실리콘 산화막일 수 있다. 또한, 상기 블로킹 절연막(57)이 실리콘 산화막인 경우에 전하저장막(59)은 실리콘 질화막일 수 있다. 상기 실리콘 질화막의 두께는 15nm 내지 25nm의 범위이고, 상기 실리콘 산화막의 두께는 5nm 내지 15nm인 것이 바람직하다. 상기 전하저장막(59)은 블로킹 절연막(57)과는 다른 물질막인 것이 바람직하다.
상기 전하저장막(59) 상에 제1나노결정 실리콘막(65)이 배치된다. 상기 제1나노결정 실리콘막(65)의 두께는 40nm 내지 60nm의 범위 내일 수 있다. 상기 비휘발성 메모리 소자(100)가 평판형 디스플레이의 구동소자로 사용되는 경우에, 상기 제1나노결정 실리콘막(65)의 두께가 두꺼울수록 구동전류의 밀도는 증가하나 이에 따른 누설전류 특성이 열화된다. 따라서, 상기 제1나노결정 실리콘막(65)은 구동전류 및 누설전류 특성을 고려하여 50nm의 두께를 갖는 것이 바람직하다.
상기 전하저장막(59) 및 제1나노결정 실리콘막(65) 사이에 터널링 절연막(61)이 배치된다. 상기 터널링 절연막(61)은 실리콘 산질화막으로 배치될 수 있다. 상기 실리콘 산질화막의 두께는 2.0nm 내지 3.0nm일 수 있다. 상기 실리콘 산질화막은 전하저장막(59) 및 제1나노결정 실리콘막(65) 사이에 배치된 초미세 나노 결정 실리콘막(61a)을 개질하여 배치된 것이 바람직하다. 상기 터널링 절연막(61)의 두께는 초미세 나노결정 실리콘막(61a)의 두께와 동일한 것이 바람직하다.
상기 제1나노결정 실리콘막(65) 상에 서로 이격하여 소오스 전극(69) 및 드레인 전극(71)이 배치된다. 상기 소오스 전극(69) 및 드레인 전극(71)의 각각은 알루미늄(Al), 크롬(Cr), 은(Ag) 및 금(Au) 중에서 선택된 어느 하나의 물질로 배치될 수 있다. 또한, 상기 게이트 전극막(55a)은 비정질 실리콘 상에 레이저를 조사하여 결정화된 다결정 실리콘막으로 배치될 수 있다.
이상 본 발명자에 의해서 이루어진 발명을 상기 실시 예들에서는 반도체 소자의 제조를 일예로 하여 구체적으로 설명하였지만, 본 발명은 상기 실시 예들에 한정되는 것은 아니고 그 요지를 이탈하지 않는 범위에서 자기조립 특성을 갖는 나노구조체를 이용한 나노 소자의 제조와 같이 여러 가지로 변경 가능한 것은 물론이다.
도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장된 것이다. 또한, 소자(element) 또는 층이 다른 소자 또는 층의 "위(on)" 또는 "상(on)"으로 지칭되는 것은 다른 소자 또는 층의 바로 위 뿐만 아니라 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다.
본 발명은 플라즈마 증착 기술을 이용한 나노결정 실리콘막 구조체, 그의 형성방법, 나노결정 실리콘막 구조체를 구비하는 비휘발성 메모리 소자 및 그의 형성 방법에 관한 것이다. 본 발명의 나노결정 실리콘막 구조체 및 그의 형성방법은 비휘발성 메모리 소자를 제조하는 데에 폭넓게 응용될 수 있다. 또한, 나노결정 실리콘막을 구비하는 비휘발성 메모리 소자 및 그의 형성방법은 평판형 디스플레이를 포함하는 디스플레이 분야 및 이를 활용한 반도체 소자의 제조에 응용될 수 있다.
도 1a는 종래기술에 따른 반도체 기판 상에 형성된 비휘발성 메모리 소자를 개략적으로 도시한 단면도이다.
도 1b는 종래기술에 따른 유리기판 상에 형성된 비휘발성 메모리 소자를 개략적으로 도시한 단면도이다.
도 2a 내지 2e는 본 발명의 일 실시예에 따른 비휘발성 메모리 소자의 형성방법을 도시한 단면도들이다.
도 3a 내지 도 3f는 본 발명의 다른 실시예에 따른 비휘발성 메모리 소자의 형성방법을 도시한 단면도들이다.

Claims (26)

  1. 나노결정 실리콘막 구조체의 형성방법에 있어서,
    기판 상에 버퍼막을 형성하는 단계; 및
    상기 버퍼막 상에 실리콘과 수소의 각각을 함유하는 가스를 이용한 플라즈마 증착 기술로 나노결정 실리콘막을 형성하는 단계를 포함하는 것을 특징으로 하는 나노결정 실리콘막 구조체의 형성방법.
  2. 제 1 항에 있어서,
    상기 나노결정 실리콘막은 실란(SiH4) 가스 1sccm 내지 10sccm 및 수소(H2) 가스 90sccm 내지 99sccm에서 형성되는 것을 특징으로 하는 나노결정 실리콘막 구조체의 형성방법.
  3. 제 2 항에 있어서,
    상기 나노결정 실리콘막은 40nm 내지 60nm의 두께로 형성되는 것을 특징으로 하는 나노결정 실리콘막 구조체의 형성방법.
  4. 제 1 항에 있어서,
    상기 나노결정 실리콘막은 PECVD(Plasma Enhanced Chemcial Vapor Deposition) 또는 ICP-CVD(Inductively coupled plasma CVD) 방법으로 형성되는 것을 특징으로 하는 나노결정 실리콘막 구조체의 형성방법.
  5. 제 1 항에 있어서,
    상기 나노결정 실리콘막은 250℃ 내지 350℃의 온도범위에서 형성되는 것을 특징으로 하는 나노결정 실리콘막 구조체의 형성방법.
  6. 제 1 항에 있어서,
    상기 나노결정 실리콘막의 표면에 아산화질소(N2O) 가스 1.5sccm 내지 5sccm의 유량 및 RF 파워 50W 내지 550W의 처리조건을 갖는 플라즈마 처리공정을 수행하여 실리콘 산질화막(SiOxNy)을 형성하는 것을 더 포함하는 것을 특징으로 하는 나노결정 실리콘막 구조체의 형성방법.
  7. 제 6 항에 있어서,
    상기 실리콘 산질화막은 상기 나노결정 실리콘막과 동일한 온도에서 형성되는 것을 특징으로 하는 나노결정 실리콘막 구조체의 형성방법.
  8. 제 6 항에 있어서,
    상기 실리콘 산질화막은 2.0nm 내지 3.0nm의 두께로 형성되는 것을 특징으로 하는 나노결정 실리콘막 구조체의 형성방법.
  9. 제 1 항 내지 제 8 항 중에서 선택된 어느 한 항의 방법으로 형성된 나노결정 실리콘막 구조체.
  10. 기판 상에 버퍼막을 형성하는 단계;
    상기 버퍼막 상에 실리콘과 수소의 각각을 함유하는 가스를 이용한 플라즈마 증착 기술로 나노결정 실리콘막을 형성하는 단계;
    상기 나노결정 실리콘막 상에 게이트 패턴을 형성하는 단계; 및
    상기 게이트 패턴을 마스크로 하여 상기 게이트 패턴 하부의 상기 나노결정 실리콘막을 채널 영역으로 한정하고, 상기 채널 영역의 외측에 형성된 상기 나노결정 실리콘막 상에 이온주입 공정을 수행하여 소오스 영역 및 게이트 영역을 형성하는 단계를 포함하는 것을 특징으로 하는 비휘발성 메모리 소자의 형성방법.
  11. 제 10 항에 있어서,
    상기 나노결정 실리콘막은 실란(SiH4) 가스 1sccm 내지 10sccm 및 수소(H2) 가스 90sccm 내지 99sccm에서 형성되는 것을 특징으로 하는 비휘발성 메모리 소자의 형성방법.
  12. 제 11 항에 있어서,
    상기 나노결정 실리콘막은 40nm 내지 60nm의 두께로 형성되는 것을 특징으로 하는 비휘발성 메모리 소자의 형성방법.
  13. 제 10 항에 있어서,
    상기 나노결정 실리콘막은 PECVD(Plasma Enhanced Chemcial Vapor Deposition) 또는 ICP-CVD(Inductively coupled plasma CVD) 방법으로 형성되는 것을 특징으로 하는 비휘발성 메모리 소자의 형성방법.
  14. 제 10 항에 있어서,
    상기 나노결정 실리콘막은 250℃ 내지 350℃의 온도범위에서 형성되는 것을 특징으로 하는 비휘발성 메모리 소자의 형성방법.
  15. 제 10 항에 있어서,
    상기 게이트 패턴을 형성하는 단계는
    상기 나노결정 실리콘막 상에 터널링 절연막을 형성하는 단계;
    상기 터널링 절연막 상에 전하저장막을 형성하는 단계;
    상기 전하저장막 상에 블로킹 절연막을 형성하는 단계;
    상기 블로킹 절연막 상에 게이트 전극막을 형성하는 단계; 및
    상기 게이트 전극막, 상기 블로킹 절연막, 상기 전하저장막 및 상기 터널링 절연막을 차례로 패터닝하는 단계를 포함하는 것을 특징으로 하는 비휘발성 메모리 소자의 형성방법.
  16. 제 15 항에 있어서,
    상기 터널링 절연막은 실리콘 산질화막(SiOxNy)으로 형성하는 것을 특징으로 하는 비휘발성 메모리 소자의 형성방법.
  17. 제 16 항에 있어서,
    상기 실리콘 산질화막은 상기 나노결정 실리콘막의 표면에 아산화질소(N2O) 가스 1.5sccm 내지 5sccm의 유량 및 RF 파워 50W 내지 550W의 범위에서 수행되는 플라즈마 처리공정으로부터 형성되는 것을 특징으로 하는 비휘발성 메모리 소자의 형성방법.
  18. 제 17 항에 있어서,
    상기 실리콘 산질화막은 상기 나노결정 실리콘막과 동일한 온도에서 형성되는 것을 특징으로 하는 비휘발성 메모리 소자의 형성방법.
  19. 제 16 항에 있어서,
    상기 실리콘 산질화막은 2.0nm 내지 3.0nm의 두께로 형성되는 것을 특징으로 하는 비휘발성 메모리 소자의 형성방법.
  20. 기판 상에 배치된 버퍼막;
    실리콘과 수소의 각각을 함유하는 가스를 이용한 플라즈마 증착 기술로 상기 버퍼막 상에 배치된 나노결정 실리콘막;
    상기 나노결정 실리콘막 상에 배치된 게이트 패턴; 및
    상기 게이트 패턴 하부의 상기 나노결정 실리콘막을 채널 영역으로 한정하고, 상기 채널 영역의 외측에 배치된 상기 나노결정 실리콘막 내에 불순물이 주입된 소오스 영역 및 게이트 영역을 포함하는 것을 특징으로 하는 비휘발성 메모리 소자.
  21. 제 20 항에 있어서,
    상기 나노결정 실리콘막의 두께는 40nm 내지 60nm인 것을 특징으로 하는 비휘발성 메모리 소자.
  22. 제 20 항에 있어서,
    상기 게이트 패턴은
    상기 나노결정 실리콘막 상에 배치된 터널링 절연막 패턴;
    상기 터널링 절연막 패턴 상에 배치된 전하저장막 패턴;
    상기 전하저장막 패턴 상에 배치된 블로킹 절연막 패턴; 및
    상기 블로킹 절연막 패턴 상에 배치된 게이트 전극막 패턴을 포함하는 것을 특징으로 하는 비휘발성 메모리 소자.
  23. 제 22 항에 있어서,
    상기 터널링 절연막은 실리콘 산질화막(SiOxNy)인 것을 특징으로 하는 비휘발성 메모리 소자.
  24. 제 23 항에 있어서,
    상기 실리콘 산질화막의 두께는 2.0nm 내지 3.0nm인 것을 특징으로 하는 비휘발성 메모리 소자.
  25. 제 22 항에 있어서,
    상기 전하저장막 패턴 및 상기 블로킹 절연막 패턴의 각각은 실리콘 질화막 패턴 또는 실리콘 산화막 패턴인 것을 특징으로 하는 비휘발성 메모리 소자.
  26. 제 25 항에 있어서,
    상기 실리콘 질화막 패턴의 두께는 15nm 내지 25nm의 범위이고, 상기 실리콘 산화막 패턴의 두께는 5nm 내지 15nm인 것을 특징으로 하는 비휘발성 메모리 소자.
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