KR20100067918A - 나노스프링 또는 마이크로스프링을 이용한 패키지 및 그 제조 방법 - Google Patents

나노스프링 또는 마이크로스프링을 이용한 패키지 및 그 제조 방법 Download PDF

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Abstract

나노스프링 또는 마이크로스프링을 이용한 패키지 및 그 제조 방법을 제공한다. 본 발명에 따른 패키지는 칩에 형성된 칩 패드 상에 상기 칩 패드에 수직 방향으로 구비된 나노스프링 또는 마이크로스프링에 의해서 상기 칩과 패키징용 기판이 본딩되어 있는 것이다. 본 발명에 따른 패키지 제조 방법의 일 구성에 따르면, 나노스프링 또는 마이크로스프링 형성용 기판 상에 패턴을 형성한 다음, 상기 나노스프링 또는 마이크로스프링 형성용 기판을 증발원에 대해 경사지게 배치하여 회전시키면서 상기 패턴 상에 나노스프링 또는 마이크로스프링을 형성한다. 칩 패드가 형성된 웨이퍼의 상기 칩 패드 상에 상기 나노스프링 또는 마이크로스프링을 이식하고 나서, 상기 웨이퍼의 스크라이브 라인(scribe line)을 따라 다이싱(dicing)하여 상기 나노스프링 또는 마이크로스프링을 갖는 칩으로 만든다. 이후, 상기 나노스프링 또는 마이크로스프링을 매개로 하여 상기 칩을 패키징용 기판에 본딩한다.

Description

나노스프링 또는 마이크로스프링을 이용한 패키지 및 그 제조 방법{Package using nanospring or microspring and method of fabricating the same}
본 발명은 반도체 소자 또는 광전 소자의 패키징(packaging)에 관한 것으로, 보다 상세하게는 나노스프링 또는 마이크로스프링을 이용한 전자 패키지 및 그 제조 방법에 관한 것이다.
반도체 소자는 전공정 즉, 패브리케이션(fabrication) 공정 및 후공정 즉, 어셈블리(assembly) 공정을 거쳐 제조된다. 전공정을 거친 반도체 소자 집적 회로는 프로브(probe) 장비를 이용한 전기적 다이 분류 검사(electrical die sorting: EDS)를 받게 되며, 이 단계에서 양품으로 판정된 반도체 소자는 후공정에서 일련의 패키징 공정을 거쳐 반도체 칩 패키지로 재가공된다.
일반적으로 패키징은 칩에 전기적인 연결을 하고 외부의 충격에 견디도록 물리적인 기능과 형상을 갖게 하는 것을 말한다. 반도체 패키징은 반도체 칩을 각종 기판(substrate)과 연결하는 단계와 기판과 메인 보드(main board)를 연결하는 단계로 구성되며 적용 영역에 따라 다양한 패키징의 형태가 존재한다.
기존에 전자 장치의 소형화 및 대용량화 추세에 따라 반도체 칩 패키지는 과 거의 리드프레임(lead-frame)을 사용하지 않고 솔더볼(solder ball) 또는 솔더 범프(solder bump)를 리드 대용으로 사용하는 방향으로 발전하였다. 종래 패키징은 일반적으로 실리콘 칩 상에 형성된 금속 범프 상에 스크린 프린팅이나 무전해도금 등으로 솔더 범프를 형성하고, 칩과 기판을 본딩할 때 솔더 범프를 리플로우(reflow)시켜 전기적, 기계적 연결을 형성한다. 또는 칩에 범프를 형성하고 기판에 전도성 또는 비전도성 폴리머 접착제를 도포하거나 접착 필름을 부착한 후, 칩과 기판을 열과 압력을 가해 본딩한다.
그런데, 솔더를 이용하는 종래의 방식은 솔더 재질로 낮은 융점의 금속을 사용해야 하므로, 재료 선택의 한계가 있다. 특히 무연(Pb-free) 솔더는 기존의 Pb 합금 솔더보다 기계적인 특성이 나쁜 경우가 많은데, 이를 극복하기에 어려운 점이 많다. 그 예로 자동차 전장의 패키징처럼 외부충격이나 반복 하중에 노출되었을 때 신뢰성을 확보해야 하는데, 현재의 무연 솔더에서는 컴플라이언스(compliance)가 높지 않아 신뢰성 확보에 연구가 집중되고 있다. 또한, 현재 칩의 입/출력(I/O) 수가 증가를 하면서 범프의 크기 및 범프간 거리가 수십 ㎛까지 줄어들고 있는 추세이고 범프간 거리는 더욱 줄어들고 있다. 따라서 미세 피치(pitch)의 범프 구조와 이를 이용한 칩의 신뢰성 있는 접속이 필요한 실정이다.
한편, 나노소자 등의 패키징을 실시하려면, 나노 크기의 범프 구조가 필요하나 현재의 범프 형성기술로는 나노패키징에 적용하기가 어렵다. 나노 소자의 경우 범프 높이가 작아야 하며 범프 높이가 작아질수록 이러한 범프의 높이를 균일하게 구현하기가 어려워진다. 특히 각 범프의 높이 차이 때문에 본딩 후 접합이 제대로 이루어지지 않아 소자 동작 페일(fail)이 종종 발생하며, 칩과 기판과의 간격이 매우 좁기 때문에 신뢰성도 문제가 된다.
솔더 범프 대신 마이크로스프링을 이용하여 칩과 기판을 전기적으로 연결시키는 방법이 제안되어 있다. 여기서는 와이어 형태로 마이크로스프링을 만든 후 칩의 칩 패드 상에 직접 본딩한다. 또는 기판 상에 금속 스프링 핑거를 만든 뒤 칩 패드에 접촉시켜 전기적으로 연결시킨다.
그런데 대한민국 등록특허 제0365413호, 미국 등록특허 제6,560,861호에 개시된 바와 같이, 마이크로스프링이나 금속 스프링 핑거를 이용하여 칩과 기판을 전기적으로 연결시킬 경우 마이크로스프링이나 금속 스프링 핑거가 기판과 칩에 대해 수직으로 연결되지 않고 옆으로 기울어진 상태에서 칩과 기판을 전기적으로 연결하게 되는데, 이 경우 마이크로스프링이나 금속 스프링 핑거가 옆으로 기울어진 거리만큼 공간을 차지하게 되어 소자의 크기가 더욱 커지게 되는 문제점이 있다. 그리고 마이크로스프링의 크기는 수 ㎛에서 수십 ㎛이며 금속 스프링 핑거의 두께 역시 수 ㎛이므로 모두 나노 소자에 적용시키기에는 무리가 있다.
최근 나노구조를 이용한 패키징에 응용하고자 탄소나노튜브나 금속 나노 와이어를 칩 상에 형성하여 기판과 본딩하는 방법이 제안되었다. 탄소나노튜브나 금속 나노 와이어를 사용하는 방법은 나노 크기의 범프를 형성할 수 있으나 범프 재료의 제한이 있으며 특히 범프의 높이 차이에서 오는 문제를 해결하기 힘들다. 그리고 탄소나노튜브나 금속 나노 와이어의 탄성력이 안 좋기 때문에 접합의 불량이 발생하거나 기계적 신뢰성에서 문제가 발생할 수 있다.
본 발명이 해결하고자 하는 과제는 미세 피치 대응 및 기계적 신뢰성을 향상시키기 위해 기존의 솔더 범프 대신 나노 또는 마이크로 크기의 스프링을 이용하여 칩과 기판을 전기적 연결한 패키지 및 그 제조 방법을 제공하는 것이다.
상기 기술적 과제를 해결하기 위한 본 발명에 따른 패키지는 칩에 형성된 칩 패드 상에 상기 칩 패드에 수직 방향으로 구비된 나노스프링 또는 마이크로스프링에 의해서 상기 칩과 패키징용 기판이 본딩되어 있는 것이다.
상기 기술적 과제를 해결하기 위한 본 발명에 따른 패키지 제조 방법의 일 구성에 따르면, 나노스프링 또는 마이크로스프링 형성용 기판 상에 패턴을 형성한 다음, 상기 나노스프링 또는 마이크로스프링 형성용 기판을 증발원에 대해 경사지게 배치하여 회전시키면서 상기 패턴 상에 나노스프링 또는 마이크로스프링을 형성한다. 칩 패드가 형성된 웨이퍼의 상기 칩 패드 상에 상기 나노스프링 또는 마이크로스프링을 이식하고 나서, 상기 웨이퍼의 스크라이브 라인(scribe line)을 따라 다이싱(dicing)하여 상기 나노스프링 또는 마이크로스프링을 갖는 칩으로 만든다. 이후, 상기 나노스프링 또는 마이크로스프링을 매개로 하여 상기 칩을 패키징용 기판에 본딩한다.
본 발명에 따른 패키지 제조 방법의 다른 구성에 따르면, 금속 돌기가 형성된 칩 패드를 갖는 웨이퍼를 증발원에 대해 경사지게 배치하여 회전시키면서 상기 칩 패드 위의 금속 돌기 상에 나노스프링 또는 마이크로스프링을 형성한다. 상기 웨이퍼의 스크라이브 라인을 따라 다이싱하여 상기 나노스프링 또는 마이크로스프링을 갖는 칩으로 만든다. 상기 나노스프링 또는 마이크로스프링을 매개로 하여 상기 칩을 패키징용 기판에 본딩한다.
본 발명에 따르면, 나노스프링 또는 마이크로스프링의 탄성을 이용한 접합 방식을 제안한다. 나노스프링을 패키징에 이용시 나노 크기의 스프링을 이용하므로 나노본딩이 가능하여 나노 소자, 나노 패키징 등 극미세 피치가 요구되는 패키징에 응용할 수 있다. 또한 나노스프링 또는 마이크로스프링은 탄성력이 좋기 때문에 접합의 불량이 발생하지 않으며 기계적 신뢰성이 향상된다. 본딩시 압력에 의해 스프링의 탄성에 의해 범프의 높이차를 보정할 수 있기 때문에 범프의 높이차가 커도 이를 극복할 수 있다.
스프링의 탄성을 이용하는 종래의 기술에서는 마이크로스프링이나 금속 스프링 핑거가 기울어진 상태에서 기판과 칩을 전기적으로 연결하므로 기울어진 거리만큼 소자의 크기가 커지게 되는데 이에 반해 본 발명에서 개발한 나노스프링 또는 마이크로스프링의 경우 칩 위 칩 패드에 수직 방향으로 형성되기 때문에 패키징용 기판과 칩을 최단거리로 연결시켜 불필요하게 차지되는 공간을 없애고 소자의 크기를 더욱 줄일 수 있다.
뿐만 아니라, 나노스프링 또는 마이크로스프링에는 다양한 소재를 사용할 수 있으므로 기존의 소재가 가지지 못했던 우수한 전기적, 기계적 성질을 가질 수 있 고, 비저항, 일렉트로마이그레이션(electromigration) 특성 등 패키징 성능 향상을 도모할 수 있다. 따라서, 자동차 전장 패키징이나 플렉시블(flexible) 기판 위의 패키징등 기계적 신뢰성이 중요한 응용의 칩 패키징이나, 고집적을 요구하는 휴대용 전자기기의 패키징에 이용될 수 있다.
이하, 첨부 도면들을 참조하면서 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나 본 발명의 실시예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예로 한정되는 것으로 해석되어져서는 안 된다. 본 발명의 실시예는 당업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위하여 제공되는 것이다. 따라서, 도면에서의 요소의 형상 등은 보다 명확한 설명을 강조하기 위해서 과장되어진 것이다.
본 발명에 따른 패키지 구조를 도 1에 나타내었다.
도 1을 참조하면, 본 발명에서 제안하는 패키지는 웨이퍼(70)와 그 위의 회로배선(미도시)으로 이루어진 칩(80)에 형성된 칩 패드(60) 상에 칩 패드(60)에 수직 방향으로 구비된 나노스프링 또는 마이크로스프링(30)에 의해서 칩(80)과 패키징용 기판(100)이 본딩되어 있는 구조이며, 칩(80)과 패키징용 기판(100) 사이에 언더필(110)을 더 포함할 수 있는 구조이다. 그리고, 나노스프링 또는 마이크로스프링(30)과 패키징용 기판(100) 사이에도 본딩 패드(90)가 더 형성되어 있을 수 있다. 또한 1개 이상의 나노스프링 또는 마이크로스프링(30)을 사용하여 칩 패드(60)와 본딩 패드(90)를 전기적으로 연결시킬 수 있다.
나노스프링 또는 마이크로스프링(30)은 Al, Au, Ag, Cu, Ni, Pd, Pt, Sn, W, Mo 및 이들의 합금 중 어느 하나의 재질로 형성될 수 있다. 이렇게 다양한 소재를 사용함으로써 기존의 소재가 가지지 못했던 우수한 전기적, 기계적 성질을 가질 수 있다. 그리고, 나노스프링의 크기가 10 nm ~ 10 ㎛로 형성되고 이러한 크기의 나노스프링의 경우 극미세 범프의 역할을 하므로, 나노 크기 피치에서도 본딩이 가능하다. 마이크로스프링의 크기는 1 ㎛ ~ 100 ㎛로 형성될 수 있다. 따라서, 나노스프링 또는 마이크로스프링이 어떤 크기 기준에 따라 이분되는 것은 아니다.
또한, 나노스프링 또는 마이크로스프링(30)을 이용하면, 스프링 고유의 우수한 탄성력 때문에 높은 기계적 신뢰성을 가지며, 본딩시 압력과 스프링의 탄성에 의해 높이차를 보정할 수 있기 때문에 나노스프링 또는 마이크로스프링(30)들 간에 높이차가 있어도 이를 극복할 수 있다.
스프링의 탄성을 이용하는 종래의 기술에서는 마이크로스프링이나 금속 스프링 핑거가 기울어진 상태에서 칩과 패키징용 기판을 전기적으로 연결하므로 기울어진 거리만큼 소자의 크기가 커지게 되는데, 이에 반해 본 발명에서 개발한 나노스프링 또는 마이크로스프링(30)의 경우 칩(80) 위 칩 패드(60)에 수직 방향으로 형성되기 때문에 칩(80)과 패키징용 기판(100)을 최단거리로 연결시켜 불필요하게 차지되는 공간을 없애고 소자의 크기를 더욱 줄일 수 있게 된다.
이후 본 발명에 따른 패키지 제조 방법을 설명한다. 본 발명에 따른 패키지 제조 방법에서는 나노스프링 또는 마이크로스프링 형성용 기판과 같은 중간 매개체 위에 나노스프링 또는 마이크로스프링을 형성하여 이것을 웨이퍼(칩으로 만들기 위 한 다이싱 전의 웨이퍼 또는 다이싱 후의 칩 상태 모두 포함할 수 있음)나 패키징용 기판에 이식하여 나노스프링 또는 마이크로스프링이 이식된 웨이퍼나 패키징용 기판을 그렇지 않은 패키징용 기판이나 웨이퍼에 본딩하는 방식이 있을 수 있고, 웨이퍼나 패키징용 기판에 직접 나노스프링 또는 마이크로스프링을 형성하여 나노스프링 또는 마이크로스프링이 없는 패키징용 기판이나 웨이퍼에 본딩하는 방식이 있을 수 있다. 이처럼 웨이퍼와 패키징용 기판을 본딩한다고 할 때, 그 중간에 개재되는 나노스프링 또는 마이크로스프링은 웨이퍼에 이식하거나 직접 형성하여도 되고 패키징용 기판에 이식하거나 직접 형성하여도 되는 것이다. 이후의 실시예들에서는 웨이퍼에 나노스프링을 이식하거나 직접 형성하는 경우를 예로 든다. 마이크로스프링의 경우도 아래의 실시예들과 동일하다.
제1 실시예: 나노스프링을 별도의 기판에 형성하고 칩 패드에 이식한 후 패턴을 제거하고 패키징 실시
본 발명에 따른 패키지 제조를 위한 제1 실시예의 전체적인 공정 흐름을 도 2에 나타내었다.
가. 제1 공정 : 나노스프링 형성용 기판의 준비
도 2의 (a)에서 보는 바와 같이 나노스프링이 증착될 나노스프링 형성용 기판(10)을 준비한다. 나노스프링 형성용 기판(10)은 보통 Si 웨이퍼를 사용하지만 Si 이외에 유리, 석영판 등 평탄도가 우수한 소재를 사용할 수 있다. 나노스프링 형성용 기판(10)을 세정한 후, 나노스프링 형성용 기판(10) 상에 포토레지스트를 도포하고 노광 및 현상 방법을 이용하여 낮은 사각 기둥 형태의 패턴(20)을 형성한 다. 이 때 그림자 효과(shadowing effect)를 줄 수 있으면 사각 기둥 형태 뿐만아니라 구, 반구, 원기둥 등의 다른 형태의 패턴을 형성하여도 무방하다. 또한 이 때 포토레지스트 도포와 노광 및 현상 방법 대신 금속 돌기를 형성하여도 되며 또는 폴리머 계열의 콜로이드를 자가정렬(self-assembly)시키는 방법에 의해 패턴(20)을 형성할 수도 있다. 즉 그림자 효과를 줄 수 있는 재료를 사용하여 패턴(20)을 형성할 수 있다.
나. 제2 공정 : 준비된 나노스프링 형성용 기판에 나노스프링 형성
다음, 도 2의 (b)를 참조하여 패턴(20) 상에 나노스프링(30)을 형성한다. 나노스프링(30)의 형성은 도 3과 같이 GLAD(glancing angle deposition)법에 의하여 패턴(20)의 그림자 효과(shadowing effect)를 이용하게 된다. 진공증발법(evaporation)을 이용하며, 특수 홀더(40)를 사용해 증발원(50)에 대해 나노스프링 형성용 기판(10)을 0 - 90도 사이의 경사각도(θ)로 경사지게 배치한 다음, 나노스프링 형성용 기판(10)을 화살표 방향과 같이 회전시키며 증발원(50)으로부터 증발된 금속의 소스를 패턴(20) 상에 증착하게 된다. 이 때 증발원(50)으로써 Al, Au, Ag, Cu, Ni, Pd, Pt, Sn, W, Mo및 이들의 합금 등 다양한 소재를 사용하면 다양한 재질의 나노스프링(30)을 형성할 수 있으며, 증착속도(챔버 내 압력, 온도 등에 의하여 결정)와 나노스프링 형성용 기판(10)의 회전속도 및 나노스프링 형성용 기판(10)의 경사각도(θ)를 조절하여 나노스프링(30)을 형성한다. 나노스프링(30)의 크기는 나노스프링 형성용 기판(10) 상에 형성한 패턴(20)의 크기에 비례하므로 패턴(20) 크기 조절에 따라 나노스프링(30)의 크기를 10 nm ~ 10 ㎛로 할 수 있으 며, 길이는 수 nm에서 수십 nm 사이에서 원하는 길이까지 형성할 수 있다.
다. 제3 공정 : 나노스프링을 칩 패드에 이식
도 2의 (c)에서와 같이, 나노스프링(30)이 형성된 나노스프링 형성용 기판(10)을 뒤집어 전공정이 완료되고 칩 패드(60)까지 형성된 웨이퍼(70)에 올려놓아 칩 패드(60) 상에 나노스프링(30)이 위치하도록 한다. 칩 패드(60)는 저융점합금층과 그 밑의 UBM(Under Bump Metallurgy)층으로 구성되어 있다.
그 후 온도를 순간적으로 올리면서 웨이퍼(70)와 나노스프링 형성용 기판(10) 사이에 압력을 가한 후 온도를 내리면 나노스프링(30)과 칩 패드(60)가 접합이 된다. 한편, 저융점합금층이 있는 칩 패드(60)를 사용하지 않고 나노스프링(30)을 열음파(thermosonic) 방식 또는 초음파(ultrasonic) 방식으로 웨이퍼(70)에 접합할 수도 있다.
그런 다음, 소정의 유기용매 등을 이용하여 패턴(20)을 제거하면 나노스프링 형성용 기판(10)과 나노스프링(30)이 분리된다. 칩 패드(60)와 접합된 나노스프링(30)은 칩 패드(60)로 이식되고 접합되지 않은 나노스프링도 제거된다. 이렇게 이식된 나노스프링(30)을 갖는 웨이퍼(70)는 전기적 테스트를 실시하여 칩의 불량 유무를 확인할 수 있다. 이 후, 웨이퍼(70)의 스크라이브 라인을 따라 다이싱하여 칩(80)으로 만들고 이를 패키징용 기판에 본딩할 준비를 한다.
라. 제4 공정 : 칩과 기판간 본딩, 전기적 테스트 및 재작업(rework)
도 2의 (d)를 참조하여 나노스프링(30)이 형성된 칩(80)을 뒤집어 패키징할 패키징용 기판(100) 상에 정렬시킨 후, 칩(80)과 패키징용 기판(100)간의 본딩을 실시한다. 본딩은 제3 공정에서와 마찬가지로 저융점합금층을 가진 본딩 패드(90)를 이용하거나 열음파 방식 또는 초음파 방식으로 할 수 있다. 본딩이 끝나면 전기적 테스트를 실시하고, 만약 불량으로 판정되면 재작업을 실시한다.
마. 제5 공정: 언더필(underfill)
필요한 경우 도 2의 (e)에서와 같이 언더필을 실시하여 칩(80)과 패키징용 기판(100)간에 언더필(110)을 추가함으로써 패키징을 완료한다.
제2 실시예: 나노스프링을 칩 패드 위의 금속 돌기에 형성한 후 본딩 실시
패터닝의 번거로움을 피하기 위해서 웨이퍼나 패키징용 기판의 칩 패드 위에 금속 돌기를 형성시킨 뒤 상기 칩 패드 위의 금속 돌기 상에 나노스프링을 형성하여도 된다. 그 전체적인 공정 흐름을 도 4에 나타내었다.
가. 제1 공정 : 웨이퍼나 패키징용 기판에 나노스프링 형성
이 경우 나노스프링(130)을 웨이퍼나 본딩하려고 하는 패키징용 기판 상에 직접 형성하게 된다. 본 실시예에서는 도 4의 (a)에 도시한 바와 같이 나노스프링(130)을 칩(180) 상에 형성하는 경우를 예로 든다. 먼저 칩 패드(160) 위에 그림자 효과를 줄 수 있는 금속 돌기(155)를 형성한 후 나노스프링(130)은 칩(180)에 형성된 칩 패드(160) 위의 금속 돌기(155) 상에 형성된다. 또한, 다이싱된 칩(180)에 나노스프링(130)을 형성하여도 되지만, 다이싱 전의 웨이퍼(170) 상에 형성한 후 다이싱하여 칩(180)을 형성하여도 된다.
나. 제2 공정 : 칩과 기판간 본딩, 전기적 테스트 및 재작업
도 4의 (b)에서와 같이, 나노스프링(130)이 형성된 칩(180)을 패키징용 기 판(200)에 본딩한다. 패키징용 기판(200)의 본딩 패드(190)는 저융점합금층이 있어 열압착방식으로 본딩을 실시하여 나노스프링(130)으로 본딩이 된다. 한편, 저융점금속층이 있는 본딩 패드(190)를 사용하지 않고 나노스프링(130)을 열음파 방식 또는 초음파 방식으로 할 수 있다. 본딩이 끝나면 전기적 테스트를 실시하고, 만약 불량으로 판정되면 재작업을 실시한다.
다. 제3 공정: 언더필
필요한 경우 도 4의 (c)에서와 같이 언더필을 실시하여 칩(180)과 패키징용 기판(200)간에 언더필(210)을 추가함으로써 패키징을 완료한다.
이상, 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당 분야의 통상의 지식을 가진 자에 의하여 여러 가지 많은 변형이 가능함은 명백하다. 본 발명의 실시예들은 예시적이고 비한정적으로 모든 관점에서 고려되었으며, 이는 그 안에 상세한 설명 보다는 첨부된 청구범위와, 그 청구범위의 균등 범위와 수단내의 모든 변형예에 의해 나타난 본 발명의 범주를 포함시키려는 것이다.
도 1은 본 발명에 따른 패키지 구조를 보여주는 단면도이다.
도 2는 본 발명의 제1 실시예에 따른 패키지 제조 방법을 설명하기 위한 공정 순서별 단면도이다.
도 3은 본 발명에 따른 패키지 제조 방법에서 나노스프링을 형성하기 위한 장치 구성을 보여주는 개략도이다.
도 4는 본 발명의 제2 실시예에 따른 패키지 제조 방법을 설명하기 위한 공정 순서별 단면도이다.
<도면의 주요 부분에 대한 부호의 설명>
10...나노스프링 형성용 기판 20...패턴
30, 130...나노스프링 40...특수 홀더
50...증발원 60, 160...칩 패드
70, 170...웨이퍼 80, 180...칩
90, 190...본딩 패드 100, 200...패키징용 기판
110, 210...언더필 155...금속 돌기

Claims (13)

  1. 칩에 형성된 칩 패드 상에 상기 칩 패드에 수직 방향으로 구비된 나노스프링 또는 마이크로스프링에 의해서 상기 칩과 패키징용 기판이 본딩되어 있는 패키지.
  2. 제1항에 있어서, 상기 칩과 패키징용 기판 사이에 언더필을 더 포함하는 것을 특징으로 하는 패키지.
  3. 제1항에 있어서, 상기 나노스프링 또는 마이크로스프링과 상기 패키징용 기판 사이에 본딩 패드가 더 형성되어 있는 것을 특징으로 하는 패키지.
  4. 제1항에 있어서, 상기 나노스프링 또는 마이크로스프링은 Al, Au, Ag, Cu, Ni, Pd, Pt, Sn, W, Mo 및 이들의 합금 중 어느 하나의 재질로 형성된 것을 특징으로 하는 패키지.
  5. 제1항에 있어서, 상기 나노스프링의 크기는 10 nm ~ 10 ㎛로 형성되고 마이크로스프링의 크기는 1 ㎛ ~ 100 ㎛로 형성된 것을 특징으로 하는 패키지.
  6. 나노스프링 또는 마이크로스프링 형성용 기판 상에 패턴을 형성하는 단계;
    상기 나노스프링 또는 마이크로스프링 형성용 기판을 증발원에 대해 경사지 게 배치하여 회전시키면서 상기 패턴 상에 나노스프링 또는 마이크로스프링을 형성하는 단계;
    칩 패드가 형성된 웨이퍼의 상기 칩 패드 상에 상기 나노스프링 또는 마이크로스프링을 이식하는 단계;
    상기 웨이퍼의 스크라이브 라인(scribe line)을 따라 다이싱(dicing)하여 상기 나노스프링을 갖는 칩으로 만드는 단계; 및
    상기 나노스프링 또는 마이크로스프링을 매개로 하여 상기 칩을 패키징용 기판에 본딩하는 단계를 포함하는 패키지 제조 방법.
  7. 제6항에 있어서, 상기 나노스프링 또는 마이크로스프링을 이식하는 단계는,
    상기 나노스프링 또는 마이크로스프링이 형성된 나노스프링 또는 마이크로스프링 형성용 기판을 뒤집어 상기 칩 패드가 형성된 웨이퍼 상에 올려 놓는 단계;
    상기 나노스프링 또는 마이크로스프링을 상기 칩 패드에 접합시키는 단계; 및
    상기 패턴과 상기 나노스프링 또는 마이크로스프링 형성용 기판을 제거하는 단계를 포함하는 것을 특징으로 하는 패키지 제조 방법.
  8. 제7항에 있어서, 상기 나노스프링 또는 마이크로스프링을 상기 칩 패드에 접합시키는 단계는 상기 칩 패드에 저융점합금층을 구성하여 열 압착시키거나 열음파(thermosonic) 방식 또는 초음파(ultrasonic) 방식으로 실시하는 것을 특징으로 하는 패키지 제조 방법.
  9. 제6항에 있어서, 상기 나노스프링 또는 마이크로스프링 형성용 기판은 Si, 유리 및 석영판 중 어느 하나인 것을 특징으로 하는 패키지 제조 방법.
  10. 제6항에 있어서, 상기 패턴은 포토레지스트 도포 후 노광 및 현상 방법 또는 금속 돌기 형성 방법 또는 폴리머 계열의 콜로이드를 자가정렬(self-assembly)시키는 방법에 의해 형성하는 것을 특징으로 하는 패키지 제조 방법.
  11. 금속 돌기가 형성된 칩 패드를 갖는 웨이퍼를 증발원에 대해 경사지게 배치하여 회전시키면서 상기 칩 패드 위의 금속 돌기 상에 나노스프링 또는 마이크로스프링을 형성하는 단계;
    상기 웨이퍼의 스크라이브 라인을 따라 다이싱(dicing)하여 상기 나노스프링 또는 마이크로스프링을 갖는 칩으로 만드는 단계; 및
    상기 나노스프링 또는 마이크로스프링을 매개로 하여 상기 칩을 패키징용 기판에 본딩하는 단계를 포함하는 패키지 제조 방법.
  12. 제6항 또는 제11항에 있어서, 본딩된 상기 칩과 패키징용 기판 간에 언더필을 추가하는 단계를 더 포함하는 것을 특징으로 하는 패키지 제조 방법.
  13. 제6항 또는 제11항에 있어서, 상기 나노스프링의 크기는 10 nm ~ 10 ㎛로 형성하고 마이크로스프링의 크기는 1 ㎛ ~ 100 ㎛로 형성하는 것을 특징으로 하는 패키지 제조 방법.
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110021589A (zh) * 2019-05-06 2019-07-16 珠海格力电器股份有限公司 功率组件以及电压转换方法
KR20210066129A (ko) 2019-11-28 2021-06-07 한국전자기술연구원 센싱 장치 제조 방법 및 그 장치
EP4411802A1 (en) * 2023-02-03 2024-08-07 AT & S Austria Technologie & Systemtechnik Aktiengesellschaft Package with component carrier and electronic component connected by micro- and/or nanostructures

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002151550A (ja) * 2000-11-15 2002-05-24 Nec Corp 半導体装置、その製造方法並びに製造に使用するコイルスプリング切断治具及びコイルスプリング供給治具
JP2004140195A (ja) 2002-10-17 2004-05-13 Nec Electronics Corp 半導体装置及びその製造方法
US20080224327A1 (en) * 2007-03-13 2008-09-18 Daewoong Suh Microelectronic substrate including bumping sites with nanostructures

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110021589A (zh) * 2019-05-06 2019-07-16 珠海格力电器股份有限公司 功率组件以及电压转换方法
CN110021589B (zh) * 2019-05-06 2024-05-28 珠海格力电器股份有限公司 功率组件以及电压转换方法
KR20210066129A (ko) 2019-11-28 2021-06-07 한국전자기술연구원 센싱 장치 제조 방법 및 그 장치
EP4411802A1 (en) * 2023-02-03 2024-08-07 AT & S Austria Technologie & Systemtechnik Aktiengesellschaft Package with component carrier and electronic component connected by micro- and/or nanostructures
WO2024161007A1 (en) * 2023-02-03 2024-08-08 At&S Austria Technologie & Systemtechnik Aktiengesellschaft Package with component carrier and electronic component connected by micro- and/or nanostructures

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