KR20100060891A - 가변저항 메모리 장치의 형성방법 - Google Patents
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Abstract
가변저항 메모리 장치 및 그 형성방법을 제공한다. 기판 상에 오프닝을 갖는 절연층을 형성하고, 상기 오프닝의 하부에 상기 기판으로부터 제 1 높이까지 에피층을 형성하고, 상기 에피층 상에 비정질 반도체층을 형성하고, 상기 비정질 반도체층 및 상기 에피층을 상기 제 2 높이까지 리세스하는 것을 포함한다.
가변저항 메모리 장치, 하부 전극, 오믹층, GST, 비정질
Description
본 발명은 반도체소자에 관련된 것으로서, 더욱 상세하게는 가변저항 메모리 장치 및 그 형성 방법에 관련된 것이다.
일반적으로, 반도체 메모리 장치는 크게 휘발성(volatile) 메모리 장치와, 비휘발성(nonvolatile) 메모리 장치로 구분될 수 있다. 휘발성 메모리 장치는 전원의 공급이 중단되면, 저장된 데이터가 소멸하는 메모리 장치로서, 예를 들어 DRAM(Dynamic Random Access Memory) 및 SRAM(Static Random Access Memory) 등이 있다. 그리고 비휘발성 메모리 장치는 전원의 공급이 중단되더라도 저장된 데이터가 소멸되지 않는 메모리 장치로서, 예를 들어, PROM(Programmable ROM), EPROM(Erasable PROM), EEPROM(Electrically EPROM), 플래시 메모리 장치(Flash Memory Device) 등이 있다.
또한, 최근에는 반도체 메모리 장치의 고성능화 및 저전력화 추세에 맞추어, FRAM(Ferroelectric Random Access Memory), MRAM(magnetic Random Access Memory) 및 PRAM(phase-change Random Access Memory)과 같은 차세대 반도체 메모리 장치들 이 개발되고 있다. 이러한 차세대 반도체 메모리 장치들을 구성하는 물질들은 전류 또는 전압에 따라, 그 저항값이 달라지며, 전류 또는 전압 공급이 중단되더라도 저항값을 그대로 유지하는 특성을 갖는다.
이러한 가변 저항 메모리 장치들 중, 상변화 물질(phase-change material)을 이용하는 상변화 메모리 장치(PRAM)는 빠른 동작 속도를 가지며, 고집적화에 유리한 구조를 가진다.
상기 상변화 메모리 장치는 데이타를 저장하는 요소로서 상변화 물질을 사용하고 있다. 상기 상변화 물질은 비저항이 서로 다른 2개의 안정된 상태(즉, 비정질 상태 및 결정 상태)를 갖는다. 이 상태들 사이의 전환은 가역적으로 발생할 수 있기 때문에, 상기 상변화 물질은 비정질 상태에서 결정질 상태로 전환될 수 있고 이후 다시 이전 상태인 비정질 상태로 전환될 수 있다. 또는 그 반대로 결정질 상태에서 비정질 상태로 전환된 후 다시 이전 상태인 결정질 상태로 전환될 수 있다. 비정질 상태의 상기 상변화 물질의 비저항은 결정 상태의 상변화 물질의 비저항에 비하여 높다. 이러한 상기 상변화 물질의 상태에 따른 비저항의 차이를 이용하여 상변화 기억 셀에 데이터를 저장하고 상기 상변화 기억 셀에 저장된 데이터를 판독할 수 있다.
본 발명이 해결하고자 하는 과제는 제조 속도가 향상된 가변 저항 메모리 장치의 형성방법을 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상술한 기술적 과제들을 해결하기 위한 가변저항 메모리 장치 형성방법을 제공한다. 이 방법은 기판 상에 오프닝을 갖는 절연층을 형성하는 것, 상기 오프닝의 하부에 상기 기판으로부터 제 1 높이까지 에피층을 형성하는 것, 상기 에피층 상에 비정질 반도체층을 형성하는 것, 및 상기 비정질 반도체층 및 상기 에피층을 상기 제 2 높이까지 리세스하는 것을 포함한다.
일 실시예에 따르면, 상기 비정질 반도체층을 400∼700℃에서 열처리하는 것을 더 포함한다.
부분적으로 비정질 반도체층을 형성하여 다이오드 형성 속도를 향상시킴으로써 가변저항 메모리 장치의 제조 시간을 감소시킬 수 있다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전문에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
본 명세서에서, 도전성막, 반도체막, 또는 절연성막 등의 어떤 물질막이 다른 물질막 또는 기판"상"에 있다고 언급되는 경우에, 그 어떤 물질막은 다른 물질막 또는 기판상에 직접 형성될 수 있거나 또는 그들 사이에 또 다른 물질막이 개재될 수도 있다는 것을 의미한다. 또 본 명세서의 다양한 실시예들에서 제 1, 제 2, 제 3 등의 용어가 물질막 또는 공정 단계를 기술하기 위해서 사용되었지만, 이는 단지 어느 특정 물질막 또는 공정 단계를 다른 물질막 또는 다른 공정 단계와 구별시키기 위해서 사용되었을 뿐이며, 이 같은 용어들에 의해서 한정되어서는 안된다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다. 또 본 명세서의 다양한 실시예들에서 제 1, 제 2, 제 3 등의 용어가 물질막 또는 공정 단계를 기술하기 위해서 사용되었지만, 이는 단지 어느 특정 물질막 또는 공정 단계를 다른 물질막 또는 다른 공정 단계와 구별시키기 위해서 사용되었을 뿐이며, 이 같은 용어들에 의해서 한정되어서는 안된다.
또한, 본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들 의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다.
이하, 도면들을 참조하여 본 발명의 실시예들에 따른 가변 저항 메모리 장치 및 그 제조 방법에 대해 상세히 설명하기로 한다.
도 1을 참조하여, 기판(100) 상에 에피층(130)을 형성한다. 상기 기판 상에 절연막(미도시)을 형성한 후, 패터닝하여 오프닝(120)을 형성한다. 상기 오프닝(120)의 하부에 에피층(130)을 형성한다. 메모리 장치의 다이오드는 래치업(latchup) 등 전기적 문제 해결과 상기 다이오드의 특성 확보를 위하여 에피성장(epitaxial growth)이 요구된다. 상기 오프닝(120)에 상기 에피층(130)을 형성하기 위해 선택적 에피택시 성장(selective epitaxial growth: SEG) 공정이 사용될 수 있다. 그러나 웨이퍼의 각 위치별 가스 유량(gas flow) 차이 등에 의해, 각 기판별 또는 하나의 기판 상에서도 각 부분 마다 에피층의 성장속도가 다를 수 있다. 에피층의 두께 차이를 조절하기 위하여, 상기 절연막의 상부까지 에피층을 형성한 뒤 에치백(etch-back)하여 각 다이오드의 높이를 동일하게 할 수 있다. 그러나 SEG 공정은 원자들의 재배열을 위한 열 및 시간이 요구되기 때문에 성장 속도가 느리다. 따라서 상기 절연막의 상부까지 에피층을 형성할 경우, 메모리 장치의 제조 시간이 증가할 수 있다. 따라서 본 실시예에서는 에피층(130)을 제 1 높이(A1)이상의 높이로 형성한다.
도 2를 참조하여, 상기 에피층(130) 상에 비정질 반도체층(140)을 형성한다. 상기 비정질 반도체층(140)은 화학적기상증착(Chemical Vapor Deposition : CVD) 등에 의해 형성될 수 있다. 상기 비정질 반도체층(140)의 형성은 선택적 성장(selective growth)이 아닐 수 있으며, 상기 에피성장 보다 저온에서 이루어 질 수 있다. 예를 들어 600℃이하에서 이루어질 수 있다. 또한 상기 비정질 반도체층(140)은 복수의 웨이퍼에서 동시에 형성될 수 있다. 상기 이유들에 의해 비정질 반도체층(240)의 형성은 상기 에피성장보다 형성 속도가 빠를 수 있다. 상기 증착 이후 화학적 기계적 연마(Chemical Mechanical Polishing: CMP)에 의해 상기 절연막 및 비정질 반도체층(140)이 평탄화될 수 있다.
도 3을 참조하여, 상기 비정질 반도체층(140)과 상기 에피층(130)이 상기 제 1 높이(A1)까지 리세스된다. 상기 리세스 공정은 플라즈마 식각을 포함한다. 상기 리세스 공정 동안, 상기 비정질 반도체층(140)과 상기 에피층(130)은 각 오프닝(120)에서 동일한 속도로 리세스될 수 있다. 상기 에피층(130)은 리세스되어 예비 스위칭소자층을 형성한다. 상기 예비 스위칭소자층은, 예를 들면 예비 다이오드층(131)일 수 있다. 상기 리세스 공정에 의해 상기 예비 다이오드층(131)은 균일한 높이가 될 수 있다.
도 4를 참조하여, 상기 예비 다이오드층(131)에 불순물 원소가 도핑된다. 상 기 불순물 원소의 도핑은 1회 이상의 이온 주입(ion implantation)일 수 있다. 상기 불순물 원소는 n형 또는 p형 불순물일 수 있다. 상기 불순물 원소의 도핑에 의해 다이오드층(133)이 형성될 수 있다.
도 5를 참조하여, 상기 다이오드층(133) 상에 금속 실리사이드층(140)이 형성될 수 있다. 상기 금속 실리사이드층(140)은 티타늄실리사이드, 코발트실리사이드, 니켈실리사이드 또는 텅스텐실리사이드를 포함할 수 있다. 상기 금속 실리사이드층(140)은 상기 다이오드층(133)과 이하 설명될 하부 전극 사이에 옴접촉(ohmic contact)을 제공한다.
도 6을 참조하여, 상기 금속 실리사이드층(140) 상에 하부 전극(150)이 형성된다. 상기 하부 전극(150)은 전이금속, 도전성 전이금속질화물, 및 도전성 삼원계질화물 중에 선택된 적어도 하나로 형성할 수 있다. 상기 전이금속은 티타늄(Ti), 지르코늄(Zr), 하프늄(Hf), 바나듐(V), 니오븀(Nb), 탄탈륨(Ta) 또는 텅스텐(W) 등에서 선택된 적어도 하나일 수 있다. 상기 도전성 전이금속질화물은 질화티타늄(TiN), 질화하프늄(TiHf), 질화바나듐(VN), 질화니오븀(NbN), 질화탄탈륨(TaN) 또는 질화텅스텐(WN) 등에서 선택된 적어도 하나일 수 있다. 상기 도전성 삼원계질화물은 질화알루미늄티타늄(TiAlN), 질화탄소티타늄(TiCN), 질화탄소탄탈륨(TaCN), 질화실리콘티타늄(TiSiN) 또는 질화실리콘탄탈륨(TaSiN) 등에서 선택된 적어도 하나일 수 있다. 상기 하부 전극(150)은 실린더형, U형, 라인형, 대쉬형을 포함할 수 있다. 상기 하부 전극(150)은 도전층(미도시)을 형성하고 상기 도전층 상에 절연층(미도시)을 형성한 후, 평탄화 공정에 의해 형성될 수 있다. 상기 평탄 화 공정에 의해 절연 영역(160)이 형성될 수 있다.
도 7을 참조하여, 상기 하부 전극(150) 상에 가변저항 물질막, 예를 들면 상변화 물질막(170)이 형성된다. 상기 상변화 물질막(170)은 상태가 가역적으로 변화할 수 있는 물질일 수 있다. 상기 상변화 물질막(170)은 칼코게나이드(chalcogenide)계 원소인 Te 및 Se 중의 적어도 하나와, Ge, Sb, Bi, Pb, Sn, Ag, As, S, Si, P, O 및 C 중에서 선택된 적어도 하나가 조합된 화합물로 형성될 수 있다. 상기 상변화 물질막(170)상에 상부전극(180)이 형성된다. 상기 상부전극(180)은 상기 하부 전극(150)과 같은 물질일 수 있다.
본 발명의 다른 실시예에 따른 가변저항 메모리 장치의 제조하는 방법이 설명된다.
다이오드층의 형성 방법을 제외하면, 이 실시예는 앞서 제 1 실시예의 그것과 유사하다. 따라서, 설명의 간결함을 위해, 중복되는 기술적 특징들에 대한 설명은 아래에서 생략된다.
도 8을 참조하여, 기판(200) 상에 에피층(230)을 형성한다. 상기 기판 상에 절연막(미도시)을 형성한 후, 패터닝하여 오프닝(220)을 형성한다. 상기 오프닝(220)의 하부에 에피층(230)을 형성한다. 본 실시예에서는 상기 오프닝(220) 중 일부는 상기 에피층(230)이 제 1 높이(A1) 이하로 형성될 수 있다.
도 9를 참조하여, 상기 에피층(230) 상에 비정질 반도체층(240)을 형성한다. 상기 비정질 반도체층(240)은 화학적기상증착(Chemical Vapor Deposition : CVD) 등에 의해 형성될 수 있다. 상기 비정질 반도체층(240)의 형성은 선택적 성장(selective growth)이 아닐 수 있으며, 상기 에피성장 보다 저온에서 이루어 질 수 있다. 예를 들어 600℃이하에서 이루어질 수 있다. 또한 상기 비정질 반도체층(240)은 복수의 웨이퍼에서 동시에 형성될 수 있다. 상기 이유들에 의해 비정질 반도체층(240)의 형성은 상기 에피성장보다 형성 속도가 빠를 수 있다. 상기 증착 이후 화학적 기계적 연마(Chemical Mechanical Polishing: CMP)에 의해 상기 절연막 및 비정질 반도체층(240)이 평탄화될 수 있다.
도 10을 참조하여, 상기 비정질 반도체층(240)과 상기 에피층(230)이 상기 제 1 높이(A1)까지 리세스된다. 상기 리세스 공정은 플라즈마 식각을 포함한다. 상기 리세스 공정 동안, 상기 비정질 반도체층(240)과 상기 에피층(230)은 각 오프닝(220)에서 동일한 속도로 리세스될 수 있다. 상기 에피층(230)은 리세스되어 예비 스위칭소자층을 형성한다. 상기 예비 스위칭소자는, 예를 들면 예비 다이오드층(231)일 수 있다. 상기 리세스 공정에 의해 상기 예비 다이오드층(231)은 균일한 높이가 될 수 있다. 상기 예비 다이오드층(231)의 상부는 비정질잔류층(241)이 존재할 수 있다.
도 11을 참조하여, 상기 비정질잔류층(241)을 열처리하여 결정질잔류층(242)을 형성할 수 있다. 상기 열처리 공정은 400∼700℃에서 이루어질 수 있다. 비정질잔류층(241)은 상기 열처리 공정에 의해 재배열되어 결정화된다. 상기 결정질잔류층(242)은 열처리된 예비 다이오드층(232)의 일부로 작동할 수 있다.
도 12를 참조하여, 상기 열처리된 예비 다이오드층(232)에 불순물 원소가 도핑된다. 상기 불순물 원소의 도핑은 1회 이상의 이온 주입(ion implantation)일 수 있다. 상기 불순물 원소는 n형 또는 p형 불순물일 수 있다. 상기 불순물 원소의 도핑에 의해 다이오드층(233)이 형성될 수 있다.
도 13을 참조하여, 상기 다이오드층(233) 상에 금속 실리사이드층(240)이 형성될 수 있다. 상기 금속 실리사이드층(240)은 티타늄실리사이드, 코발트실리사이드, 니켈실리사이드 또는 텅스텐실리사이드를 포함할 수 있다. 상기 금속 실리사이드층(240)은 상기 다이오드층(233)과 이하 설명될 하부 전극 사이에 옴접촉(ohmic contact)을 제공한다.
도 14를 참조하여, 상기 금속 실리사이드층(240) 상에 하부 전극(250)이 형성된다. 상기 하부 전극(250)은 전이금속, 도전성 전이금속질화물, 및 도전성 삼원계질화물 중에 선택된 적어도 하나로 형성할 수 있다. 상기 전이금속은 티타늄(Ti), 지르코늄(Zr), 하프늄(Hf), 바나듐(V), 니오븀(Nb), 탄탈륨(Ta) 또는 텅스텐(W) 등에서 선택된 적어도 하나일 수 있다. 상기 도전성 전이금속질화물은 질화티타늄(TiN), 질화하프늄(TiHf), 질화바나듐(VN), 질화니오븀(NbN), 질화탄탈륨(TaN) 또는 질화텅스텐(WN) 등에서 선택된 적어도 하나일 수 있다. 상기 도전성 삼원계질화물은 질화알루미늄티타늄(TiAlN), 질화탄소티타늄(TiCN), 질화탄소탄탈륨(TaCN), 질화실리콘티타늄(TiSiN) 또는 질화실리콘탄탈륨(TaSiN) 등에서 선택된 적어도 하나일 수 있다. 상기 하부 전극(250)은 실린더형, U형, 라인형, 대쉬형을 포함할 수 있다. 상기 하부 전극(250)은 도전층(미도시)을 형성하고 상기 도전층 상에 절연층(미도시)을 형성한 후, 평탄화 공정에 의해 형성될 수 있다. 상기 평탄화 공정에 의해 절연 영역(260)이 형성될 수 있다.
도 15를 참조하여, 상기 하부 전극(250) 상에 가변저항 물질막, 예를 들면 상변화 물질막(270)이 형성된다. 상기 상변화 물질막(270)은 상태가 가역적으로 변화할 수 있는 물질일 수 있다. 상기 상변화 물질막(270)은 칼코게나이드(chalcogenide)계 원소인 Te 및 Se 중의 적어도 하나와, Ge, Sb, Bi, Pb, Sn, Ag, As, S, Si, P, O 및 C 중에서 선택된 적어도 하나가 조합된 화합물로 형성될 수 있다. 상기 상변화 물질막(270)상에 상부전극(280)이 형성된다. 상기 상부전극(280)은 상기 하부 전극(250)과 같은 물질일 수 있다.
도 16은 본 발명의 일 실시예에 따른 가변 저항 메모리 장치의 적용 예를 나타낸 메모리 시스템의 블록도이다.
도 16을 참조하면, 본 발명에 따른 메모리 시스템(1000)은 가변 저항 메모리 장치(예를 들어, PRAM; 1100) 및 메모리 컨트롤러(1200)로 구성되는 반도체 메모리 장치(1300), 시스템 버스(1450)에 전기적으로 연결된 중앙처리장치(1500), 사용자 인터페이스(1600), 전원 공급 장치(1700)를 포함한다.
가변 저항 메모리 장치(1100)에는 사용자 인터페이스(1600)를 통해서 제공되거나 또는, 중앙처리장치(1500)에 의해서 처리된 데이터가 메모리 컨트롤러(1200)를 통해 저장된다. 가변 저항 메모리 장치(1100)는 반도체 디스크 장치(SSD)로 구성될 수 있으며, 이 경우 메모리 시스템(1000)의 쓰기 속도가 획기적으로 빨라질 것이다.
비록 도면에는 도시되지 않았지만, 본 발명에 따른 메모리 시스템(1000)에는 응용 칩셋(Application Chipset), 카메라 이미지 프로세서(Camera Image Processor: CIS), 모바일 디램 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.
또한, 메모리 시스템(1000)은 PDA, 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player), 메모리 카드(memory card), 또는 정보를 무선환경에서 송신 및/또는 수신할 수 있는 모든 소자에 적용될 수 있다.
나아가, 본 발명에 따른 가변 저항 메모리 장치 또는 메모리 시스템은 다양한 형태들의 패키지로 실장 될 수 있다. 예를 들면, 본 발명에 따른 가변 저항 메모리 장치 또는 메모리 시스템은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같은 방식으로 패키지화되어 실장될 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
도 1 내지 도 7은 본 발명의 일 실시예에 따른 가변 저항 메모리 장치를 형성하는 방법을 설명하기 위한 단면도들이다.
도 8 내지 도 15는 본 발명의 다른 실시예에 따른 가변 저항 메모리 장치를 형성하는 방법을 설명하기 위한 단면도들이다.
도 16은 본 발명의 일 실시예에 따른 가변 저항 메모리 장치의 적용 예를 나타낸 메모리 시스템의 블록도이다.
<도면의 주요 부분에 관한 부호의 설명>
100, 200: 반도체 기판 110, 210: 제 1 절연막
120, 220: 오프닝 130, 230: 에피층
131, 231: 예비 다이오드층 133, 233: 다이오드층
140, 240: 비정질 반도체층 241: 비정질잔류층
242: 결정질잔류층 150, 250: 하부전극
160, 260: 절연영역 170, 270: 상변화 물질막
180, 280: 상부전극
Claims (8)
- 기판 상에 오프닝을 갖는 절연층을 형성하는 것;상기 오프닝의 하부에 상기 기판으로부터 제 1 높이까지 에피층을 형성하는 것;상기 에피층 상에 비정질 반도체층을 형성하는 것; 및상기 비정질 반도체층 및 상기 에피층을 상기 제 2 높이까지 리세스하는 것을 포함하는 가변저항 기억소자의 형성방법.
- 제 1 항에 있어서, 상기 제 1 높이는 상기 제 2 높이보다 상부에 위치하는 가변저항 기억소자의 형성방법.
- 제 1 항에 있어서, 상기 비정질 반도체층은 600℃이하에서 형성되는 가변저항 기억소자의 형성방법.
- 제 1 항에 있어서, 상기 예비 다이오드층에 불순물 원자를 도핑하는 것을 포함하는 가변저항 기억소자의 형성방법.
- 제 1 항에 있어서, 상기 비정질 반도체층을 복수의 웨이퍼에서 동시에 형성하는 가변저항 기억소자의 형성방법.
- 제 1 항에 있어서, 상기 리세스는 상기 오프닝 각각에서 동일 속도로 리세스되는 가변저항 기억소자의 형성방법.
- 제 1 항에 있어서, 상기 비정질 반도체층은 상기 절연층의 상부까지 형성하는 가변저항 기억소자의 형성방법.
- 제 1 항에 있어서, 상기 비정질 반도체층을 400∼700℃에서 열처리하는 것을 더 포함하는 가변저항 기억소자의 형성방법.
Priority Applications (1)
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2008
- 2008-11-28 KR KR1020080119681A patent/KR20100060891A/ko not_active Application Discontinuation
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