KR20100057434A - 수신기에서의 이미지 제거 장치 - Google Patents

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Abstract

본 발명은 수신기에서의 이미지 제거 장치에 관한 것이다.
본 발명의 장치는, 직접 변환 구조의 수신기에서 이미지 신호를 제거하는 장치로서, 상기 수신기로 수신되는 신호 I(In-phase) 및 Q(Quadrature)에 대해 I 및 Q 신호 사이의 이득 오차와 위상 오차를 검출하여 상기 신호 I 및 Q에 존재하는 이미지 신호를 제거하여 출력하는 신호 불일치 보상부를 포함하며, 상기 신호 불일치 보상부는 상기 이득 오차와 위상 오차가 수렴할 때마다 상기 이득 오차와 위상 오차를 단계별로 감소시키는 적응형 스텝 방식으로 상기 이득 오차와 위상 오차를 검출하는 것을 특징으로 한다.
본 발명에 따르면, 이미지 제거율이 높아지는 동시에 높은 이미지 제거율을 얻기 위한 적응 시간이 빨라진다. 또한, 디지털 구조에서의 DC 옵셋을 제거하여 오차를 정확히 추정함으로써 이미지 제거율로의 악영향을 방지할 수 있다.
이미지 제거, 적응형 스텝, LMS, 이미지 제거율, I/Q 불일치, DC 옵셋

Description

수신기에서의 이미지 제거 장치 {APPARATUS FOR REJECTING IMAGE IN RECEIVER}
본 발명은 직접 변환 구조의 수신기에 관한 것으로, 특히 직접 변환 구조의 쿼드러쳐 수신기에서 I/Q 신호 경로 간에 불일치가 있을 경우에 원신호를 간섭하게 되는 이미지 신호를 적응형 스텝 크기를 갖는 부호-부호 LMS(Least Mean Square) 알고리즘을 이용하여 제거하는 이미지 제거 장치에 관한 것이다.
직접 변환 구조의 수신기에서 무선 주파수(RF) 신호들은 이미지 필터링 기능이 없는 복소 I/Q 믹서들을 사용하여 중간 주파수(IF)로 하향 변환된다. 이러한 하향 변환 과정 중에 I/Q 경로 이득 및 위상 오차에 기인하여 신호 대역에 이미지 신호가 발생한다.
신호 대역에서 이미지 신호를 제거하는 종래 기술들 중 하나인 Hartley 구조로 불리는 이미지 제거 장치에 대해 도 1을 참조하여 설명한다.
도 1은 종래의 Hartley 구조의 이미지 제거 장치의 구조도이다.
도 1에 도시된 바와 같이, Hartley 구조의 이미지 제거 장치는 2개의 주파수 변환기(10, 12), 두 개의 저역통과필터(14, 16), 위상변환기(18) 및 덧셈기(20)를 포함한다.
입력되는 무선 신호(RF in)는 두 개의 주파수 변환기(10, 12)에 의해 중간 주파수로 하향 변환되는데, 이 때, 각 주파수 변환기(10, 12)에 제공되는 신호는 각각 사인파형의 신호(sinωLOt)와 코사인 파형의 신호(cosωLOt)에 의해 하향 변환되므로 한 쪽 경로의 신호에만 90°의 위상 변환을 주어 각각 I 및 Q 성분으로 신호가 나누어지도록 한다.
주파수 변환기(10, 12)에 의해 하향 변환된 신호는 각각 저역통과필터(14, 16)를 통과해 고주파수 성분이 제거되면 중간주파수 신호와 이미지 신호만이 남게된다.
그 후, 두 경로의 신호들 중 위상변환기(18)를 통해 한 쪽 경로의 신호에만 90°의 위상을 변환시켜준 후 덧셈기(20)를 통해 다른 경로의 신호와 더해지면 이미지 신호가 제거된 중간주파수 신호(IF out)가 덧셈기(20)를 통해 출력된다.
상기한 바와 같은 Hartley 구조의 이미지 제거 장치는 아날로그 회로로 구성되어 있어 공정 변이나 채널 변경에 따라 양 경로 사이에 이득 오차나 위상 오차가 생기게 되면 이미지를 완전히 제거하지 못하게 되는 문제점이 발생된다.
도 2는 종래의 디지털 회로로 구성된 이미지 제거 장치의 구조도이다.
도 2에 도시된 바와 같이, 종래의 디지털 회로로 구성된 이미지 제거 장치는 이미지 제거기(30) 및 오차 검출기(40)를 포함한다.
이미지 제거기(30)는 네 개의 곱셈기(31, 32, 33, 34)와 두 개의 덧셈기(35, 36)를 포함한다. 이미지 제거기(30)는 이상적인 I/Q 신호가 공정 변이나 채널 변경에 의해 이득 오차나 위상 오차가 발생하여 생성되는 실제 신호인 I'/Q' 신호를 수신하여 네 개의 곱셈기(31, 32, 33, 34)와 두 개의 덧셈기(35, 36)를 사용하여 이상적인 I/Q 신호로 복원함으로써 이미지 신호가 제거된 신호인 I"/Q" 신호를 출력한다. 도 2에서, α는 이득 오차를 나타내고, θ는 위상 오차를 나타낸다.
이미지 제거기(30)는 이미지 제거 기능을 위해 정확한 이득 오차와 위상 오차를 필요로 한다. 따라서, 이러한 이득 오차와 위상 오차를 정확하게 추정하기 위해 오차 검출기(40)가 사용된다.
오차 검출기(40)는 이미지 제거기(30)에서 출력되는 I"/Q" 신호를 받아서 이득 오차와 위상 오차를 검출하고, 검출된 이득 오차와 위상 오차를 이미지 제거기(30)로 피드백한다.
이를 위해 오차 검출기(40)는 두 개의 비교기(41, 42), 두 개의 XNOR 게이트(43, 44), 두 개의 20비트 업/다운 카운터(45, 46) 및 두 개의 9비트 업/다운 카운터(47, 48)를 포함한다.
이러한 오차 검출기(40)는 입력되는 I"/Q" 신호로부터 (I")2-(Q")2를 구한 후 이를 저역통과필터링 처리하여 이득 오차를 추정하고, I"Q"를 구한 후 이를 저역통과필터링 처리하여 위상 오차를 추정한다.
도 2에 도시된 오차 검출기(40)에서는 (I")2-(Q")2 및 I"Q" 대신에 (I")2-(Q")2 및 I"Q"의 부호를 각각 구하여 사용하는데, (I")2-(Q")2의 부호는 (I"-Q")의 부호화 (I"+Q")의 부호에 대해 부호 곱셈 기능, 예를 들어 XNOR 연산을 사용하여 구해지고, I"Q"의 부호는 I"의 부호와 Q"의 부호에 대해 XNOR 연산과 같은 부호 곱셈 기능을 사용함으로써 구해진다. 이를 위해 오차 검출기(40)는 두 개의 비교기(41, 42)와 두 개의 XNOR 게이트(43, 44)를 사용한다.
그리고, 두 개의 20비트 업/다운 카운터(45, 46)는 저역통과필터의 기능을 수행하고, 두 개의 9비트 업/다운 카운터(47, 48)는 추정된 이득 오차와 위상 오차를 저장하면서 이미지 제거기(30)로 그 값을 피드백시킨다.
상기한 도 2와 관련된 구체적인 내용은 Supisa와 Bang-Sup Song의 "A complex Image Rejection Circuit With Sign Detection Only" (IEEE Journal of Solid-State Circuit, Vol. 41. No.12, December 2006)에 개시되어 있다.
도 2를 참조하여 설명하는 이미지 제거 장치는 신호 상의 이미지를 제거하기 위해 간단한 하드웨어를 사용함으로써 그 구성이 간단해진다는 장점을 가지고 있지만, 정확한 오차 추정을 위해서는 스텝 크기가 작아야 하기 때문에 높은 이미지 제거율을 얻기 위해서는 적응 시간이 길어진다는 문제점을 가지고 있다. 또한, 도 2의 이미지 제거 장치는 DC에 오차를 축적시키기 때문에 DC에 신호나 옵셋이 존재할 경우 오차를 정확히 추정해낼 수 없어 이미지 제거율에도 영향을 미치게 되는 문제점이 있다.
본 발명이 이루고자 하는 기술적 과제는, 아날로그 구조에서의 오차에 관한 불확실성과 디지털 구조에서의 DC 성분의 영향이 이미지 제거율을 제한시키는 문제를 해결하여 이미지 제거율을 높이는 동시에 높은 이미지 제거율을 얻기 위한 적응 시간을 줄일 수 있는 이미지 제거 장치를 제공하는 것이다.
이러한 기술적 과제를 달성하기 위한 본 발명의 하나의 특징에 따른 이미지 제거 장치는,
직접 변환 구조의 수신기에서 이미지 신호를 제거하는 장치로서, 상기 수신기로 수신되는 신호 I(In-phase) 및 Q(Quadrature)에서 DC 옵셋을 제거하여 출력하는 옵셋 보상부; 및 상기 옵셋 보상부에서 출력되는 신호에 대해 I 및 Q 신호 사이의 이득 오차와 위상 오차를 검출하여 상기 옵셋 보상부에서 출력되는 신호에 존재하는 이미지 신호를 제거하여 출력하는 신호 불일치 보상부를 포함하며, 상기 신호 불일치 보상부는 상기 이득 오차와 위상 오차가 수렴할 때마다 상기 이득 오차와 위상 오차를 단계별로 감소시키는 적응형 스텝 방식으로 상기 이득 오차와 위상 오차를 검출하는 것을 특징으로 한다.
여기서, 상기 신호 불일치 보상부는, 상기 옵셋 보상부에서 출력되는 신호 I 및 Q에 존재하는 이미지 신호를 제거하여 신호 I" 및 Q"로 출력하는 이미지 제거기; 및 상기 이미지 제거 장치에서 출력되는 신호 I" 및 Q" 사이의 이득 오차 및 위상 오차를 일정 스텝에 기초하여 검출하고, 검출된 상기 이득 오차 및 위상 오차를 상기 이미지 제거기로 출력하되, 상기 이득 오차와 위상 오차가 수렴할 때마다 상기 일정 스텝의 크기를 감소시키는 것을 특징으로 하는 오차 검출기를 포함 한다.
본 발명에 따르면, 이미지 제거율이 높아지는 동시에 높은 이미지 제거율을 얻기 위한 적응 시간이 빨라진다.
또한, 디지털 구조에서의 DC 옵셋을 제거하여 오차를 정확히 추정함으로써 이미지 제거율로의 악영향을 방지할 수 있다.
아래에서는 첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다. 그리고 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 유사한 부분에 대해서는 유사한 도면 부호를 붙였다.
명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다. 또한, 명세서에 기재된 "…부", "…기", "모듈" 등의 용어는 적어도 하나의 기능이나 동작을 처리하는 단위를 의미하며, 이는 하드웨어나 소프트웨어 또는 하드웨어 및 소프트웨어의 결합으로 구현할 수 있다.
이제 본 발명의 실시예에 따른 이미지 제거 장치에 대해 도면을 참고로 하여 상세하게 설명한다.
도 3은 본 발명의 실시예에 따른 이미지 제거 장치의 구조도이다.
도 3에 도시된 바와 같이, 본 발명의 실시예에 따른 이미지 제거 장치는 입력 신호에 존재하는 DC 옵셋을 제거하는 DC 옵셋 보상부(100) 및 DC 옵셋 보상부(100)에 의해 DC 옵셋이 제거된 신호의 불일치를 보상하는 I/Q 불일치 보상부(200)를 포함한다.
이러한 I/Q 불일치 보상부(200)는 이미지 제거기(210) 및 오차 검출기(220)를 포함한다.
이미지 제거기(210)는 DC 옵셋 보상부(100)에서 DC 옵셋이 제거되어 출력되는 I' 및 Q' 신호를 수신하여 이미지 신호를 제거한 후 I" 및 Q" 신호로써 출력한다.
오차 검출기(220)는 이미지 제거기(210)에서 출력되는 I"/Q" 신호를 받아서 이득 오차와 위상 오차를 추정한 후 이미지 제거기(210)로 피드백한다. 이 때, 오차 검출기(220)는 부호-부호 LMS 알고리즘의 수렴 현상을 이용해 큰 스텝을 이용하여 빠르게 오차를 추정해나가다가 오차가 수렴할 때마다 스텝 크기를 줄여가는 적응형 스텝을 적용한다.
이러한 오차 검출기(220)는 이득 오차 추정기(221), 이득 오차 스텝 처리기(222), 위상 오차 추정기(223) 및 위상 오차 스텝 처리기(224)를 포함한다. 오차 검출기(220)에 대한 구체적인 내용은 추후에 설명한다.
도 4는 도 3에 도시된 DC 옵셋 보상부(100)의 구체적인 구조도이다.
도 4에 도시된 바와 같이, DC 옵셋 보상부(100)는 두 개의 평균화기(101, 103)와 두 개의 뺄셈기(105, 107)를 포함한다.
두 개의 평균화기(101, 103)는 각각 I' 신호와 Q' 신호를 경로 별로 일정 수의 샘플에 평균을 취해서 추정된 옵셋 신호를 출력한다.
뺄셈기(105)는 평균화기(101)에서 추정된 옵셋 신호를 I' 신호에서 뺌으로써 I' 신호에서 DC 성분의 옵셋을 제거할 수 있고, 이와 같이 DC 옵셋이 제거된 I' 신호를 I/Q 불일치 보상부(200)의 이미지 제거기(210)로 출력한다.
마찬가지로, 뺄셈기(107)는 평균화기(103)에서 추정된 옵셋 신호를 Q' 신호에서 뺌으로써 Q' 신호에서 DC 성분의 옵셋을 제거할 수 있고, 이와 같이 DC 옵셋이 제거된 Q' 신호를 I/Q 불일치 보상부(200)의 이미지 제거기(210)로 출력한다.
도 5는 도 3에 도시된 이미지 제거기(210)의 구체적인 구조도이다.
도 5에 도시된 이미지 제거기(210)는 도 2를 참조하여 설명한 종래의 디지털 구조의 이미지 제거 장치에서 사용된 이미지 제거기(30)와 동일한 구조를 갖는다.
즉, 이미지 제거기(210)는 네 개의 곱셈기(211, 212, 213, 214)와 두 개의 덧셈기(215, 216)를 포함한다.
DC 옵셋 보상부(100)에서 출력되는 DC 옵셋이 제거된 I' 및 Q' 신호는 이상 신호 I 및 Q 신호를 이용하여 다음의 [수학식 1]과 같은 매트릭스 형태로 나타낼 수 있다.
Figure 112008080548513-PAT00001
여기서,
Figure 112008080548513-PAT00002
는 이득 오차 및 위상 오차를 갖는 I/Q 채널을 소신호 비이상 복소 채널(small-signal non-ideal complex channel)로 모델링할 때의 매트릭스를 나타내며, 이 때의 이득 오차가 α이고, θ는 위상 오차를 의미한다.
이미지 제거기(210)는 I' 및 Q' 신호로부터 본래의 이상적인 I 및 Q 신호를 복원하는 기능을 수행하므로, 상기한 [수학식 1]의 매트릭스를 인버팅하면 다음의 [수학식 2]와 같은 매트릭스로 형태로 표시될 수 있으며, 이러한 매트릭스 형태를 디지털 구조의 형태로 구성한 것이 도 5에 도시된 구조도이다.
Figure 112008080548513-PAT00003
즉, 이미지 제거기(210)는 네 개의 곱셈기(211, 212, 213, 214)와 두 개의 덧셈기(215, 216)를 사용하여 상기한 [수학식 2]에 표시된 매트릭스를 구현한 것이다.
구체적으로, 제1 곱셈기(211)는 DC 옵셋 보상부(100)에서 출력되어 입력되는 I' 신호에 오차 검출기(220)로부터 출력되는 이득 오차 α를 사용하여
Figure 112008080548513-PAT00004
를 곱하여 출력하고, 제2 곱셈기(212)는 DC 옵셋 보상부(100)에서 출력되어 입력되는 I' 신호에 오차 검출기(220)로부터 출력되는 위상 오차 θ를 사용하여
Figure 112008080548513-PAT00005
를 곱하여 출력하며, 제3 곱셈기(213)는 DC 옵셋 보상부(100)에서 출력되어 입력되는 Q' 신호에 오차 검출기(220)로부터 출력되는 위상 오차 θ를 사용하여
Figure 112008080548513-PAT00006
를 곱하여 출력하고, 제4 곱셈기(214)는 DC 옵셋 보상부(100)에서 출력되어 입력되는 Q' 신호에 오차 검출기(220)로부터 출력되는 이득 오차 α를 사용하여
Figure 112008080548513-PAT00007
를 곱하여 출력한다.
그리고, 제1 덧셈기(215)는 제1 곱셈기(211)와 제3 곱셈기(213)에서 출력되는 신호를 더하여 이미지 신호가 제거된 신호인 I" 신호를 출력하고, 제2 덧셈기(216)는 제2 곱셈기(212)와 제4 곱셈기(214)에서 출력되는 신호를 더하여 이미지 신호가 제거된 신호인 Q" 신호를 출력한다.
도 6은 도 3에 도시된 이득 오차 추정기(221)의 구체적인 구조도이다.
도 6에 도시된 바와 같이, 이득 오차 추정기(221)는 도 2를 참조하여 설명한 종래의 디지털 구조의 이미지 제거 장치의 오차 검출기(40)에서 사용된 구조와 유사한 구조를 갖는다.
이득 오차 추정기(221)는 두 개의 비교기(2211, 2212), XNOR 게이트(2213), 저역통과필터(2214)를 포함한다.
비교기(2211)는 이미지 제거기(210)에서 출력되는 I" 신호와 Q 신호를 사용하여 I"- Q" 값의 부호를 출력하고, 비교기(2212)는 이미지 제거기(210)에서 출력 되는 I" 신호와 Q 신호를 사용하여 I"+ Q" 값의 부호를 출력한다.
XNOR 게이트(2213)는 비교기(2211, 2212)에서 출력되는 부호값에 대해 부호 곱셈 기능을 수행하기 위한 XNOR 연산하여 그 값을 출력한다. 즉, XNOR 게이트(2213)에서 출력되는 값은 (I")2 - (Q")2의 값의 부호값에 해당한다.
저역통과필터(2214)는 XNOR 게이트(2213)에서 출력되는 값에 대해 저역 성분만을 통과시킴으로써 이득 오차인 α의 부호값을 이득 오차 스텝 처리기(222)로 출력한다. 여기서, 저역통과필터(2214)로는 종래와 같이 업/다운 카운터가 사용될 수 있다.
도 7은 도 3에 도시된 위상 오차 추정기(223)의 구체적인 구조도이다.
도 7에 도시된 바와 같이, 위상 오차 추정기(223)는 도 2를 참조하여 설명한 종래의 디지털 구조의 이미지 제거 장치의 오차 검출기(40)에서 사용된 구조와 유사한 구조를 갖는다.
이러한 위상 오차 추정기(223)는 XNOR 게이트(2231) 및 저역통과필터(2232)를 포함한다.
XNOR 게이트(2213)는 이미지 제거기(210)에서 출력되는 I" 신호와 Q" 신호를 받아서, I" 신호와 Q" 신호의 부호를 나타내는 최상위 비트(MSB:Most Significant Bit)만을 각각 취하여 부호 곱셈 기능을 수행하기 위한 XNOR 연산하여 그 값을 출력한다. 즉, XNOR 게이트(2231)에서 출력되는 값은 I"Q"의 값의 부호값에 해당한다.
저역통과필터(2232)는 XNOR 게이트(2231)에서 출력되는 값에 대해 저역 성분만을 통과시킴으로써 위상 오차인 θ에 대한 (-θ)의 부호값을 위상 오차 스텝 처리기(224)로 출력한다. 여기서, 저역통과필터(2232)로는 종래와 같이 업/다운 카운터가 사용될 수 있다.
도 8은 도 3에 도시된 이득 오차 스텝 처리기(222)의 구체적인 구조도이다.
도 8에 도시된 바와 같이, 이득 오차 스텝 처리기(222)는 증폭기(2221), 이득 오차 저장기(2222), 시간 지연기(2223), XNOR 게이트(2224) 및 이득 오차 스텝 갱신기(2225)를 포함한다.
증폭기(2221)는 이득 오차 추정기(221)로부터 추정된 이득 오차의 부호값을 받아서 스텝(μα) 크기로 증폭하여 출력한다. 즉, 이득 오차의 부호가 양수이면 μα의 값을 출력하고, 음수이면 -μα의 값을 출력한다.
이득 오차 저장기(2222)는 증폭기(2221)에서 출력되는 이득 오차를 받아서 저장한다. 따라서, 이전 루프에서 저장되어 있는 이득 오차가 새로운 이득 오차로 갱신되어 저장된다. 이러한 이득 오차 저장기(2222)로는 레지스터가 사용될 수 있다.
이득 오차 저장기(2222)에 저장되는 이득 오차는 이미지 제거기(210)로 피드백되어 이미지 제거기(210)가 I'/Q' 신호에 존재하는 이미지 신호를 제거하여 I"/Q" 신호로 출력하는데 사용된다.
시간 지연기(2223)는 이득 오차 저장기(2222)에서 출력되는 이득 오차를 두 루프 시간 동안 지연하여 출력한다.
XNOR 게이트(2224)는 이득 오차 저장기(2222)에서 출력되는 이득 오차와 시간 지연기(2223)에서 두 루프 시간 동안 지연되어 출력되는 이득 오차에 대해 XNOR 연산을 수행하여 출력한다. 즉, XNOR 게이트(2224)의 연산 결과는 현재 추정된 이득 오차와 두 루프 전에 추정된 이득 오차를 비교하여 그 결과값을 출력하는 것이다.
이득 오차 스텝 갱신기(2225)는 XNOR 게이트(2224)에서 출력되는 값에 따라 증폭기(2221)에서 사용되는 스텝(μα)의 크기를 갱신한다. 즉, 이득 오차 스텝 갱신기(2225)는 XNOR 게이트(2224)의 출력값이 만약 현재 추정된 이득 오차와 두 루프 전에 추정된 이득 오차가 같은 것을 나타내는 경우에는 추정된 이득 오차가 수렴하는 것이므로 다음 루프에서는 스텝(μα)의 크기를 감소시켜 증폭기(2221)에 적용한다. 따라서, 이득 오차 스텝 갱신기(2225)는 다음의 수렴 현상이 나타낼 때까지 갱신된 이득 오차 스텝(μα)을 저장하여 증폭기(2221)로 제공한다.
이와 같이, 본 발명의 실시예에 따른 이득 오차 스텝 처리기(222)는 처음에는 큰 스텝으로 시작하여 수렴현상이 나타날 때마다 점차 작은 크기의 스텝으로 사용하는 적응형 스텝 방식을 사용함으로써, 이미지 신호 제거를 위한 알고리즘의 적응 속도가 향상될 뿐만 아니라, 최종적으로는 가장 작은 스텝 크기를 사용하여 이득 오차를 추정하기 때문에 정확하게 이득 오차를 추정하여 보정할 수 있다.
도 9는 도 3에 도시된 위상 오차 스텝 처리기(224)의 구체적인 구조도이다.
도 9에 도시된 위상 오차 스텝 처리기(224)는 도 8을 참조하여 설명한 이득 오차 스텝 처리기(222)와 그 구성이 매우 유사하여 구체적인 구성이나 동작에 대해서는 도 8을 참조하면 되므로 여기에서는 설명의 편의를 위해 간단하게 설명한다.
위상 오차 스텝 처리기(224)는 증폭기(2241), 위상 오차 저장기(2242), 시간 지연기(2243), XNOR 게이트(2244) 및 위상 오차 스텝 갱신기(2245)를 포함한다.
증폭기(2241)는 위상 오차 추정기(223)로부터 추정된 이득 오차의 부호값을 받아서 스텝(μθ) 크기로 증폭하여 출력한다. 즉, 위상 오차의 부호가 양수이면 μθ의 값을 출력하고, 음수이면 -μθ의 값을 출력한다.
위상 오차 저장기(2242)는 증폭기(2241)에서 출력되는 위상 오차를 받아서 저장한다. 따라서, 이전 루프에서 저장되어 있는 위상 오차가 새로운 이득 오차로 갱신되어 저장된다. 이러한 위상 오차 저장기(2242)로는 레지스터가 사용될 수 있다.
위상 오차 저장기(2242)에 저장되는 위상 오차는 이미지 제거기(210)로 피드백되어 이미지 제거기(210)가 I'/Q' 신호에 존재하는 이미지 신호를 제거하여 I"/Q" 신호로 출력하는데 사용된다.
시간 지연기(2243)는 위상 오차 저장기(2242)에서 출력되는 위상 오차를 두 루프 시간 동안 지연하여 출력한다.
XNOR 게이트(2244)는 위상 오차 저장기(2242)에서 출력되는 위상 오차와 시간 지연기(2243)에서 두 루프 시간 동안 지연되어 출력되는 위상 오차에 대해 XNOR 연산을 수행하여 출력한다. 즉, XNOR 게이트(2244)의 연산 결과는 현재 추정된 위상 오차와 두 루프 전에 추정된 위상 오차를 비교하여 그 결과값을 출력하는 것이다.
위상 오차 스텝 갱신기(2245)는 XNOR 게이트(2244)에서 출력되는 값에 따라 증폭기(2241)에서 사용되는 스텝(μθ)의 크기를 갱신한다. 즉, 위상 오차 스텝 갱신기(2245)는 XNOR 게이트(2244)의 출력값이 만약 현재 추정된 위상 오차와 두 루프 전에 추정된 위상 오차가 같은 것을 나타내는 경우에는 추정된 위상 오차가 수렴하는 것이므로 다음 루프에서는 스텝(μθ)의 크기를 감소시켜 증폭기(2241)에 적용한다. 따라서, 위상 오차 스텝 갱신기(2245)는 다음의 수렴 현상이 나타낼 때까지 갱신된 위상 오차 스텝(μθ)을 저장하여 증폭기(2241)로 제공한다.
이와 같이, 본 발명의 실시예에 따른 위상 오차 스텝 처리기(224)는 처음에는 큰 스텝으로 시작하여 수렴현상이 나타날 때마다 점차 작은 크기의 스텝으로 사용하는 적응형 스텝 방식을 사용함으로써, 이미지 신호 제거를 위한 알고리즘의 적응 속도가 향상될 뿐만 아니라, 최종적으로는 가장 작은 스텝 크기를 사용하여 위상 오차를 추정하기 때문에 정확하게 위상 오차를 추정하여 보정할 수 있다.
이상에서 본 발명의 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.
도 1은 종래의 Hartley 구조의 이미지 제거 장치의 구조도이다.
도 2는 종래의 디지털 회로로 구성된 이미지 제거 장치의 구조도이다.
도 3은 본 발명의 실시예에 따른 이미지 제거 장치의 구조도이다.
도 4는 도 3에 도시된 DC 옵셋 보상부의 구체적인 구조도이다.
도 5는 도 3에 도시된 이미지 제거기의 구체적인 구조도이다.
도 6은 도 3에 도시된 이득 오차 추정기의 구체적인 구조도이다.
도 7은 도 3에 도시된 위상 오차 추정기의 구체적인 구조도이다.
도 8은 도 3에 도시된 이득 오차 스텝 처리기의 구체적인 구조도이다.
도 9는 도 3에 도시된 위상 오차 스텝 처리기의 구체적인 구조도이다.

Claims (12)

  1. 직접 변환 구조의 수신기에서 이미지 신호를 제거하는 장치에 있어서,
    상기 수신기로 수신되는 신호 I(In-phase) 및 Q(Quadrature) 사이의 이득 오차와 위상 오차를 검출하여 상기 신호 I 및 Q에 존재하는 이미지 신호를 제거하여 출력하는 신호 불일치 보상부를 포함하며,
    상기 신호 불일치 보상부는 상기 이득 오차와 위상 오차가 수렴할 때마다 상기 이득 오차와 위상 오차를 단계별로 감소시키는 적응형 스텝 방식으로 상기 이득 오차와 위상 오차를 검출하는
    것을 특징으로 하는 이미지 제거 장치.
  2. 제1항에 있어서,
    상기 수신기로 수신되는 신호 I 및 Q에서 DC 옵셋을 제거하여 상기 신호 불일치 보상부로 출력하는 옵셋 보상부를 더 포함하는 이미지 제거 장치.
  3. 제2항에 있어서,
    상기 옵셋 보상부가,
    상기 수신되는 신호 I 및 Q에 대해 일정 수의 샘플을 취해서 옵셋 신호를 추정하는 두 개의 평균화기; 및
    상기 두 개의 평균화기에서 각각 추정된 옵셋 신호를 상기 수신되는 신호 I 및 Q에서 각각 빼서 DC 옵셋 신호가 제거된 신호 I 및 Q를 출력하는 두 개의 뺄셈기
    를 포함하는 이미지 제거 장치.
  4. 제3항에 있어서,
    상기 신호 불일치 보상부가,
    상기 옵셋 보상부에서 출력되는 신호 I 및 Q에 존재하는 이미지 신호를 제거하여 신호 I" 및 Q"로 출력하는 이미지 제거기; 및
    상기 이미지 제거 장치에서 출력되는 신호 I" 및 Q" 사이의 이득 오차 및 위상 오차를 일정 스텝에 기초하여 검출하고, 검출된 상기 이득 오차 및 위상 오차를 상기 이미지 제거기로 출력하되, 상기 이득 오차와 위상 오차가 수렴할 때마다 상기 일정 스텝의 크기를 감소시키는 것을 특징으로 하는 오차 검출기
    를 포함하는 이미지 제거 장치.
  5. 제4항에 있어서,
    상기 수신기로 수신되는 신호 I 및 Q는 원 신호가 이득 오차 및 위상 오차를 갖는 I/Q 채널을 통해 수신되는 신호이고,
    상기 이미지 제거기는,
    상기 옵셋 보상부에서 출력되는 신호 I 및 Q에 대해 상기 I/Q 채널이 소신호 비이상 복소 채널로 모델링될 때의 매트릭스를 인버팅한 매트릭스를 적용하여 이미 지 신호를 제거하여 상기 신호 I" 및 Q"를 출력하는
    것을 특징으로 하는 이미지 제거 장치.
  6. 제4항에 있어서,
    상기 오차 검출기가,
    상기 이미지 제거기에서 출력되는 신호 I" 및 Q"를 받아서 (I")2 - (Q")2의 부호값을 출력하는 이득 오차 추정기;
    상기 이미지 제거기에서 출력되는 신호 I" 및 Q"를 받아서 I"Q"의 부호값을 출력하는 위상 오차 추정기;
    상기 이득 오차 추정기에서 추정된 부호값을 제1 스텝의 크기로 증폭하여 상기 이득 오차로써 상기 이미지 제거기로 출력하며, 일정 시간 사이의 상기 이득 오차가 수렴할 때마다 상기 제1 스텝의 크기를 단계별로 감소시키는 적응형 스텝 방식을 수행하는 이득 오차 스텝 처리기; 및
    상기 위상 오차 추정기에서 추정된 부호값을 제2 스텝의 크기로 증폭하여 상기 위상 오차로써 상기 이미지 제거기로 출력하며, 일정 시간 사이의 상기 위상 오차가 수렴할 때마다 상기 제2 스텝의 크기를 단계별로 감소시키는 적응형 스텝 방식을 수행하는 위상 오차 스텝 처리기
    를 포함하는 이미지 제거 장치.
  7. 제6항에 있어서,
    상기 이득 오차 추정기가,
    상기 이미지 제거기에서 출력되는 신호 I" 와 Q"를 비교하여 I" - Q"의 부호값을 출력하는 제1 비교기;
    상기 이미지 제거기에서 출력되는 신호 I" 와 Q"를 비교하여 I"+ Q"의 부호값을 출력하는 제2 비교기;
    상기 제1 비교기 및 제2 비교기에서 출력되는 부호값에 대해 XNOR 연산을 수행하여 결과값으로 (I")2 - (Q")2의 부호값을 출력하는 제1 XNOR 게이트; 및
    상기 XNOR 게이트에서 출력되는 결과값에 대해 저역 통과 필터링을 수행하는 저역통과필터
    를 포함하는 이미지 제거 장치.
  8. 제7항에 있어서,
    상기 위상 오차 추정기가,
    상기 이미지 제거기에서 출력되는 신호 I" 와 Q"의 각 최상위 비트(Most Significant Bit)에 대해 XNOR 연산을 수행하여 결과값으로 I"Q"의 부호값을 출력하는 제2 XNOR 게이트; 및
    상기 XNOR 게이트에서 출력되는 결과값에 대해 저역 통과 필터링을 수행하는 저역통과필터
    를 포함하는 이미지 제거 장치.
  9. 제8항에 있어서,
    상기 이득 오차 스텝 처리기가,
    상기 이득 오차 추정기에서 출력되는 값을 상기 제1 스텝의 크기로 증폭하여 출력하는 제1 증폭기;
    상기 제1 증폭기에서 출력되는 값을 상기 이득 오차로써 저장하는 동시에 상기 이미지 제거기로 출력하는 이득 오차 저장기;
    상기 이득 오차 저장기에 저장된 이득 오차를 일정 시간 동안 지연하여 출력하는 제1 시간 지연기;
    상기 제1 시간 지연기에서 출력되는 이득 오차와 상기 이득 오차 저장기에서 출력되는 이득 오차에 대해 XNOR 연산하여 결과값을 출력하는 제3 XNOR 게이트; 및
    상기 제3 XNOR 게이트에서 출력되는 값에 따라 상기 제1 스텝의 크기를 갱신하는 이득 오차 스텝 갱신기
    를 포함하는 이미지 제거 장치.
  10. 제8항에 있어서,
    상기 이득 오차 스텝 갱신기는 상기 제3 XNOR 연산기에서 출력되는 결과값이 상기 제1 시간 지연기에서 출력되는 이득 오차와 상기 이득 오차 저장기에서 출력되는 이득 오차가 같아서 상기 이득 오차가 수렴하는 것으로 판단되는 경우 상기 제1 스텝의 크기를 갱신하는 것을 특징으로 하는 이미지 제거 장치.
  11. 제7항에 있어서,
    상기 위상 오차 스텝 처리기가,
    상기 위상 오차 추정기에서 출력되는 값을 상기 제2 스텝의 크기로 증폭하여 출력하는 제2 증폭기;
    상기 제2 증폭기에서 출력되는 값을 상기 위상 오차로써 저장하는 동시에 상기 이미지 제거기로 출력하는 위상 오차 저장기;
    상기 위상 오차 저장기에 저장된 위상 오차를 일정 시간 동안 지연하여 출력하는 제2 시간 지연기;
    상기 제2 시간 지연기에서 출력되는 위상 오차와 상기 위상 오차 저장기에서 출력되는 위상 오차에 대해 XNOR 연산하여 결과값을 출력하는 제4 XNOR 게이트; 및
    상기 제4 XNOR 게이트에서 출력되는 값에 따라 상기 제2 스텝의 크기를 갱신하는 위상 오차 스텝 갱신기
    를 포함하는 이미지 제거 장치.
  12. 제11항에 있어서,
    상기 위상 오차 스텝 갱신기는 상기 제4 XNOR 연산기에서 출력되는 결과값이 상기 제2 시간 지연기에서 출력되는 위상 오차와 상기 위상 오차 저장기에서 출력되는 위상 오차가 같아서 상기 위상 오차가 수렴하는 것으로 판단되는 경우 상기 제2 스텝의 크기를 갱신하는 것을 특징으로 하는 이미지 제거 장치.
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