CN114762256A - 非线性校正 - Google Patents

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CN114762256A CN202080082508.4A CN202080082508A CN114762256A CN 114762256 A CN114762256 A CN 114762256A CN 202080082508 A CN202080082508 A CN 202080082508A CN 114762256 A CN114762256 A CN 114762256A
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Abstract

非线性校正电路(200)包括非线性系数估计电路(204)。非线性系数估计电路(204)包括数据捕获电路(206)、非线性项生成电路(208)、时频转换电路(210)、仓识别电路(212)、残余非线性转换电路(214)和非线性系数生成电路(216)。非线性项生成电路(208)耦合到数据捕获电路(206)。时频转换电路(210)耦合到数据捕获电路(206)和非线性项生成电路(208)。仓识别电路(212)耦合到时频转换电路(210)。残余非线性转换电路(214)耦合到仓识别电路(212)。非线性系数生成电路(216)耦合到仓识别电路(212)和残余非线性转换电路(214)。

Description

非线性校正
背景技术
模数转换器(ADC)是将连续时间信号(例如，电压或电流)转换成离散时间表示的电路，该离散时间表示在幅度上与连续时间信号成比例。ADC用于各种电子系统中的信号测量，例如移动电话、音频和视频设备、有线通信系统、测量设备和雷达系统。各种误差源会影响ADC性能。例如，所有类型的ADC都可能遭受量化误差、非线性和/或时钟抖动的影响。
发明内容
非线性校正电路包括非线性系数估计电路。非线性系数估计电路包括数据捕获电路、非线性项生成电路、时频转换电路、仓识别电路、残余非线性转换电路和非线性系数生成电路。非线性项生成电路耦合到数据捕获电路。时频转换电路耦合到数据捕获电路和非线性项生成电路。仓识别电路耦合到时频转换电路。残余非线性转换电路耦合到仓识别电路。非线性系数生成电路耦合到仓识别电路和残余非线性转换电路。
一种非线性校正电路包括数据路径、参考路径、非线性项生成电路、仓识别电路、残余非线性转换电路和非线性系数生成电路。数据路径包括第一数字步进衰减器(DSA)、第一模数转换器(ADC)、耦合到第一ADC的第一数据捕获电路以及耦合到第一数据捕获电路的第一时频转换电路。参考路径包括第二DSA、第二ADC、第二数据捕获电路、第二时频转换电路、信道估计电路、信道均衡电路和源非线性相减电路。第二DSA包括耦合到第一DSA的输入的输入。第二ADC耦合到第二DSA。第二数据捕捉电路耦合到第二ADC。第二时频转换电路耦合到第二数据捕获电路。信道估计电路耦合到第一时频转换电路和第二时频转换电路。信道均衡电路耦合到信道估计电路和第二时频转换电路。源非线性相减电路耦合到信道均衡电路和第一时频转换电路。非线性项生成电路耦合到第一数据捕获电路和第一时频转换电路。仓识别电路耦合到源非线性相减电路和第一时频转换电路。残余非线性转换电路耦合到仓识别电路。非线性系数生成电路耦合到仓识别电路和残余非线性转换电路。
一种用于非线性校正的方法包括接收作为主数据路径和参考数据路径的输入的信号。该信号由主数据路径的第一模数转换器(ADC)和参考数据路径的第二ADC数字化。从第一ADC的输出中减去第二ADC的输出。基于减去参考的信号估计非线性校正系数。将非线性校正系数应用于信号以生成非线性校正数据。
附图说明
对于各种示例的详细描述，现在将参考附图，其中：
图1示出了包括用于模数转换器的非线性校正的系统的框图；
图2示出了根据本公开的非线性校正电路的框图；
图3示出了根据本公开的仓识别电路的框图；
图4A、图4B和图4C示出了根据本公开的用于校正系数生成的示例仓识别；
图5示出了数字非线性校正器电路的框图；
图6示出了根据本公开的非线性校正的示例结果；
图7示出了根据本公开的包括参考数据路径的非线性校正电路的框图，该参考数据路径从用于生成非线性校正系数的信号中减去输入信号；
图8示出了适合在图7的参考数据路径中使用的信道估计电路的框图；
图9示出了适合在图7的参考数据路径中使用的信道均衡电路的框图；和
图10和图11示出了根据本公开的用于非线性校正的方法的流程图。
具体实施方式
在本说明书中，术语“耦合”表示间接或直接有线或无线连接。因此，如果第一设备耦合到第二设备，则该连接可以是通过直接连接或通过经由其他设备和连接的间接连接。此外，在本说明书中，提到“基于”是指“至少部分基于”。因此，如果X基于Y，则X可能是Y和任何数量的其他因素的函数。
在一些应用中，模数转换器(ADC)应满足严格的谐波失真和/或互调失真规范。例如，无线基础设施中使用的ADC应满足严格的三次谐波失真和互调失真要求，以符合蜂窝系统标准。ADC的谐波失真(例如三次谐波失真)和互调失真可以通过对ADC的输出应用工厂校准的数字非线性校正来改善。因为ADC可以在很宽的采样率范围内运行，并且所有采样率都需要良好的非线性性能，所以在一些非线性校正系统中，为每个支持的采样率、奈奎斯特区和数字步进衰减器(DSA)范围提供非线性校正系数，并存储在存储器中。执行厂内校准所需的时间和存储系数所需的存储器增加了设备成本。工厂校准不考虑其他非线性源，例如由安装设备的电路板引起的二阶非线性，以及由于温度、电压和/或老化引起的变化。
本文公开的非线性校正电路在运行时确定非线性校正系数。因此，可以通过消除厂内校准和校正系数的非易失性存储来降低设备的成本。非线性校正电路包括非线性系数估计电路，该电路在非线性校正器电路的输入或输出处捕获数据，基于捕获的数据生成非线性项，并将捕获的数据和非线性项从时域转换到频域。选择具有低电平信号和高电平非线性项的频率仓用于非线性校正系数估计。如果捕获了非线性校正器电路的输出，则已捕获数据的响应从残余非线性转换为完全非线性。基于所选频率仓的非线性项和已捕获数据估计非线性校正系数。
在一些系统中，ADC输入信号是高度非线性的。例如，可以将数字预失真应用于ADC输入信号。本文公开的非线性校正电路的实施方式确保ADC非线性被校正并且ADC输入信号中的非线性不受非线性校正的影响。非线性校正电路包括主数据路径和参考数据路径。输入信号在每个数据路径中被数字化并从时域转换到频域。相对于主数据路径计算参考数据路径的信道估计，并且应用信道估计来均衡参考数据路径。从主数据路径数据中减去已均衡的参考数据路径数据，并将差值与主数据路径ADC输出一起提供给非线性系数估计电路，用于生成非线性校正系数。
图1示出了包括用于模数转换器的非线性校正的系统100的框图。在一些示例中，系统100实现了射频接收器的一部分。系统100包括数字步进衰减器(DSA)电路102、ADC104、非线性校正器电路106、非线性校正系数估计器108和数字信号处理电路118。系统100的一些实施方式包括第二DSA电路120和第二ADC 122。数字信号处理电路118在数字信号处理器(DSP)或其他数字电路系统中实现，并且包括数字下变频器110。DSA电路102将输入信号112衰减一个衰减值，该衰减值可由提供给DSA电路102的数字值选择。在一些示例中，输入信号112是射频信号，并由滤波器电路124滤波(例如，以限制输入信号112的带宽)。DSA电路102耦合到ADC 104。类似地，DSA电路120将输入信号112衰减一个衰减值，该衰减值可由提供给DSA电路120的数字值选择。DSA电路120耦合到ADC 122。在如本文进一步描述的100的一些实施方式中，ADC 122以比ADC 104更好的线性度对112进行数字化，并且应用ADC122的输出来补偿输入信号112中的非线性。
ADC 104将DSA电路102的输出数字化。ADC 104的输出包括由ADC 104和DSA电路102引入的非线性。非线性校正器电路106接收由ADC 104输出的数字信号114并处理数字信号114以补偿由ADC 104和DSA电路102引入的非线性。非线性校正系数估计器108确定非线性校正器电路106使用的系数值以补偿ADC 104和DSA电路102的非线性。非线性校正系数估计器108估计针对ADC 104操作的给定采样率、奈奎斯特区、DSA设置等的非线性校正系数。
非线性校正器电路106将非线性校正系数应用于数字信号114以补偿ADC 104和DSA电路102的非线性，并将非线性校正数据116提供给数字信号处理电路118。在数字信号处理电路118中，数字下变频器110对非线性校正数据116进行下变频，并将下变频的同相和正交相位数据提供给下游电路系统进行进一步处理。例如，数字下变频器110将非线性校正数据116与本地振荡器的正弦信号和余弦信号相乘。
ADC 104的非线性通过将多抽头Voltera模型和基于导数项的模型应用于ADC 104的原始输出样本来建模。例如，ADC 104的非线性可以使用二阶和三阶非线性项来建模，例如：
二阶项：x2[n]，x[n]x′[n]，x′2[n]
三阶项：x3[n]，x2[n]x'[n]，x[n]x′2[n]，x′3[n]，x2[n]x[n+1]
图2示出了根据本公开的非线性校正电路200的框图。非线性校正电路200不需要工厂测试(和其成本)来生成非线性补偿所需的许多系数组和适应DSA电路102和ADC 104的各种操作参数所需的存储。相反，非线性校正电路200在运行时生成非线性校正系数。非线性校正电路200包括非线性校正器电路202和非线性系数估计电路204。非线性校正器电路202是非线性校正器电路106的一种实施方式，并且耦合到非线性系数估计电路204。非线性系数估计电路204在非线性校正器电路202的正常操作期间的运行时间生成非线性校正系数，供非线性校正器电路202使用。
非线性系数估计电路204包括数据捕获电路206、非线性项生成电路208、时频转换电路210、仓识别电路212、残余非线性转换电路214和非线性系数生成电路216。数据捕获电路206耦合到非线性校正器电路202的输入和非线性校正器电路202的输出以可选择地捕获数字信号114的原始数据样本或非线性校正数据116的样本以用于生成非线性校正系数。
数据捕获电路206耦合到非线性项生成电路208和时频转换电路210。非线性项生成电路208接收来自数据捕获电路206的捕获数据并处理该数据以生成非线性项。例如，从x[n](其中x[n]是ADC 104的输出)捕获一组256+k个样本，并且从捕获的样本中生成不同的NL项，如x3[n]，x2[n]x′[n]，x2[n]x[n+1]，(x′[n])3。对于每个NL项，生成256个样本。由于在生成数字导数或其他记忆项时的记忆效应，在输入处捕获额外的“k”个样本，即256+k个，以便为每个NL项生成有效的256个样本。数字导数通常由反对称FIR滤波器或其他已知装置生成。非线性项生成电路208耦合到时频转换电路210，并将基于数据捕获电路206所捕获的数据所生成的非线性项提供给时频转换电路210。时频转换电路210将数据捕获电路206捕获的数据及非线性项生成电路208生成的非线性项由时域转换至频域。例如，时频转换电路210对从数据捕获电路206接收的捕获数据和由非线性项生成电路208生成的非线性项应用快速傅立叶变换。在一些实施方式中，时频转换电路210在将输入数据乘以窗函数之后应用快速傅里叶变换。
时频转换电路210耦合到仓识别电路212，并将从数据捕获电路206捕获的数据中导出的频域数据及其非线性项提供给仓识别电路212。仓识别电路212处理频域数据以识别要用于生成非线性校正系数的频率仓。更具体地，仓识别电路212识别具有高电平的所创建的非线性项和低电平输入信号以用于生成非线性校正系数的频率仓。例如，让非线性项为x3[n]，x2[n]x′[n]，x2[n]x[n+1]，(x′[n])3，那么用于确定在频率仓处高电平的所创建的非线性项的一个度量是：
|F(x3(n))|2+|F(x2(n)x′(n))|2+|F(x2(n)x(n+1))|2+|F((x′[n])3)|2＞NLThresh (1)
并且用于确定在频率仓处的信号电平的低电平的一个度量是：
|F(x(n))|＜SigThresh (2)
需要同时满足以上两个条件才能选择频率仓进行估计。
图3示出了根据本公开的仓识别电路300的框图。仓识别电路300是仓识别电路212的一种实施方式。仓识别电路300包括信号功率电路302、非线性项功率电路304、信号功率比较器306、非线性项功率比较器308和判定电路310。信号功率电路302计算从时频转换电路210接收的频域信号的每个频率仓的信号功率值。类似地，非线性项功率电路304计算从时频转换电路210接收的频域非线性项的每个频率仓的非线性项功率值。在一些实施方式中，对于给定频率仓，非线性项功率电路304将非线性项功率计算为在给定频率仓的所有非线性项的幅度平方和或幅度之和。在其他实施方式中，超过阈值的非线性项的幅度被应用于计算非线性项功率。在其他实施方式中，将给定仓处的每个非线性项频率响应的幅度与阈值进行比较，并且即使其中一个超过阈值，也将其视为通过非线性功率阈值。
信号功率比较器306将由信号功率电路302生成的频率仓信号功率值与信号功率阈值进行比较。非线性项功率比较器308将由非线性项功率电路304生成的频率仓非线性项功率值与非线性项功率阈值进行比较。判定电路310基于信号功率比较器306和非线性项功率比较器308执行的比较的结果识别要在非线性校正系数估计中应用的频率仓。选择具有高非线性项功率(例如，高于非线性项功率阈值的功率)和低信号功率(例如，低于信号功率阈值的功率)的频率仓用于非线性校正系数估计。因此，判定电路310将信号功率小于信号功率阈值并且非线性项功率大于非线性项功率阈值的频率仓识别为适合用于非线性校正系数估计。
在用于x3[n]或任何三阶非线性的仓识别电路300操作的示例中，在f处具有单音调输入的情况下，x3[n]的频率响应在f和3f处将是高的。信号电平在基频f处高。仓识别电路300仅选择对应于3f的仓以用于非线性校正系数估计。
在用于x2[n]或任何二阶非线性的仓识别电路300操作的示例中，在f处具有单音调输入的情况下，x2[n]的频率响应在0和2f处将是高的。信号电平在基频f处高。仓识别电路300仅选择对应于0和2f的仓以用于非线性校正系数估计。
在用于x2[n]或任何二阶非线性的仓识别电路300操作的示例中，在f1和f2处具有两个音调输入的情况下，x2[n]的频率响应在0、f2-f1、2f1、f1+f2和2f2处将是高的。仓识别电路300仅选择对应于0、f2-f1、2f1、f1+f2和2f2的仓以用于非线性校正系数估计。-
在用于二阶和三阶非线性项的组合的仓识别电路300操作的示例中，在f处具有单音调输入的情况下，仓识别电路300仅选择对应于0、2f和3f的仓以用于非线性校正系数估计。
在用于二阶和三阶非线性项的组合的仓识别电路300操作的示例中，在f1和f2处具有两个音调输入的情况下，仓识别电路300选择二阶仓(0、f2-f1、2f1、f1+f2和2f2)和三阶仓(2f1-f2、2f2-f1、2f1+f2、3f1、3f2、2f2+f1)，不包括基本仓f1和f2。
图4A和图4B示出了仓识别电路300中的示例仓识别。图4A示出了具有频率f1和f2的两音调输入的信号功率。对于该输入信号，三阶非线性项(x3)或任何其他三阶非线性项在2f1-f2、f1、f2、2f2-f1、2f1+f2、3f1、3f2和2f2+f1处具有八个分量。基于信号和非线性项与各自的功率阈值的比较，在2f1-f2、2f2-f1、2f1+f2、3f1、3f2和2f2+f1处的频率仓由仓识别电路300选择，以用于非线性校正系数估计。
虽然本文已经提供了单音调和双音调示例来描述仓识别电路300的操作，但在实践中，输入信号是窄带或宽带调制数据。图4C示出了用于占用从f1到f2的频带的宽带数据的示例仓识别。为估计三阶非线性项选择的区域是(2f1-f2到f1)、(f2到2f2-f1)和(3f1到3f2)。为估计二阶项选择的区域是(0到f2-f1)和(2f1到2f2)。这些区域可以基于ADC104的采样率混叠回特定频率。在某些情况下，如果混叠频率回落到信号频带中，则将不使用这些频率仓，因为它们将无法通过信号功率检查。
现在返回图2，残余非线性转换电路214耦合到仓识别电路212，并允许将由非线性校正器电路202产生的非线性校正数据116用作非线性系数估计电路204的输入，这为由大的原始非线性水平引起的二阶效应提供了性能改进。残余非线性转换电路214通过将多个校正项添加到非线性校正数据116的频率响应来修改非线性校正数据116的频率响应。每个校正项是每个非线性项的频率响应与在非线性校正器电路202中应用的对应校正系数值的乘积。非线性校正数据116的频率响应的修改将非线性测量值从“残余非线性测量值”转换为“全非线性测量值”。
由仓识别电路212识别并由残余非线性转换电路214修改的频率仓由非线性系数生成电路216处理以估计和跟踪每个DSA范围的非线性校正系数，以供非线性校正器电路202使用。非线性系数生成电路216耦合到仓识别电路212和残余非线性转换电路216，并为DSA电路102和ADC 104的当前使用配置生成非线性校正系数。在一些实施方式中，非线性系数生成电路216包括矢量卡尔曼滤波器以生成非线性校正系数。在仓识别电路212选择的频率仓处，非线性项响应用作要估计的系数的权重，并且由残余非线性转换电路214提供的“全非线性测量值”用作测量值，如方程式(7)中的矩阵关系所示的测量值。
图5示出了非线性校正器电路202的示例的框图。在非线性校正器电路202中，非线性项生成器502产生各种非线性项(例如上面显示的用于非线性校正的2阶和3阶非线性项。估计系数值(C1……CN)并将其提供给非线性校正器电路202以用于非线性校正。系数值随着DSA电路102、ADC 104和温度的不同实例而变化。
假设应用到ADC 104或模拟电路的数字非线性校正使用以下四个项建模：
y[n]＝x[n]+c1x3[n]+c2x2[n]x′[n]+c3x2[n]+c4x[n]x′[n]+噪声 (3)
其中：
x[n]是ADC 104或模拟电路的离散输出；
x′[n]是x[n]的有效导数，即ADC 104的输出；
ci是每个非线性项的系数；和
y[n]是数字非线性校正器的输出。
方程式(3)可以在频域中写为：
Figure BDA0003663973260000081
其中方程式(4)对每个频率仓都有效。
方程式(4)的左侧表示由ADC 104或相关的模拟电路引入的非线性。在没有ADC输入信号的频率仓处，上述方程式(4)可写为：
Figure BDA0003663973260000082
方程式(5)可用于估计非线性系数C1、C2、C3和C4。此外，原始非线性水平低于约-55dBFS。在实践中，信号电平低于阈值(例如，-55dBFS)的所有频率仓可用于估计系数。
在所选择的仓(由仓识别电路212选择)中，线性方程式简化为：
Figure BDA0003663973260000091
非线性校正电路识别多个这样的线性方程式并且求解方程式以估计所有非线性项系数。
对于每个选定的仓，存在一个线性方程式。例如，对于x3[n]非线性或任何其他三阶非线性或三阶非线性项的组合，每个数据块为两音调输入提供六个方程式。如果在一个非线性估计窗口中有100个数据采集块，则将存储600个方程式。
Figure BDA0003663973260000092
其中：
N是方程式的数量，例如，在方程式(7)中；
T是非线性项的数量，示例1：对于x3[n]，x2x′[n]，T＝2，示例2：对于x3[n]，x2[n]x′[n]，x2[n]x[n+1]，(x′[n])3，T＝4；
hi，j是来自所选捕获集的所选频率仓处的第i个方程式的第j个非线性(NL)项的傅立叶变换；
c是要估计的NL项系数的Tx1向量；和
mi是第i个方程式的测量值，该方程式是ADC输出x[n]在来自所选捕获集的所选频率仓的傅立叶变换。
求解这种线性方程组(Hc＝m)(例如，使用基于最小二乘或卡尔曼滤波器的技术)以估计和跟踪非线性系数。
非线性校正电路的一些实施方式允许将非线性校正数据用作非线性系数估计的输入。如果系数估计器输入取自非线性校正器的输入，则非线性估计器看到ADC 104的整个非线性。然而，如果系数估计器输入取自非线性校正器的输出，则非线性估计器仅看到在非线性校正后留下的残余非线性。
HΔc＝m→H(c-ccorr)＝m→Hc＝Hccorr+m (8)
因此，在一些实施方式中，在系数估计之前将Hccorr加到m以等效地生成反映整个非线性的修改后的“m”。这使估计器能够始终估计完整的ADC非线性。由于减少了二阶效应，使用非线性校正器输出作为系数估计的输入导致提高性能。其他实施方式也从残余非线性估计残余系数并将其加到当前编程的系数。
图6示出了根据本公开的非线性校正电路200的非线性校正的示例结果。在图6的示例中，非线性校正电路200的操作将二次和三次谐波失真从相对于满量程(dBFS)的-58分贝减小到-86dBFS(全分贝刻度)。
在一些系统中，提供给ADC 104用于数字化的输入信号是高度非线性的(例如，具有数字预失真的输入信号)。在这样的系统中，除了ADC 104和DSA电路102的非线性之外，非线性校正电路200还试图补偿输入信号的非线性。在这样的系统中，本公开的非线性校正电路的一些实施方式包括高度线性、低信噪比的参考路径以帮助非线性系数估计。在这样的非线性校正电路中，参考路径有助于从ADC 104的输出中减去数字步进衰减器输入(包括源非线性分量)。在包括参考路径的系统中，非线性校正电路200的一些实施方式省略了在仓识别电路300中检查低信号功率，因为基本信号已经从由非线性校正电路200处理的信号中去除。
在实践中，主数据路径和参考路径的电路部件没有很好地匹配。例如，主数据路径和参考路径之间存在增益、延迟和/或带宽失配。在某些实施方式中，失配随数字步进衰减器的设置而变化。为了补偿这种失配，参考ADC(参考路径中的ADC)的输出在用于信号相减之前被馈送到信道均衡器。信道均衡器匹配两条数据路径，以精确消除输入信号和源非线性。以下非线性估计方程式用于在每个识别的仓处进行估计：
Figure BDA0003663973260000101
一旦参考路径与主路径匹配，参考路径的输出就有效地表示ADC和DSA电路的输入，并且当从ADC 104的输出中减去时，剩下的是由ADC非线性和噪声引入的分量。这就是方程式(9)右侧所表示的。请注意，参考路径可能有噪声，并且可以通过随时间求平均来最小化噪声对估计的影响。
Ch对路径之间的频率相关失配进行建模。减去Ch*F(xref(n))抵消了存在于所选仓处的所有ADC输入，因此，在抵消后仅保留ADC 104和DSA电路102的非线性分量。
图7示出了包括参考数据路径的非线性校正电路700的框图，该参考数据路径防止非线性校正电路700通过从用于生成非线性校正系数的信号中减去输入信号来补偿输入信号非线性。非线性校正电路700包括参考路径704。参考路径704包括DSA电路706、ADC 708、数据捕获电路705、时频转换电路710、信道估计电路712、信道均衡电路714和源非线性相减电路716。DSA电路706类似于DSA电路120。DSA电路706包括耦合到DSA电路102的输入的输入和耦合到ADC 708的输入的输出。参考路径704比由DSA电路102和ADC 104形成的数据路径(主数据路径)更线性(例如，ADC 708比ADC 104更线性但可能比ADC 104噪声大)。ADC 104和ADC 708将输入信号112数字化。
数据捕获电路705耦合到ADC 708的输出以捕获数据样本。时频转换电路710耦合到数据捕获电路705。由捕获电路705捕获的样本被提供给时频转换电路710。时频转换电路710将ADC 708的时域捕获样本转换为频域信号720。例如，时频转换电路710对从ADC 708接收的输出信号应用FFT以生成频域信号720。
时频转换电路710耦合到信道估计电路712。信道估计电路712接收时频转换电路710生成的频域信号720和时频转换电路211生成的频域信号718，并估计由DSA电路102和ADC 104形成的数据路径相对于DSA电路706和ADC 708的参考路径的信道。信道估计电路712耦合到信道均衡电路714。信道均衡电路还耦合到时频转换电路710。信道均衡电路714从信道估计电路712接收信道估计并且应用信道估计来均衡从时频转换电路710接收的频域信号720。
信道均衡电路714耦合到源非线性相减电路716。源非线性相减电路716接收频域信号718和由信道均衡电路714生成的均衡输出信号722。源非线性相减电路716从频域信号718中减去均衡输出信号722以有效地从提供给仓识别电路724的信号中去除输入信号112。因此，源非线性相减电路的输出有效地包含ADC 104和DSA电路102引入的非线性。源非线性相减电路716耦合到仓识别电路724并且将减去均衡输出信号722的频域信号718提供给仓识别电路724以用于确定非线性校正系数。仓识别电路724是仓识别电路212的一种实施方式，并且还耦合到时频转换电路210。
仓识别电路724和残余非线性电路214耦合到非线性系数生成电路216。216基于由非线性项生成电路208生成的非线性项的频率响应和源非线性相减电路716在由仓识别电路724识别的频率仓处的输出来估计非线性系数。在仓识别电路724识别的频率仓处，非线性项的频率响应用作非线性系数的权重；源非线性相减电路716的输出用作非线性系数估计中的测量值。
图8示出了适用于参考路径704的信道估计电路800的框图。信道估计电路800是信道估计电路712的一种实施方式。信道估计电路800包括原始信道估计电路802、基信道去除电路804、基信道存储器806、斜率和截距估计电路808、基信道估计器810、截距存储器812和斜率存储器814。原始信道估计电路802接收频域信号718和频域信号720，并且通过将主路径频域响应与每个仓处的参考频域响应相关联，为每个频率仓提供原始信道估计值。例如，如方程式(10)所示获得原始信道估计。原始逆信道估计是主路径和参考路径的频率响应的累积互相关与给定频率仓的主路径响应的累积功率的比率。
Figure BDA0003663973260000121
基信道去除电路804耦合到原始信道估计电路802和基信道存储器806。基信道存储器806向基信道去除电路804提供基信道值以用于调整原始信道值。基信道去除电路804接收由原始信道估计电路802生成的原始信道估计并且调整每个原始信道估计以去除基信道估计值。利用在给定DSA设置下的原始信道估计和针对估计的仓位置，基信道去除电路804补偿来自仓位置处的原始信道估计的基信道响应贡献。
斜率和截距估计电路808耦合到基信道存储器806和基信道去除电路804。斜率和截距估计电路808处理从基信道去除电路804接收的调整后的信道值以估计和跟踪针对每个DSA设置的斜率值和截距值。斜率和截距估计电路808耦合到截距存储器812和斜率存储器814。斜率和截距估计电路808将截距值存储在截距存储器812中并且将斜率值存储在斜率存储器814中以用于DSA索引值。
基信道估计器810耦合到斜率和截距估计电路808、截距存储器812和斜率存储器814。基信道估计器810使用分别存储在斜率存储器814和截距存储器812中的斜率值和截距值来估计基信道值。基信道值对跨不同DSA设置的频率相关的共同失配建模，而斜率值和截距值对针对每个DSA设置的小残余失配建模。基信道估计器810耦合到基信道存储器806，并将基信道值存储在基信道存储器806中。基信道估计器810使用对应的截距和斜率值计算每个DSA设置的增益和延迟失配。如果跨所有DSA设置识别出公共增益和/或延迟分量，则基信道估计器810应用失配的公共部分来细化基信道响应。细化的基信道响应存储在基信道存储器806中。给定细化的基信道响应，跨所有DSA设置调整先前估计的截距和斜率参数以仅反映残余失配。调整后的斜率和截距值分别存储在斜率存储器814和截距存储器812中。
一旦我们知道跨所有DSA设置建立了公共增益或延迟失配，则将基信道更新为：
Figure BDA0003663973260000131
其中：
bin是特定频率仓位置，仓范围为0，1，……NFFT-1；
gmm是跨所有DSA设置的公共增益失配；
dmm是跨所有DSA设置的公共延迟不匹配；和
NFFT是用于时频转换的FFT的大小。
old_basec_ch在某些实施方式中一开始是统一的。
当基信道已更新时，每个DSA设置的截距和斜率更新如下：
channel[bin][DSA]＝old_base_ch[bin]*(old_Intercept[DSA]+bin*old_slope[DSA])＝new_base_ch[bin]*(new_Intercept[DSA]+bin*new_slope[DSA]) (12)
方程式(12)应用于每个DSA索引的两个仓位置。例如，在仓＝10和100处。然后，求解两个线性方程式以得出每个DSA索引的新截距和新斜率值。
图9示出了适用于参考路径704的信道均衡电路900的框图。信道均衡电路900是信道均衡电路714的一种实施方式。信道均衡电路900耦合到时频转换电路710、基信道存储器806、截距存储器812和斜率存储器814。信道均衡电路900包括计算电路902，其计算每个频率仓的信道补偿值(信道均衡值)并将信道补偿值应用于每个频率仓的频域参考数据以均衡参考路径704。信道均衡电路900的计算电路902将信道补偿值计算为：
Channel[DSA][Bin]＝BaseChannel[Bin]*(CIntercept[DSA]+CSlope[DSA]*Bin) (13)
其中：
Channel为信道补偿值；
DSA是应用于DSA电路102的衰减选择索引(DSA索引值)；
bin是频率仓索引；
BaseChannel是从基信道存储器806检索的基信道值
CIntercept是从截取存储器812检索的截取值；和
CSlope是从斜率存储器814检索的斜率值。
信道均衡电路900计算信道补偿值与频域信号720的值(即频域数据值)的乘积的均衡数据值。信道均衡电路900的实施方式在尺寸上是紧凑的(例如，在其他均衡电路尺寸的第1/8的范围内)。
图10示出了根据本公开的用于非线性校正的方法1000的流程图。尽管为方便起见按顺序描绘，但所示出的动作中的至少一些可以以不同的顺序执行和/或并行执行。此外，一些实施方式可能只执行所示动作中的一些。方法1000的操作由非线性校正电路700的实施方式来执行。
在框1002中，非线性校正电路700接收作为主数据路径(由DSA电路102和ADC 104形成)和参考路径704的输入的信号。例如，输入信号在DSA电路102的输入端和DSA电路706的输入端提供。在一些示例中，输入信号包括非线性度。
在框1004中，ADC 104将主数据路径中的输入信号数字化并且ADC 708将参考路径704中的输入信号数字化。数据捕获电路206耦合到ADC 104并捕获ADC 104的输出，并且数据捕获电路705捕获ADC 708的输出。在方法1000的一些实施方式中，数据捕获电路206可选择地捕获ADC 104的输出或非线性校正器电路202的输出以用作估计输入数据。时频转换电路211将ADC 104的捕获的数字输出从时域转换到频域，并且时频转换电路710将ADC 708的捕获的数字输出从时域转换到频域。
在框1006中，信道估计电路712处理由时频转换电路710和211提供的频域数据，以生成参考路径704相对于主数据路径的信道估计。
在框1008中，信道均衡电路714应用由信道估计电路712生成的信道估计来均衡频域信号720。
在框1010中，源非线性相减电路716从频域信号718(ADC 104的频域输出)中减去均衡输出信号722(ADC 708在频域中的均衡输出)以产生减去参考的信号。
在框1012中，非线性项生成电路208处理捕获的数据并为数据捕获电路206捕获的数据生成非线性项。时频转换电路210将由数据捕获电路206捕获的数据和由非线性项生成电路208生成的非线性项从时域转换到频域。
在框1014中，仓识别电路212识别频率仓以应用于非线性校正系数的估计。所识别的频率仓是具有低于第一阈值的信号功率和高于第二阈值的非线性功率的频率仓。
在框1016中，残余非线性转换电路214通过修改在识别的频率仓处的信号的频率响应来将残余非线性测量值转换为完全非线性测量值。通过向信号添加多个校正项来修改频率响应，其中每个校正项是非线性项的频率响应与非线性校正器电路202中当前使用的对应非线性校正系数的乘积。
在框1018中，非线性系数生成电路216基于信号(减去参考的信号)和在由仓识别电路212识别的频率仓处的非线性项生成并跟踪非线性校正系数。
在框1020中，非线性校正器电路202应用非线性校正系数，以针对由ADC 104和DSA电路102在数字信号114中引入的非线性来补偿非线性校正数据116。
图11示出了根据本公开的用于非线性校正的方法1100的流程图。尽管为方便起见按顺序描绘，但所示出的动作中的至少一些可以以不同的顺序执行和/或并行执行。此外，一些实施方式可能只执行所示动作中的一些。方法1100的操作由非线性校正电路200的实施方式来执行。
在框1102中，非线性校正电路200接收作为DSA电路102和ADC 104的输入的信号。例如，在DSA电路102的输入处提供输入信号。
在框1104中，ADC 104将输入信号数字化。数据捕获电路206捕获ADC 104的输出。在方法1100的一些实施方式中，数据捕获电路206可选择地捕获ADC 104的输出或非线性校正器电路202的输出以用作估计输入数据。时频转换电路211将ADC 104的数字输出从时域转换到频域。
在框1106中，非线性项生成电路208处理捕获的数据并为捕获的数据生成非线性项。时频转换电路210将数据捕获电路206捕获的数据与非线性项生成电路208生成的非线性项由时域转换至频域。
在框1108中，仓识别电路212识别频率仓以应用于非线性校正系数的估计。所识别的频率仓是具有低于第一阈值的信号功率和高于第二阈值的非线性功率的频率仓。
在框1110中，残余非线性转换电路214通过修改在识别的频率仓处的信号的频率响应来将残余非线性测量值转换为完全非线性测量值。通过向信号添加多个校正项来修改频率响应，其中每个校正项是非线性项的频率响应与非线性校正器电路202中当前使用的对应非线性校正系数的乘积。
在框1112中，非线性系数生成电路216基于在由仓识别电路212识别的频率仓处的信号和非线性项来生成和跟踪非线性校正系数。
在框1114中，非线性校正器电路202应用非线性校正系数，以针对由ADC 104在数字信号114中引入的非线性来补偿非线性校正数据116。
在权利要求的范围内，对所描述的实施例进行修改是可能的，并且其他实施例也是可能的。

Claims (28)

1.一种非线性校正电路，包括：
非线性系数估计电路，包括：
数据捕获电路；
耦合到所述数据捕获电路的非线性项生成电路；
耦合到所述数据捕获电路和所述非线性项生成电路的时频转换电路；
耦合到所述时频转换电路的仓识别电路；
耦合到所述仓识别电路的残余非线性转换电路；以及
耦合到所述仓识别电路和所述残余非线性转换电路的非线性系数生成电路。
2.根据权利要求1所述的非线性校正电路，还包括非线性校正器电路，所述非线性校正器电路耦合到所述非线性系数估计电路，并且被配置为基于由所述非线性系数生成电路生成的非线性校正系数生成非线性校正数据。
3.根据权利要求2所述的非线性校正电路，其中，所述数据捕获电路被配置为捕获所述非线性校正数据。
4.根据权利要求2所述的非线性校正电路，其中，所述数据捕获电路被配置为捕获作为输入提供给所述非线性校正器电路用于非线性校正的原始数据样本。
5.根据权利要求1所述的非线性校正电路，其中，所述非线性项生成电路被配置成为由所述数据捕获电路捕获的数据生成非线性项。
6.根据权利要求5所述的非线性校正电路，其中，所述时频转换电路被配置为将所述非线性项和所述数据捕获电路捕获的所述数据从时域转换到频域。
7.根据权利要求5所述的非线性校正电路，其中：
所述非线性系数生成电路被配置为基于在由所述仓识别电路识别的频率仓处的所述非线性项的频率响应和所述数据捕获电路的输出的频率响应来估计非线性系数；并且
在所述仓识别电路识别的每个仓处，所述非线性项的所述频率响应用作所述非线性系数的权重；并且所述数据捕获电路的所述输出的所述频率响应用作所述非线性系数的估计时的测量值。
8.根据权利要求5所述的非线性校正电路，其中，所述仓识别电路被配置为识别频率仓以应用于非线性校正系数的估计，作为具有低于第一阈值的信号功率和高于第二阈值的非线性项功率的仓。
9.根据权利要求8所述的非线性校正电路，其中，所述残余非线性转换电路被配置为通过向所述频率仓处的信号添加多个校正项来修改所述信号的频率响应，其中每个校正项是所述非线性项的频率响应与对应的非线性校正系数的乘积。
10.根据权利要求1所述的非线性校正电路，其中：
所述数据捕获电路为第一数据捕获电路；
所述时频转换电路为第一时频转换电路；并且
所述非线性校正电路还包括：
数据路径，包括：
第一数字步进衰减器即第一DSA；和
耦合到所述第一数据捕获电路的第一模数转换器即第一ADC；以及
参考路径，包括：
第二DSA，其包括耦合到所述第一DSA的输入的输入；
耦合到所述第二DSA的第二ADC；
耦合到所述第二ADC的第二数据捕获电路；
耦合到所述第二数据捕获电路的第二时频转换电路；
耦合到所述第一时频转换电路和所述第二时频转换电路的信道估计电路；
耦合到所述信道估计电路和所述第二时频转换电路的信道均衡电路；以及
耦合到所述信道均衡电路、所述第一时频转换电路和所述仓识别电路的源非线性相减电路。
11.根据权利要求10所述的非线性校正电路，其中，所述信道均衡电路被配置为将所述参考路径均衡到所述数据路径。
12.根据权利要求10所述的非线性校正电路，其中，所述信道估计电路包括：
基信道存储器；
斜率存储器；
截距存储器；
原始信道估计电路，其被配置为基于所述第一ADC的输出和所述第二ADC的输出生成原始信道估计；
耦合到所述原始信道估计电路和所述基信道存储器的基信道去除电路；
耦合到所述基信道去除电路、所述斜率存储器和所述截距存储器的斜率和截距估计电路；以及
耦合到所述斜率和截距估计电路和所述基信道存储器的基信道估计器。
13.根据权利要求12所述的非线性校正电路，其中，所述通道均衡电路包括计算电路，所述计算电路被配置为：
将信道均衡值计算为以下的乘积：
从所述基信道存储器检索的基信道值；以及
从所述截距存储器检索的截距值和从所述斜率存储器检索的斜率值的总和乘以频率仓索引；并且
将均衡数据值计算为所述信道均衡值与所述第二时频转换电路产生的频域数据值的乘积。
14.一种非线性校正电路，包括：
数据路径，包括：
第一数字步进衰减器即第一DSA；
第一模数转换器即第一ADC；
耦合到所述第一ADC的第一数据捕获电路；以及
耦合到所述第一数据捕获电路的第一时频转换电路；
参考路径，包括：
第二DSA，其包括耦合到所述第一DSA的输入的输入；
耦合到所述第二DSA的第二ADC；
耦合到所述第二ADC的第二数据捕获电路；
耦合到所述第二数据捕获电路的第二时频转换电路；
耦合到所述第一时频转换电路和所述第二时频转换电路的信道估计电路；
耦合到所述信道估计电路和所述第二时频转换电路的信道均衡电路；以及
耦合到所述信道均衡电路和所述第一时频转换电路的源非线性相减电路；以及
耦合到所述第一数据捕获电路和所述第一时频转换电路的非线性项生成电路；
耦合到所述源非线性相减电路和所述第一时频转换电路的仓识别电路；
耦合到所述仓识别电路的残余非线性转换电路；以及
耦合到所述仓识别电路和所述残余非线性转换电路的非线性系数生成电路。
15.根据权利要求14所述的非线性校正电路，其中：
所述非线性系数生成电路被配置为基于在由所述仓识别电路识别的频率仓处的由所述非线性项生成电路生成的非线性项和所述源非线性相减电路的输出的频率响应来估计非线性系数；并且
在由所述仓识别电路识别的所述频率仓处，所述非线性项的所述频率响应用作所述非线性系数的权重；并且所述源非线性相减电路的所述输出用作所述非线性系数的估计时的测量值。
16.根据权利要求14所述的非线性校正电路，其中，所述信道估计电路被配置为使所述参考路径均衡到所述数据路径。
17.根据权利要求14所述的非线性校正电路，其中，所述信道估计电路包括：
斜率存储器，其被配置为存储针对DSA索引值的斜率值；
截距存储器，其被配置为存储针对所述DSA索引值的截距值；
基信道存储器，其被配置为存储针对频率仓的基信道值；
原始信道估计电路，其被配置为基于所述第一ADC的输出和所述第二ADC的输出生成原始信道估计；
耦合到所述原始信道估计电路和所述基信道存储器的基信道去除电路；
耦合到所述基信道去除电路、所述斜率存储器和所述截距存储器的斜率和截距估计电路；以及
耦合到所述斜率和截距估计电路和所述基信道存储器的基信道估计器。
18.根据权利要求17所述的非线性校正电路，其中，所述信道均衡电路包括：
计算电路，其被配置为将针对所述频率仓的信道补偿值计算为针对所述频率仓的所述基信道值和所述截距值与针对所述DSA索引值的斜率值和频率仓索引的乘积之和的乘积。
19.根据权利要求14所述的非线性校正电路，还包括非线性校正器电路，所述非线性校正器电路耦合到所述非线性系数生成电路，并且被配置为基于由所述非线性系数生成电路生成的非线性校正系数来生成非线性校正数据。
20.根据权利要求19所述的非线性校正电路，其中，所述第一数据捕获电路被配置为可选择地捕获由所述第一ADC提供给所述非线性校正器电路以进行非线性校正的所述非线性校正数据或原始数据样本。
21.根据权利要求20所述的非线性校正电路，其中，所述非线性项生成电路被配置成为由所述第一数据捕获电路捕获的数据生成非线性项。
22.根据权利要求21所述的非线性校正电路，其中，所述第一时频转换电路被配置为将所述非线性项和由所述第一ADC生成并由所述第一数据捕获电路捕获的数据样本从时域转换到频域。
23.根据权利要求21所述的非线性校正电路，其中，所述仓识别电路被配置为识别频率仓以应用于非线性校正系数的估计，作为具有低于第一阈值的信号功率和高于第二阈值的非线性项功率的所述第一ADC生成的样本的仓。
24.根据权利要求23所述的非线性校正电路，其中，所述残余非线性转换电路被配置为通过向所述频率仓处的信号添加多个校正项来修改所述信号的频率响应，其中每个校正项是所述非线性项的频率响应与当前在所述非线性校正器电路中使用的对应非线性校正系数的乘积。
25.一种用于非线性校正的方法，包括：
接收作为主数据路径和参考数据路径的输入的信号；
通过所述主数据路径的第一模数转换器即第一ADC和所述参考数据路径的第二ADC对所述信号进行数字化；
从所述第一ADC的输出中减去所述第二ADC的输出以产生减去参考的信号；
基于所述减去参考的信号估计非线性校正系数；以及
将所述非线性校正系数应用于所述第一ADC的所述输出以生成非线性校正数据。
26.根据权利要求25所述的方法，还包括：
基于所述第二ADC的所述输出和所述第一ADC的所述输出生成所述参考数据路径相对于所述主数据路径的信道估计；以及
在相减之前，基于所述信道估计均衡所述第二ADC的所述输出。
27.根据权利要求26所述的方法，还包括：
从所述第一ADC的所述输出生成非线性项；以及
识别频率仓以应用于所述非线性校正系数的估计，作为具有低于第一阈值的信号功率和高于第二阈值的非线性功率的频率仓。
28.根据权利要求27所述的方法，还包括通过将多个校正项添加到所述频率仓处的所述信号来修改所述频率仓处的所述减去参考的信号的频率响应，其中每个校正项是所述非线性项的频率响应与当前用于校正所述第一ADC的所述输出的对应非线性校正系数的乘积。
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