KR20100051146A - 배랙터 및 이를 포함하는 디지털 제어 발진기 - Google Patents

배랙터 및 이를 포함하는 디지털 제어 발진기 Download PDF

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KR20100051146A
KR20100051146A KR1020080110165A KR20080110165A KR20100051146A KR 20100051146 A KR20100051146 A KR 20100051146A KR 1020080110165 A KR1020080110165 A KR 1020080110165A KR 20080110165 A KR20080110165 A KR 20080110165A KR 20100051146 A KR20100051146 A KR 20100051146A
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조성환
한재현
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Abstract

배랙터는 제1 및 제2 NMOS 트랜지스터(n-type metal oxide semiconductor transistor), 제1 및 제2 PMOS 트랜지스터(p-type metal oxide semiconductor transistor)를 포함한다. 제1 NMOS 트랜지스터 는 디지털 제어 신호를 입력 받는 소스 및 드레인, 및 제1 단자에 연결된 게이트를 포함하고 제2 NMOS 트랜지스터는 디지털 제어 신호를 입력 받는 소스 및 드레인, 및 제2 단자에 연결된 게이트를 포함한다. 제1 PMOS 트랜지스터는 디지털 제어 신호를 입력 받는 소스 및 드레인, 및 제1 단자에 연결된 게이트를 포함하고 제2 PMOS 트랜지스터는 디지털 제어 신호를 입력 받는 소스 및 드레인, 및 상기 제2 단자에 연결된 게이트를 포함한다.

Description

배랙터 및 이를 포함하는 디지털 제어 발진기{VARACTOR AND DIGITALLY CONTROLLED OSCILLATOR HAVING THE SAME}
본 발명은 배랙터(varactor)에 관한 것으로서, 더욱 상세하게는 적은 캐패시턴스 변화량을 가지는 배랙터에 관한 것이다.
아날로그 회로는 공정, 전압, 및 온도 등의 요인에 의한 영향을 받기 쉽다. 공정 기술의 발달로 MOS(Metal Oxide Semiconductor) 트랜지스터의 소형화가 진행됨에 따라 여러 방면에서 아날로그 회로의 정확성을 기하기 위한 방법이 고안되고 있다. 아날로그 회로를 디지털 회로로 대체하여 설계하는 방법이 그 중의 하나이다.
대표적인 아날로그 회로인 위상 고정 루프(phase locked loop)를 디지털 회로로 구현한 것이 전폭 디지털 위상 고정 루프(all-digital phase locked loop)이다. 전폭 디지털 위상 고정 루프는 위상 고정 루프와 비교하여 외부 환경에 의한 영향은 적으나 양자화 잡음의 영향을 받아 정확성이 떨어지는 문제점이 있다. 양자화 잡음은 전압 제어 발진기(voltage controlled oscillator)를 디지털 회로로 구현한 디지털 제어 발진기(digitally-controlled oscillator)의 한정된 해상도에 의 하여 발생한다.
디지털 제어 발진기를 구성하는 인덕터(Inductor) 및 캐패시터(Capacitor)의 공진 회로의 공진주파수(f)는 수학식 1에 의해 도출된다.
Figure 112008077121561-PAT00001
입력 신호에 따라 출력되는 주파수 신호를 변화시키기 위해서는 인턱터의 인덕턴스 또는 캐패시터의 캐패시턴스를 변화시켜야 한다. 캐패시터가 인덕터에 비하여 공정 집적도가 높기 때문에 캐패시턴스를 조절하여 출력 주파수 값을 변화시키는 것이 설계 용이성과 크기 측면에서 유리하다.
상기 문제점을 해결하기 위한 본 발명의 목적은 정밀한 캐패시턴스 조절이 가능한 배랙터를 제공하는 것이다.
본 발명의 다른 목적은 배랙터를 포함하여 높은 주파수 분해능을 가지는 디지털 제어 발진기(digitally-controlled oscillator)를 제공하는 것이다.
상기 목적을 달성하기 위한 본 발명의 일 실시예에 따른 배랙터는 제1 NMOS 트랜지스터(n-type metal oxide semiconductor transistor), 제2 NMOS 트랜지스터, 제1 PMOS 트랜지스터(p-type metal oxide semiconductor transistor), 및 제2 PMOS 트랜지스터를 포함한다.
상기 제1 NMOS 트랜지스터는 디지털 제어 신호를 입력 받는 소스 및 드레인, 및 제2 단자에 연결된 게이트를 포함하고, 상기 제2 NMOS 트랜지스터는 디지털 제어 신호를 입력 받는 소스 및 드레인, 및 제2 단자에 연결된 게이트를 포함한다. 상기 제1 PMOS 트랜지스터는 디지털 제어 신호를 입력 받는 소스 및 드레인, 및 상기 제1 단자에 연결된 게이트를 포함하고, 상기 제2 PMOS 트랜지스터는 상기 디지털 제어 신호를 입력 받는 소스 및 드레인, 및 상기 제2 단자에 연결된 게이트를 포함한다. 상기 제1 및 제2 단자는 캐소드(cathode) 단자이거나 애노드(anode) 단자일 수 있다.
일 실시예에 있어서, 상기 각 제1 NMOS 트랜지스터, 제2 NMOS 트랜지스터, 제1 PMOS 트랜지스터, 및 제2 PMOS 트랜지스터들의 특성은 각 채널의 폭, 채널의 깊이, 및 도핑 농도에 상응하여 변할 수 있다. 상기 각 제1 NMOS 트랜지스터, 제2 NMOS 트랜지스터, 제1 PMOS 트랜지스터, 및 제2 PMOS 트랜지스터들의 크기에 기초하여 캐패시턴스 변화량에 상응하는 전체 캐패시턴스 증분이 변할 수 있다.
본 발명의 일 실시예에 따른 배랙터는 제1 단자 및 제2 단자 사이에 병렬 연결되어 있으며 복수의 디지털 제어 신호를 포함하는 디지털 제어 신호 시퀀스를 순차적으로 입력 받는 복수 개의 배랙터부를 포함한다. 상기 각 배랙터부는 제1 NMOS 트랜지스터부, 제2 NMOS 트랜지스터부, 제1 PMOS 트랜지스터부, 및 제2 PMOS 트랜지스터부를 포함한다.
상기 제1 NMOS 트랜지스터부는 상기 디지털 제어 신호를 입력 받는 소스 및 드레인, 및 상기 제1 단자에 연결된 게이트를 포함하는 하나 이상의 NMOS 트랜지스터들을 포함하고, 상기 제2 NMOS 트랜지스터부는 디지털 제어 신호를 입력 받는 소스 및 드레인, 및 상기 제2 단자에 연결된 게이트를 포함하는 하나 이상의 NMOS 트랜지스터들을 포함한다. 상기 제1 PMOS 트랜지스터부는 디지털 제어 신호를 입력 받는 소스 및 드레인, 및 상기 제1 단자에 연결된 게이트를 포함하는 하나 이상의 PMOS 트랜지스터들을 포함하고, 상기 제2 PMOS 트랜지스터부는 상기 디지털 제어 신호를 입력 받는 소스 및 드레인, 및 제2 단자에 연결된 게이트를 포함하는 하나 이상의 PMOS 트랜지스터들을 포함한다. 상기 제1 및 제2 단자는 캐소드 단자이거나 애노드 단자일 수 있다.
일 실시예에 있어서, 상기 각 배랙터 부는 상기 디지털 제어 신호 입력단을 중심으로 대칭 구조를 가질 수 있다.
일 실시예에 있어서, 상기 각 배랙터 부는 상기 디지털 제어 신호가 상기 디지털 제어 시퀀스에서 차지하는 비트 자릿수에 기초하여 상이한 수의 트랜지스터들을 포함할 수 있다.
본 발명의 일 실시예에 따른 배랙터는 디지털 제어 배랙터 및 발진 신호 출력부를 포함한다. 상기 디지털 제어 배랙터는 복수의 디지털 제어 신호를 포함하는 디지털 제어 신호 시퀀스에 기초하여 캐패시턴스 변화량에 상응하는 캐패시턴스 증분을 조절한다. 상기 발진 신호 출력부는 상기 디지털 제어 배랙터와 전기적으로 연결되어 상기 캐패시턴스 증분에 기초하여 출력 주파수 신호를 생성한다.
상기 디지털 제어 배랙터는 제1 NMOS 트랜지스터부, 제2 NMOS 트랜지스터부, 제1 PMOS 트랜지스터부, 및 제2 PMOS 트랜지스터부를 포함한다. 상기 제1 NMOS 트랜지스터부는 상기 디지털 제어 신호를 입력 받는 소스 및 드레인, 및 상기 제1 단자에 연결된 게이트를 포함하는 하나 이상의 NMOS 트랜지스터들을 포함하고, 상기 제2 NMOS 트랜지스터부는 디지털 제어 신호를 입력 받는 소스 및 드레인, 및 상기 제2 단자에 연결된 게이트를 포함하는 하나 이상의 NMOS 트랜지스터들을 포함한다. 상기 제1 PMOS 트랜지스터부는 디지털 제어 신호를 입력 받는 소스 및 드레인, 및 상기 제1 단자에 연결된 게이트를 포함하는 하나 이상의 PMOS 트랜지스터들을 포함하고, 상기 제2 PMOS 트랜지스터부는 상기 디지털 제어 신호를 입력 받는 소스 및 드레인, 및 제2 단자에 연결된 게이트를 포함하는 하나 이상의 PMOS 트랜지스터들을 포함한다. 상기 제1 및 제2 단자는 캐소드 단자이거나 애노드 단자일 수 있다.
본 발명의 일 실시예에 따른 배랙터는 NMOS 트랜지스터와 PMOS 트랜지스터를 병렬로 연결함으로써 제어 신호에 따라 적은 캐패시턴스 변화량을 가질 수 있다.
그리고 본 발명의 일 실시예에 따른 디지털 제어 발진기는 입력 신호의 조절에 의해 높은 주파수 분해능을 가져 양자화 잡음을 줄일 수 있다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 아니 된다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로 사용될 수 있다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미이다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미인 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거 나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.
도 1은 종래 기술에 의한 배랙터(Varactor)(100)를 나타내는 회로도이다.
도 1을 참조하면, 배랙터(100)는 제1 NMOS(N-type Metal Oxide Semiconductor) 트랜지스터(MN1) 및 제2 NMOS 트랜지스터(MN2)를 포함한다.
제1 NMOS 트랜지스터(MN1)는 디지털 제어 신호(di)를 입력 받는 소스 및 드레인, 및 제1 단자(ND1)에 연결된 게이트를 포함한다. 제2 NMOS 트랜지스터(MN2)는 디지털 제어 신호(di)를 입력 받는 소스 및 드레인, 및 제2 단자(ND2)에 연결된 게이트를 포함한다. 제1 NMOS 트랜지스터(MN1)의 소스와 제2 NMOS 트랜지스터(MN2)의 소스, 제1 NMOS 트랜지스터(MN1)의 드레인과 제2 NMOS 트랜지스터(MN2)의 드레인은 전기적으로 연결되어 있다.
제1 및 제2 NMOS 트랜지스터(MN1, MN2)는 직렬 연결되어 있다. 제1 및 제2 단자(ND1, ND2)는 같은 극성의 캐소드(Cathode)단자이거나, 또는 애노드(Anode)단자일 수 있다.
도 2는 도 1의 배랙터(100)의 전압-캐패시턴스 특성을 나타내는 그래프이다.
VCON은 제어 신호, CAP은 캐패시턴스, Cnon은 반전층이 형성되는 경우의 측정 캐패시턴스, 및 Cnoff는 반전층이 형성되지 않는 경우의 측정 캐패시턴스를 나 타낸다.
제어 신호(VCON)는 배랙터(100)의 전압-캐패시턴스 특성을 나타내기 위하여 편의상 디지털 제어 신호(di)를 아날로그 신호 형식으로 나타낸 것이다.
제어 신호(VCON)가 논리 레벨 '하이'에 상응하는 경우에는, 제1 및 제2 NMOS 트랜지스터(MN1, MN2)의 게이트 전압과 제어 신호(VCON)의 전압 차가 제1 및 제2 NMOS 트랜지스터(MN1, MN2)의 문턱 전압 보다 커 제1 및 제2 NMOS 트랜지스터(MN1, MN2)는 턴 온(Turn-on)되고 반전층이 형성되어 캐패시터에 전하가 충전된다. 반전층이 최대로 형성되어 캐패시턴스가 최대값을 가지게 된다. 이는 도2에서 제어 신호(VCON)가 VDD값을 가지는 경우를 나타내며, 디지털 제어 신호(di)가 '1'값을 갖는 경우와 동일하다.
제어 신호(VCON)가 논리 레벨 '로우'에 상응하는 경우에는, 제1 및 제2 NMOS 트랜지스터(MN1, MN2)의 게이트의 전압과 제어 신호(VCON)의 전압 차가 제1 및 제2 NMOS 트랜지스터(MN1, MN2)의 문턱 전압 보다 작으므로 제1 및 제2 NMOS 트랜지스터(MN1, MN2)는 오프되고 반전층에 의한 채널이 형성되지 않으므로 전하가 충전되지 않아 측정 캐패시턴스는 최소값을 가진다. 디지털 제어 신호(di)가 '0' 값을 갖는 경우와 동일하다.
따라서, 제어 신호(VCON)의 조절에 의하여 얻을 수 있는 캐패시턴스의 변화량에 상응하는 증분 캐패시턴스(ΔC)는 수학식 2에 의해 도출된다.
Figure 112008077121561-PAT00002
상기한 바와 같이, 증분 캐패시턴스의 크기가 작을 수록 보다 높은 해상도를 기대할 수 있다.
도 3은 본 발명의 일 실시예에 따른 배랙터를 나타내는 회로도이다.
도 3을 참조하면, 배랙터(300)는 제1 NMOS 트랜지스터(MN1), 제2 NMOS 트랜지스터(MN2), 제1 PMOS 트랜지스터(MP1), 및 제2 PMOS 트랜지스터(MP2)를 포함한다.
N형 배랙터(300n)는 제1 NMOS 트랜지스터(MN1) 및 제2 NMOS 트랜지스터(MN2)를 포함하고, P형 배랙터(300p)는 제1 PMOS 트랜지스터(MP1) 및 제2 PMOS 트랜지스터(MP2)를 포함한다.
제1 NMOS 트랜지스터(MN1)는 디지털 제어 신호(di)를 입력 받는 소스 및 드레인, 및 제1 단자(ND1)에 연결된 게이트를 포함한다. 제1 NMOS 트랜지스터(MN1)의 소스는 제1 PMOS 트랜지스터(MP1)의 소스와 전기적으로 연결되어 있다.
제2 NMOS 트랜지스터(MN2)는 디지털 제어 신호(di)를 입력 받는 소스 및 드레인, 및 제2 단자(ND2)에 연결된 게이트를 포함한다. 제2 NMOS 트랜지스터(MN2)의 소스는 제2 PMOS 트랜지스터(MP2)의 소스와 전기적으로 연결되어 있다.
제1 PMOS 트랜지스터(MP1)는 디지털 제어 신호(di)를 입력 받는 소스 및 드레인, 및 제1 단자(ND1)에 연결된 게이트를 포함한다.
제2 PMOS 트랜지스터(MP2)는 디지털 제어 신호(di)를 입력 받는 소스 및 드레인, 및 제2 단자(ND2)에 연결된 게이트를 포함한다.
N형 배랙터(300n)는 제1 NMOS 트랜지스터(MN1) 및 제2 NMOS 트랜지스터(MN2)를 포함하고, P형 배랙터(320p)는 제1 PMOS 트랜지스터(MP1) 및 제2 PMOS 트랜지스터(MP2)를 포함한다.
배랙터(300)는 N형 배랙터(300n) 및 P형 배랙터(320p)가 병렬 연결되어 있다.
도 4a는 N형 배랙터의 전압-캐패시턴스 특성을 나타내는 그래프이다.
도 4b는 도 3의 배랙터(300)의 전압-캐패시턴스 특성을 나타내는 그래프이다.
이하, 도3, 4a, 및 4b를 참조하여 본 발명의 일 실시예에 따른 배랙터의 특성을 설명하도록 한다.
P 형 배랙터(300p)는 N형 배랙터(300n)와 상반되는 전압-캐패시턴스 특성을 가진다.
제어 신호(VCON)가 논리 레벨 '하이'에 상응하는 경우에는, 도 3의 제1 및 제2 PMOS 트랜지스터(MP1, MP2)의 게이트 전압과 제어 신호(VCON)의 전압 차가 제1 및 제2 PMOS 트랜지스터 (MP1, MP2)의 문턱 전압 보다 작으므로 제1 및 제2 PMOS 트랜지스터(MP1, MP2)는 오프되고 반전층에 의한 채널이 형성되지 않는다. 캐패시턴스의 최소값을 Cpoff라고 한다. 제어 신호(VCON)가 VDD값을 가지는 경우를 나타 내며, 디지털 제어 신호(di)가 '1'값을 갖는 경우와 동일하다.
제어 신호(VCON)가 논리 레벨 '로우'에 상응하는 경우에는, 제1 및 제2 PMOS 트랜지스터(MP1, MP2)의 게이트 전압과 제어 신호(VCON)의 전압 차가 제1 및 제2 PMOS 트랜지스터(MP1, MP2)의 문턱 전압 보다 크므로 제1 및 제2 PMOS 트랜지스터(MP1, MP2)가 턴 온되고 반전층이 형성되어 캐패시턴스는 최대값이 된다. 캐패시턴스의 최대값을 Cpon이라고 한다. 디지털 제어 신호(di)가 '0'값을 갖는 경우와 동일하다.
N형 배랙터(300n)는 도1 의 배랙터(100)와 실질적으로 동일한 구성을 가지므로 전압-캐패시턴스 특성은 도 2에 도시된 바와 유사하여 이에 대한 설명은 생략하도록 한다.
배랙터(300)의 전체 캐패시턴스는 N형 배랙터(310)와 P형 배랙터(320)가 병렬 연결되어 있으므로 수학식 3에 의해 도출된다.
Figure 112008077121561-PAT00003
Ctotal은 전체 캐패시턴스, Cn은 N형 배랙터(300n)의 캐패시턴스, Cp는 P형 배랙터(300p)의 캐패시턴스를 나타낸다.
수학식 3에 기초하여 배랙터(300)의 전체 캐패시턴스 증분(ΔCtotal)을 수학식 4와 같이 구할 수 있다.
Figure 112008077121561-PAT00004
Figure 112008077121561-PAT00005
도 4b에 도시된 바와 같이, 도 3의 배랙터(300)의 캐패시턴스의 변화량에 상응하는 캐패시턴스 증분 ΔCtotal은 종래의 배랙터(100)의 캐패시턴스 증분(ΔC)보다 작은 값을 가진다. 또한 상기 수학식 4에 따르면 캐패시턴스 증분은 N형 배랙터(300n)의 캐패시턴스 증분과 P형 배랙터(300p)의 캐패시턴스 증분의 차와 같다. 각 N형 및 P형 배랙터(300n, 300p)의 캐패시턴스 증분은 트랜지스터 크기에 따라 변하므로, 각 트랜지스터의 크기를 상이하게 조절함으로써 전체 캐패시턴스 증분을 변화시킬 수 있다.
도 5는 본 발명의 일 실시예에 따른 배랙터의 캐패시턴스 증분, NMOS 트랜지스터를 이용하여 배랙터를 구현한 경우의 캐패시턴스 증분, 및 PMOS 트랜지스터를 이용하여 배랙터를 구현한 경우의 캐패시턴스 증분을 나타내는 표이다.
도 5를 참조하면, NMOS 트랜지스터를 이용하여 배랙터를 구현한 경우와 PMOS 트랜지스터를 이용하여 배랙터를 구현한 경우에는 캐패시턴스 증분이 거의 유사하다. 각 배랙터는 트랜지스터의 공정이 소형화됨에 따라 적은 캐패시턴스 증분을 가진다. 본 발명의 일 실시예에 따른 배랙터의 캐패시턴스 증분 상기 언급한 바와 같이 트랜지스터의 크기에 따라 캐패시턴스 증분 또한 변화하는 것을 확인할 수 있다. 그리고 NMOS 트랜지스터와 PMOS 트랜지스터의 크기를 각각 상이하게 조절하여 캐패시턴스 증분을 상이하게 할 수 있다.
예를 들어, 본 발명의 일 실시예에 따른 배랙터(300)의 전체 캐패시턴스 증분은 65nm공정에서는 제어 신호에 따라 최소 7aF단위로 캐패시턴스 증분 조절이 가능하다. 이는 한 종류의 트랜지스터를 이용하여 배랙터를 구현한 경우의 1/10배에 해당하는 값으로 캐패시턴스 변화량이 적어 주파수 해상도를 향상 시킬 수 있다.
도 6a는 배랙터의 배열의 총 캐패시턴스를 설명하기 위한 개념도이고, 도 6b는 본 발명의 일 실시예에 따른 배랙터를 포함하는 배랙터 어레이를 나타내는 회로도이다.
도 6a를 참조하면, 배랙터 어레이(600a)은 복수 개의 배랙터들(610, 620, 630, 640)을 포함한다.
복수 개의 배랙터들(610, 620, 630, 640)은 제1 노드(ND1)와 제2 노드(ND2)사이에 병렬 연결된다. 디지털 제어 신호 시퀀스(DCONS)에 포함된 복수 개의 디지털 제어 신호(d1, d2, d3, dn)는 각각 논리 레벨 '하이' 혹은 논리 레벨 '로우'에 상응하는 값을 가진다. 개념적으로 각 디지털 제어 신호(d1, d2, d3, dn)가 논리 레벨 '하이'에 상응하는 경우에는 반전층이 형성되어 각 배랙터들(610, 620, 630, 640)의 캐패시턴스 증분 만큼 캐패시턴스가 증가한다. 이를 스위치가 온(switch on) 되는 것으로 표현하였다.
예를 들어 제2 배랙터(620)는 제2 디지털 제어 신호(d2)가 논리 레벨 '로우'에 상응하는 값을 가지는 경우에는, 2C0의 초기 캐패시턴스를 가진다. 제2 디지털 제어 신호(d2)가 논리 레벨 '하이'에 상응하는 값을 가지는 경우에는 2(C0+ΔC)의 값을 가진다. 따라서 제2 배랙터(620)의 캐패시턴스 증분은 2ΔC라는 것을 알 수 있다.
제1 디지털 제어 신호(d1)는 최하위 비트(Least Significant Bit; LSB)일 수 있고, 제n 디지털 제어 신호(dn)는 최상위 비트(Most Significant Bit; MSB) 일 수 있다.
각 디지털 제어 신호는 이진수를 구성하며, 각 비트 자리수를 가진다. 예를 들어 제1 디지털 제어 신호(d1)는 첫 번째 자리이고 제2 디지털 제어 신호(d2)는 두 번째 자리이다. 각 비트 자리수가 증가함에 따라 캐패시턴스는 2의 지수배로 증가한다는 것은 당해 기술 업계의 통상적인 지식을 가진 자에게 있어 일반적인 사실이다.
제2 배랙터(620)의 초기 캐패시턴스(2C0)및 캐패시턴스 증분(2ΔC)은 제1 배랙터(610)의 초기 캐패시턴스(C0)및 캐패시턴스 증분(ΔC)의 2배 이고, 제3 배랙터(630)의 초기 캐패시턴스(4C0)및 캐패시턴스 증분(4ΔC)은 제2 배랙터(620)의 초기 캐패시턴스(2C0)및 캐패시턴스 증분(2ΔC)의 2배 이다.
배랙터 어레이(600a)의 총 캐패시턴스 Ctotal은 수학식 5에 의하여 도출된다.
Figure 112008077121561-PAT00006
도 6b를 참조하면, 본 발명의 일 실시예에 따른 배랙터 어레이(600b)은 복수 개의 배랙터부들(310, 320, 330, 340)을 포함한다.
각 배랙터부(310, 320, 330, 340)는 제1노드(ND1)와 제2 노드(ND2)사이에 병렬 연결되어 있으며, 복수의 디지털 제어 신호들(d1, d2, d3, dn)을 포함하는 디지털 제어 신호 시퀀스(DCONS)를 순차적으로 입력 받는다. 각 디지털 제어 신호들(d1, d2, d3, dn)은 논리 레벨 '하이'에 상응하거나 논리 레벨 '로우'에 상응하는 값을 가진다.
각 배랙터부(310, 320, 330, 340)는 제1 NMOS 트랜지스터부(311, 321, 331, 341), 제2 NMOS 트랜지스터부(321, 322, 332, 342), 제1 PMOS 트랜지스터부(313, 323, 333, 343), 및 제2 PMOS 트랜지스터부(314, 324, 334, 344)를 포함한다.
제1 NMOS 트랜지스터부(311, 321, 331, 341)는 디지털 제어 신호(d1, d2, d3, dn)를 입력 받는 소스 및 드레인, 및 제1 단자(ND1)에 연결된 게이트를 포함하는 하나 이상의 NMOS 트랜지스터들을 포함한다. 도면에는 특정한 수의 트랜지스터들이 나타나 있으나 이에 특정되지 않는다.
제2 NMOS 트랜지스터부(312, 322, 332, 342)는 디지털 제어 신호(d1, d2, d3, dn)를 입력 받는 소스 및 드레인, 및 제2 단자(ND2)에 연결된 게이트를 포함하는 하 나 이상의 NMOS 트랜지스터들을 포함한다.
제1 PMOS 트랜지스터부(313, 323, 333, 343)는 디지털 제어 신호(d1, d2, d3, dn)를 입력 받는 소스 및 드레인, 및 제1 단자(ND1)에 연결된 게이트를 포함하는 하나 이상의 PMOS 트랜지스터들을 포함한다.
제2 PMOS 트랜지스터부(314, 324, 334, 344)는 디지털 제어 신호(d1, d2, d3, dn)를 입력 받는 소스 및 드레인, 및 제2 단자(ND2)에 연결된 게이트를 포함하는 하나 이상의 PMOS 트랜지스터들을 포함한다.
예를 들어, 제2 배랙터부(320)에 포함되는 제1 NMOS 트랜지스터부(321)는 제2 디지털 제어 신호(d2)를 입력 받는 소스 및 드레인, 및 제1 단자(ND1)에 연결된 게이트를 포함하는 하나 이상의 NMOS 트랜지스터들을 포함한다. 제2 배랙터부(320)에 포함되는 제2 NMOS 트랜지스터부(322)는 제2 디지털 제어 신호(d2)를 입력 받는 소스 및 드레인, 및 제2 단자(ND2)에 연결된 게이트를 포함하는 하나 이상의 NMOS 트랜지스터들을 포함한다. 제2 배랙터부(320)에 포함되는 제1 PMOS 트랜지스터부(323)는 제2 디지털 제어 신호(d2)를 입력 받는 소스 및 드레인, 및 제1 단자(ND1)에 연결된 게이트를 포함하는 하나 이상의 PMOS 트랜지스터들을 포함한다. 제2 배랙터부(320)에 포함되는 제2 PMOS 트랜지스터부(324)는 디지털 제어 신호(d2)를 입력 받는 소스 및 드레인, 및 제2 단자(ND2)에 연결된 게이트를 포함하는 하나 이상의 PMOS 트랜지스터들을 포함한다.
제n 디지털 제어 신호(dn)는 최상위 비트이고 제1 디지털 제어 신호(d1)는 최하위 비트일 수 있다.
종래의 배랙터 어레이(600a)를 참조하여 설명한 바와 같이, 디지털 제어 신호 시퀀스(DCONS)에서 각 디지털 제어 신호(d1, d2, d3, dn)의 비트 자리수에 따라 각 배랙터부(310, 320, 330, 340)의 캐패시턴스 증분이 상이해진다.
비트 자리수에 따라 상이한 캐패시턴스 증분을 가지는 배랙터부의 구현은 트랜지스터의 채널의 폭, 채널의 깊이, 및 도핑 농도 등 공정 특성을 변화하여 가능할 수 있다.
각 트랜지스터의 공정 특성이 동일한 경우, 상기한 바와 같이 비트 자리수가 증가함에 따라 2의 지수배로 증가하는 캐패시턴스 증분의 구현을 위하여 각 배랙터부(310, 320, 330, 340)에 포함되는 트랜지스터 수를 상이하게 할 수 있다. 따라서 각 NMOS 트랜지스터부(311, 312, 321, 322, 331, 332, 341, 342) 및 PMOS 트랜지스터부(313, 314, 323, 324, 333, 334, 343, 344)에 포함되는 트랜지스터의 수는 상이할 수 있다.
예를 들어, 제3 배랙터부(330)의 캐패시턴스 증분은 제2 배랙터부(320)의 캐패시턴스 증분의 2배이고, 제1 배랙터부(310)의 캐패시턴스 증분의 22배 이다. 동일한 공정 특성을 가진 트랜지스터들을 사용할 경우에는 이의 구현을 위하여 제3 배랙터부(330)에 포함된 제1 NMOS 트랜지스터부(331)는 제2 배랙터부(320)에 포함된 제2 NMOS 트랜지스터부(321)에 포함된 NMOS 트랜지스터 수의 2배, 제1 NMOS 트 랜지스터부(311)에 포함된 NMOS 트랜지스터 수의 22배에 해당하는 수의 병렬 연결된 트랜지스터를 포함한다. 이러한 특성은 제2 NMOS 트랜지스터부, 제1 PMOS 트랜지스터부, 및 제2 PMOS 트랜지스터부에 동일하게 적용된다. 따라서 제n 배랙터부(340)에 포함되어 있는 트랜지스터의 수는 제1 배랙터부(310)에 포함되어 있는 트랜지스터 수의 2n배이고, 제n 배랙터부(340)에 포함된 제1 NMOS 트랜지스터부(341)에 포함되어 있는 트랜지스터의 수는 제1 배랙터부(310)에 포함된 제1 NMOS 트랜지스터부(311)에 포함되어 있는 트랜지스터 수의 2n배이다. 이는 제2 NMOS 트랜지스터부, 제1 PMOS 트랜지스터부, 및 제2 PMOS 트랜지스터부에 대하여 각각 동일한 특성을 갖는다.
따라서, 수학식 5의 전체 캐패시턴스를 얻을 수 있다.
본 발명에 의한 배랙터는 종래의 배랙터보다 캐패시턴스 변화량이 작기 때문에 보다 정밀한 캐패시턴스 조절이 가능하다. 따라서 이러한 배랙터를 포함하는 디지털 제어 발진기를 이용하여 위상고정루프를 구현하는 경우, 양자화 잡음 및 스퓨리어스 잡음(spurious noise)를 줄일 수 있다.
도 7은 본 발명의 일 실시예에 따른 배랙터를 포함하는 디지털 제어 발진기(digitally-controlled oscillator)를 나타내는 블록도이다.
도 7을 참조하면, 디지털 제어 발진기(700)는 디지털 제어 배랙터(710) 및 발진 신호 출력부(720)를 포함한다.
디지털 제어 배랙터(710)는 상기한 배랙터(300) 혹은 배랙터 어레이(600)일 수 있다. 디지털 제어 배랙터(710)는 디지털 제어 신호 시퀀스(DCONS)에 기초하여 상이한 캐패시턴스 값을 가진다.
발진 신호 출력부(720)는 디지털 제어 배랙터(710)와 전기적으로 결합되어 디지털 제어 배랙터(710)가 수신한 디지털 제어 신호 시퀀스(DCONS)의 변화에 따라 상이한 출력 주파수 신호(FOSC)를 발생한다.
발진 신호 출력부(720)는 인덕터 및 트랜지스터들을 포함하여 구현될 수 있다.
주파수 해상도는 수학식 6과 같이 도출될 수 있다.
Figure 112008077121561-PAT00007
Fresolution은 주파수 해상도, Fmax는 출력 주파수 신호(FOSC)의 최대값, Fmin은 출력 주파수 신호(FOSC)의 최소값, 및 n은 디지털 제어 신호 시퀀스(DCONS)에 포함된 디지털 제어 신호의 수를 나타낸다.
수학식 1에 의할 때, 출력 주파수 신호(FOSC)는 캐패시턴스에 반비례하므로, 디지털 제어 신호에 기초한 캐패시턴스 변화량이 작은 경우에는 높은 주파수 해상도를 가질 수 있다.
디지털 제어 발진기(700)는 위상 고정 루프에 포함될 수 있으며, 양자화 및 스퓨리어스 잡음을 감소시켜 보다 신뢰성 있는 동작이 가능하다.
배랙터는 PMOS 트랜지스터를 NMOS트랜지스터와 병렬 연결하여 사용함으로써 입력 신호에 기초한 캐패시턴스 변화량이 작다. 또한 입력 신호에 따른 캐패시턴스 변화량이 적기 때문에 주파수 해상도가 높은 디지털 제어 발진기를 구현할 수 있다.
도 1은 종래 기술에 의한 배랙터를 나타내는 회로도이다.
도 2는 도 1의 배랙터의 전압-캐패시턴스 특성을 나타내는 그래프이다.
도 3은 본 발명의 일 실시예에 따른 배랙터를 나타내는 회로도이다.
도 4a는 n형 배랙터의 전압-캐패시턴스 특성을 나타내는 그래프이고, 도 4b는 도 3의 배랙터의 전압-캐패시턴스 특성을 나타내는 그래프이다.
도 5는 본 발명의 일 실시예에 따른 배랙터의 캐패시턴스 증분, NMOS 트랜지스터를 이용하여 배랙터를 구현한 경우의 캐패시턴스 증분, 및 PMOS 트랜지스터를 이용하여 배랙터를 구현한 경우의 캐패시턴스 증분을 나타내는 표이다.
도 6a는 배랙터의 배열의 총 캐패시턴스를 설명하기 위한 개념도이고, 도 6b는 본 발명의 일 실시예에 따른 배랙터를 포함하는 배랙터 어레이를 나타내는 회로도이다.
도 7은 본 발명의 일 실시예에 따른 배랙터를 포함하는 디지털 제어 발진기를 나타내는 블록도이다.

Claims (10)

  1. 디지털 제어 신호를 입력 받는 소스 및 드레인, 및 제1 단자에 연결된 게이트를 포함하는 제1 NMOS 트랜지스터(n-type metal oxide semiconductor transistor);
    상기 디지털 제어 신호를 입력 받는 소스 및 드레인, 및 제2 단자에 연결된 게이트를 포함하는 제2 NMOS 트랜지스터;
    상기 디지털 제어 신호를 입력 받는 소스 및 드레인, 및 상기 제1 단자에 연결된 게이트를 포함하는 제1 PMOS 트랜지스터(p-type metal oxide semiconductor transistor); 및
    상기 디지털 제어 신호를 입력 받는 소스 및 드레인, 및 상기 제2 단자에 연결된 게이트를 포함하는 제2 PMOS 트랜지스터를 포함하는 것을 특징으로 하는 배랙터(Varactor).
  2. 제1 항에 있어서, 상기 제1 및 제2 단자는 캐소드(cathode)단자이거나 애노드(anode)단자인 것을 특징으로 하는 배랙터.
  3. 제1 항에 있어서, 상기 각 제1 NMOS 트랜지스터, 제2 NMOS 트랜지스터, 제1 PMOS 트랜지스터, 및 제2 PMOS 트랜지스터들의 특성은 각 채널의 폭, 채널의 깊이, 및 도핑 농도에 상응하여 변하는 것을 특징으로 하는 배랙터.
  4. 제1 항에 있어서, 상기 각 제1 NMOS 트랜지스터, 제2 NMOS 트랜지스터, 제1 PMOS 트랜지스터, 및 제2 PMOS 트랜지스터들의 크기에 기초하여 캐패시턴스 변화량에 상응하는 캐패시턴스 증분이 변화하는 것을 특징으로 하는 배랙터.
  5. 제1 단자 및 제2 단자 사이에 병렬 연결되어 있으며 복수의 디지털 제어 신호를 포함하는 디지털 제어 신호 시퀀스를 순차적으로 입력 받는 복수 개의 배랙터부를 포함하며,
    상기 각 배랙터부는 상기 복수의 디지털 제어 신호 중 하나의 디지털 제어 신호를 입력 받는 소스 및 드레인, 및 상기 제1 단자에 연결된 게이트를 포함하는 하나 이상의 NMOS 트랜지스터들을 포함하는 제1 NMOS 트랜지스터부;
    상기 디지털 제어 신호를 입력 받는 소스 및 드레인, 및 상기 제2 단자에 연결된 게이트를 포함하는 하나 이상의 NMOS 트랜지스터들을 포함하는 제2 NMOS 트랜지스터부;
    상기 디지털 제어 신호를 입력 받는 소스 및 드레인, 및 상기 제1 단자에 연결된 게이트를 포함하는 하나 이상의 PMOS 트랜지스터들을 포함하는 제1 PMOS 트랜지스터부; 및
    상기 디지털 제어 신호를 입력 받는 소스 및 드레인, 및 상기 제2 단자에 연결된 게이트를 포함하는 하나 이상의 PMOS 트랜지스터들을 포함하는 제2 PMOS 트랜지스터부를 포함하는 것을 특징으로 하는 배랙터 어레이.
  6. 제4 항에 있어서, 상기 제1 및 제2 단자는 캐소드 단자이거나 애노드 단자인 것을 특징으로 하는 배랙터 어레이.
  7. 제4 항에 있어서, 상기 각 배랙터 부는 상기 디지털 제어 신호 입력단을 중심으로 대칭 구조를 가지는 것을 특징으로 하는 배랙터 어레이.
  8. 제4 항에 있어서, 상기 각 배랙터 부는 상기 디지털 제어 신호가 상기 디지털 제어 시퀀스에서 차지하는 비트 자리수에 기초하여 상이한 수의 트랜지스터들을 포함하는 것을 특징으로 하는 배랙터 어레이.
  9. 복수의 디지털 제어 신호를 포함하는 디지털 제어 신호 시퀀스에 기초하여 캐패시턴스 변화량에 상응하는 캐패시턴스 증분을 조절하는 디지털 제어 배랙터; 및
    상기 디지털 제어 배랙터와 전기적으로 연결되어 상기 캐패시턴스 증분에 기초하여 출력 주파수 신호를 생성하는 발진 신호 출력부를 포함하며,
    상기 디지털 제어 배랙터는 제1 단자 및 제2 단자 사이에 병렬 연결되어 있으며 상기 디지털 제어 신호 시퀀스를 순차적으로 입력 받는 하나 이상의 배랙터부를 포함하며,
    상기 각 배랙터부는 상기 디지털 제어 신호를 입력 받는 소스 및 드레 인, 및 상기 제1 단자에 연결된 게이트를 포함하는 하나 이상의 NMOS 트랜지 스터들을 포함하는 제1 NMOS 트랜지스터부;
    상기 디지털 제어 신호를 입력 받는 소스 및 드레인, 및 상기 제2 단자에 연결된 게이트를 포함하는 하나 이상의 NMOS 트랜지스터들을 포함하는 제2 NMOS 트랜지스터부;
    상기 디지털 제어 신호를 입력 받는 소스 및 드레인, 및 상기 제1 단자에 연결된 게이트를 포함하는 하나 이상의 PMOS 트랜지스터들을 포함하는 제1 PMOS 트랜지스터부; 및
    상기 디지털 제어 신호를 입력 받는 소스 및 드레인, 및 상기 제2 단자에 연결된 게이트를 포함하는 하나 이상의 PMOS 트랜지스터들을 포함하는 제2 PMOS 트랜지스터부를 포함하는 것을 특징으로 하는 디지털 제어 발진기(digitally-controlled oscillator).
  10. 제8 항에 있어서, 상기 제1 및 제2 단자는 캐소드 단자이거나 애노드 단자인 것을 특징으로 하는 디지털 제어 발진기.
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